SU293241A1 - Двоично-десятичный накапливающий сумматор - Google Patents

Description

Изобретение относитс  к областн вычислительной те.хники и может быть нснользовано в арифметических устройствах параллельного или последовательно-параллельного тнпа, онерирующих с двоично-кодированными дес тичнымИ числами.

Известны двоично-дес тичные накапливающие сумматоры (вычитатели), содержащие триггерный суммирующий регистр, триггерный регистр дл  хранени  двоичных переносов н логические элементы на входах триггеров регистра переносов. Недостатком таких сумматоров  вл етс  необходимость дополнительного времени дл  раснространенн  переносов при введении коррекции.

Целью изобретени   вл етс  повышение быстродействи  сумматора (вычитател ) за счет исключени  времени на распространение двоичных переносов (заемов) при коррекции.

Указанна  цель в предложенном сумматоре достигаетс  за счет того, что в него включены дополнительно три схемы «И на входе регистра переносов, один из входов иервой схемы «И соединен с пр мым выходом второго разр да суммирующего регистра, один из входов схемы «И соединен с пр мым выходом третьего разр да суммирующего регистра. Выходы обеих схем «И соединены с входами схемы «ИЛИ четвертого разр да регистра переносов . Один из вхо.дов третьей схемы «И

соединен с инверсным выходом второго разр да суммирующего регистра. Выход третьей схемы «И соедннен с входом схемы «ИЛИ третьего разр да регистра переносов. Другие входы элементов «И и элемеита «ИЛИ второго разр да регистра переносов соединен) с управл ющей шиной.

На чертеже прпведепа логнческа  схема последовательно-параллельного накапливающего сумматора, работающего в двопчио-дес тнчном коде с весами двоичных разр дов 8-421 и ностроенного на нотенциальных элементах.

Сумматор содерл 11Т суммирующий регистр, состо щий )13 основных триггеров /-4, вспомогательных трнггеров 5-8 н лог ческпх элементов «И 9-12 на входах этих триггеров, и регистр переносов, состо щий из триггеров 13- 17, логических элементов «И 18-20-«ИЛИ 21-25 на входах этих триггеров дл  образовани  и передачи двоичных переносов и .донолнительных логических элементов «И 26-28-«ИЛИ 22-24 дл  образовани  корректирующих кодов.

Кроме того, в сумматоре имеетс  триггер 29 с логическими элементамн «И 30-,W н «ИЛИ 33 на входе дл  образован-и  и временного хранени  дес тичного переноса.

зует потенциальный счетный триггер, счетный вход которого соединен с единичным выходом соответствующего триггера регистра переносов . Унравление работой суммирующего регистра осуществл етс  потенциальными сигналами t/i - t/3. Сигнал Ll служнт дл  установки основных триггеров в нулевое состо ние. По сигналу f/3 содержимое осиовиых триггеров передаетс  во всномогательиые, а но сигналу dz в тех разр дах, где на счетный вход постунает единнчный нотенциал от триггеров регистра иереносов, осиовные триггеры мен ют свое состо ние на обратное, осуществл   тем самым поразр дное сложение но модулю два своего содержимого с содержимым четырех младщнх разр дов регистра иереносов.

На единичных входах триггеров 17-14 регистра переносов включены логические элементы «И 18, «И -/5 -«ИЛР1 21-24, которые служат дл  образовани  двоичных иереиосов при кодов двоично-дес тичных числе. В данном сумматоре двоичиые иереиосы образуютс  по следующему логическому уравнению:

Л; + 1 CiAiVCiBi,

где Л,-+ - неренос в(1-г1)-й разр д нз г-го, С,- и Сг - значение суммы но модулю 2 в

i-OM разр де и ее инверси , Bi - зиаченне г-го разр да одного из

слагаемах.

На еднннчном входе триггера 13 включены логические элементы «PI 9 - «ИЛИ 25, через которые в этот триггер передаетс  хран щийс  в трнггере 29 дес тичный неренос из нредыдущего дес тичного разр да. Образованием н нередачей нереносов унравл ет сигиал U. Сигнал /5 служит дл  устаиовки триггеров регистра переиосов в нулевое состо иие. Кроме того, на входах триггеров 16-14 регистра иереносов включены донолнительиые логические элементы «И 26-2S -«ИЛИ 22--24, которые служат дл  образованн  в нем корректирующих кодов. Входы этих элементов соединены с выходами основных триггеров суммирующего регистра и с управл ющим сигналом UQ, но которому ироисходит образование корректнрующнх кодов. Ири сложении в коде 8421 разр ды корректирующего кода нолучают по следующил логическим уравнеии м:

Л,б Л,5 С2; Л1з 0, в соответствии с которыми и выполнены соединени  на чертеже.

В сумматоре четыре младщих разр да регистра Переносов, помимо онисаииых функций, служат еще в качестве буферного регистра, в котором времеино хран тс  коды дес тичиых цифр, участвующих в сложении чисел, последовательио считываемые из запоминающего устройства. Дл  этого триггеры 16-13 имеют входы U-; - и 10, которые соедин ютс  с уситител ми считывани .

триггер 29 и логические элементы «И 30-32 и «ИЛИ 33 на его единичном входе. Эти элементы включены в соответствии с уравиением

Г29 Л,7УС4СзУС,С2.

Образованием дес тичного переноса управл ет сигнал Uii, а сигиал U служит дл  установки триггера 29 в нулевое состо ние. Единичные выходы основных триггеров суммирующего регистра  вл ютс  выходами сумматора , с которых снимаетс  код дес тичиой суммы и иодаетс  на усилители записи запоминающего устройства (ЗУ). Выход с триггера 29 исиользуетс  в устройстве унравлени 

дл  выработки сигиала UR.

Оиисанный накаиливающий с мматор полную обработку двух дес тичиых цифр осуществл ет за щесть тактов, каждый из которых, как это ирии то в потенцнальной системе элемеитов , делитс  на две фазы cpi и ф2. Предположим , что в предыдущем цикле сложеии  с помощью сигиала Ui триггеры /-4 были устаиовлеиы в «О, а триггер 29 храпит возможную единицу иереиоса из иредыдущего дес тичного разр да (состо ние остальных трнггеров - безразлично).

В иервой фазе иервого такта па входы t/ -

-UIQ с усилителей считывани  иоступает код очередиой цифры иервого слагаемого, одновременно па вход U нодаетс  снгиал нротивопололсной пол рности, заканчивающийс  несколько ранее сигиалов Uj - УЮ. В результате иредыдущее содержимое регистра Л гаситс , и в его триггеры 16-13 записываетс  код иервого слагаемого. Кроме того, в этой фазе иодаетс  сигнал 1/3, по которому триггеры регистра В в соответствии с содержимым регистра С устанавливаютс  в «О. Во второй фазе первого такта подаетс  сигнал U, но которому код первого слагаемого передаетс  в регистр С, складыва сь иоразр дио ио модулю два с нулевым содержимым иоследнего. Одновременно с выходов регистра С ироисходит запись (регеиераци  кода иервого слагаемого в ЗУ).

В первой фазе второго такта на входы UT -

-Uio с усилителей считыванн  постунает одновременно с сигналом 1/5 код очередной цифры второго слагаемого и устанавливаетс  в

триггерах 16-13. Кроме того, иодаетс  сигнал Us,, по которому код первого слагаемого, хран щийс  в регистре С, переписываетс  еще и в регистр В.

Во второй фазе второго такта по сигналу

f/2 в регистре С происходит поразр дное сложение ио модулю два кодов первого и второго слагаемого.

В третьем такте подаютс  сигналы t/5 и Ь4, но которым в регистре Л происходит

образование двоичиых иереносов. Длительность сигнала U така  же, как и в иредыдущих тактах, т. е. несколько менее длительиости одной фазы, а сигнал U должен иметь длительность , достаточную дл  иоследовательноправлении от младшего разр да к старшему, ввиду возможного распространени  двоичного переноса. В первой фазе четвертого такта подаетс  силнал f/3, по которому содержимое регистра С переписываетс  в регистр В. Во второй фазе четвертого такта подаюгс  сигналы 1/2, О ,9 и и ц. По сигналу 1/2 в регистре С происходит поразр дное сложение по модулю два хран ш ,ейс  в нем поразр дной суммы слагаемых с полученными в регистре Л двоичными переносами , в результате чего в регистре С образуетс  полна  двоична  сумма слагаемых. По сигналам f/i2 и f/u, в зависимости от наличи  двоичного переноса в триггере 17 или от образовани  в регистре С псевдотетрады, в триггере 29 записываетс  единица переноса в слеДУЮШ .ИЙ дес тичный разр д. Если иосле четвертого такта триггер 29 содержит нуль, то это означает, что в регистре С образовалась иравильна  дес тична  сумма, п л тый такт пропускаетс  или остаетс  холостым . При наличии в триггере 29 единицы в иер вой фазе ПЯТОГО такта подаютс  сигналы из, Us п t/6. По сигналу f/з содержимое регистра С переписываетс  в регистр В, а по сигналам Us и Ue в регистре А образуетс  корректирующий код. Во второй фазе п того такта по сигналу 1/2 в регистре С происходит поразр дное сложение но модулю два хран щегос  в нем кода некорректированной двоичиой суммы с полученным в регистре А корректирующим кодом, в результате чего в регистре С образуетс  правильна  дес тична  сумма. В первой фазе шестого такта производ т запись дес тичной суммы из регистра С в ЗУ, а во второй фазе ио сигналу L/i регистр С устанавливаетс  на нуль, н управл юш,пе цепи ЗУ переключают на следующий дес тичный разр д .

жение пли вычитание. Описанный цикл новтор етс  столько раз, сколько дес тичных разр дов содержат складываемые числа. Если цепи, образовани  двоичных переносов выполнить по уравнению Лг+1 CiAiV CiBi, г цепи образовани  корректнруюш,его кода- по уравиенп м Л.б-Со; Л, Л,з 0, то -4i6 С:-,/ описанна  схема преврап,аетс  в вычитатель, который будет выполн ть вычитание двоичнодес тичных чисел в пр мых кодах. При этом в первом такте надо подавать вычитаемое, а во втором - уменьшаемое. При необходимости можно построить сумматор-вычитатель , который в зависимости от уиравл юших сигналов будет выиолн ть слоПредмет изобретени  Двоично-дес т 1чный накапливающий сумматор , содержаш,ий суммпруюш,пй регистр. регистр переносов и логические элементы «И п «ИЛП, отличающийс  тем, что, с целью повышени  быстродейстЕ 1 , он дополнительно содержит на входе регистра переносов три схемы «И, один из входов первой схемы «И соединен с пр мым выходом второго разр да суммирующего регистра, од1П1 из входов второй схемы «И соедпнен с пр мым выходом третьего разр да суммирующего регистра, выходы обеих схем«П соединены с входами схемы «ИЛП четвертого разр да регистра переносов , одни из входов третьей схемы «П соединен с инверсным выходом второго разр да суммирующего регистра, вы.ход третьей схемы «И соединен с входом схемы «ПЛИ третьего разр да регистра переносов, другие входы элементов «П и элемента «ИЛИ второго разр да регистра переносов соедииены с управл юн ей щииой.