JPS61153764A - 分散型デジタル相関器 - Google Patents
分散型デジタル相関器Info
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- JPS61153764A JPS61153764A JP27356484A JP27356484A JPS61153764A JP S61153764 A JPS61153764 A JP S61153764A JP 27356484 A JP27356484 A JP 27356484A JP 27356484 A JP27356484 A JP 27356484A JP S61153764 A JPS61153764 A JP S61153764A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ技術分野］
本発明はハードウェアでの信号処理に必要なデジタル
ハード コンボルバ（積算演算装置）やデジタル ハー
ド ニーリレイタ（相関器、 Ｃｏｒｒｅｌａｔｏｒ）
として使用される分散型デジタル相関器に関する。
ハード コンボルバ（積算演算装置）やデジタル ハー
ド ニーリレイタ（相関器、 Ｃｏｒｒｅｌａｔｏｒ）
として使用される分散型デジタル相関器に関する。
［従来波１４１ｆ１
この種のハードウェア型デジタル相関器としては、例え
ば米合衆国のＴＲＷ ＬＳＩプロダクツ社（以下、ＴＲ
Ｗ社と称する）からＴＯＯ−１０２３Ｊが市販されてい
るが、ビット数が多く（８４ビット）、１次元の誤り訂
正などの直列型で使用するには適している。しかしなが
ら、画像の相関をとるテンプレートマツチングなど並列
をで、例えば３２Ｘ３２ビツトの相関の判別をするとき
には、ＴＤＣ−１Ｇ２３Ｊを３２（１１分用意しなけれ
ばならず、その部品だけで１００万円前後の価格となっ
て実用に供することができない、このように、従来のデ
ジタル相関器はビット数が多すぎて局所並列型で使用す
るには不適切で不経済であり、著しいコスト高を招くと
いう欠点があった。
ば米合衆国のＴＲＷ ＬＳＩプロダクツ社（以下、ＴＲ
Ｗ社と称する）からＴＯＯ−１０２３Ｊが市販されてい
るが、ビット数が多く（８４ビット）、１次元の誤り訂
正などの直列型で使用するには適している。しかしなが
ら、画像の相関をとるテンプレートマツチングなど並列
をで、例えば３２Ｘ３２ビツトの相関の判別をするとき
には、ＴＤＣ−１Ｇ２３Ｊを３２（１１分用意しなけれ
ばならず、その部品だけで１００万円前後の価格となっ
て実用に供することができない、このように、従来のデ
ジタル相関器はビット数が多すぎて局所並列型で使用す
るには不適切で不経済であり、著しいコスト高を招くと
いう欠点があった。
［目 的］
本発明は、上述の欠点を除去し、並列動作に適した構成
簡潔で廉価な分散型デジタル相関器を提供することを目
的とする。
簡潔で廉価な分散型デジタル相関器を提供することを目
的とする。
本目的を達成するため、本発明はデータ、リファレンス
、でスフの入出力端子をそれぞれ独立に有する複数４ｎ
個（ｎは整数）の単位デジタル相関器と、単位デジタル
相関器の出力の各相関値を合計して全相関値を算出する
パイプラインデジタル加算器とを具備したことを特徴と
する。
、でスフの入出力端子をそれぞれ独立に有する複数４ｎ
個（ｎは整数）の単位デジタル相関器と、単位デジタル
相関器の出力の各相関値を合計して全相関値を算出する
パイプラインデジタル加算器とを具備したことを特徴と
する。
［実 施 例］
以下、図面を参照して本発明の詳細な説明する。
第１図は、本発明分散型デジタル相関器の構成の一例を
示す、ここで、５１０〜５１７はそれぞれ第２図で後述
する８ビツトの単位デジタル相関器（以下、ニーリレイ
タと称する）であり、各ニーリレイタ５１０〜５１７は
ニーリレイタ毎に独立したデータ（被参照データ、以下
、Ｄと略称する）、リファレンス（参照データ、以下、
Ｒと略称する）、マスク（マスクデータ、以下、Ｍと略
称する）のデータ入出力端子ＤＯ〜Ｄ７．ＲＯ〜Ｒ７，
ＭＯＮＨ３を有するが、Ｄクロック（データクロック）
。
示す、ここで、５１０〜５１７はそれぞれ第２図で後述
する８ビツトの単位デジタル相関器（以下、ニーリレイ
タと称する）であり、各ニーリレイタ５１０〜５１７は
ニーリレイタ毎に独立したデータ（被参照データ、以下
、Ｄと略称する）、リファレンス（参照データ、以下、
Ｒと略称する）、マスク（マスクデータ、以下、Ｍと略
称する）のデータ入出力端子ＤＯ〜Ｄ７．ＲＯ〜Ｒ７，
ＭＯＮＨ３を有するが、Ｄクロック（データクロック）
。
Ｒクロック（リファレンスクロック）９Ｍクロック（マ
スククロック）の回線は各ニーリレイタ５１０〜５１７
に共通に接続している。
スククロック）の回線は各ニーリレイタ５１０〜５１７
に共通に接続している。
また、８００は第３図で後述するパイプラインデジタル
サマー（パイプライン式デジタル加算器）であり、上述
の８個のニーリレイタ５１０〜５１７の相関値出力を合
計して２の補数表示の並列７ビツトのデータで出力する
。８００は第４図で後述するパイプラインデジタルサブ
トラクト（パイプライン式デジタル減算器）である、５
２１は閾値を設定可能にするサブトラクトデジタルレジ
スタであり、被減算データ（以下、Ｓデータと略称する
）を記憶して、クロック（Ｓクロック）に同期して８ビ
ツトのＳデータを出力する。パイプラインデジタルサブ
トラクト９００は、パイプラインデジタルサマー８００
からの合計値データとサブトラクトデータレジスタ５２
１からの被減算データ（Ｓデータ）との減算を実行して
、２（２進）の補数表示のデータ７ビツト、符号１ビツ
ト（サインビット）の並列８ビツトデータで出力する。
サマー（パイプライン式デジタル加算器）であり、上述
の８個のニーリレイタ５１０〜５１７の相関値出力を合
計して２の補数表示の並列７ビツトのデータで出力する
。８００は第４図で後述するパイプラインデジタルサブ
トラクト（パイプライン式デジタル減算器）である、５
２１は閾値を設定可能にするサブトラクトデジタルレジ
スタであり、被減算データ（以下、Ｓデータと略称する
）を記憶して、クロック（Ｓクロック）に同期して８ビ
ツトのＳデータを出力する。パイプラインデジタルサブ
トラクト９００は、パイプラインデジタルサマー８００
からの合計値データとサブトラクトデータレジスタ５２
１からの被減算データ（Ｓデータ）との減算を実行して
、２（２進）の補数表示のデータ７ビツト、符号１ビツ
ト（サインビット）の並列８ビツトデータで出力する。
上述のパイプラインデジタルサマー８００の内部シフト
レジスタ（ａ８３図参照）のクロックにはＤクロックが
用いられ、パイプラインデジタルサブトラクト９０Ｇの
内部シフトレジスタ（第４図参照）はこのＤクロックを
インバータ５１８で反転した反転クロックでラッチされ
る。
レジスタ（ａ８３図参照）のクロックにはＤクロックが
用いられ、パイプラインデジタルサブトラクト９０Ｇの
内部シフトレジスタ（第４図参照）はこのＤクロックを
インバータ５１８で反転した反転クロックでラッチされ
る。
第２図は第１図の８ピットコ−リレイタ５１０〜５１７
の内部構成例を示す。
の内部構成例を示す。
ここで、６１１はデータレジスタとしての８ビツトシフ
トレジスタで、５０ｎｓで時間シフトした１ビツトのデ
ータ入力８０１ とデータクロック６０２とが入力する
。８１２はリファレンスレジスタとしての８ビツトシフ
トレジスタで、基準となる比較画像データ（テンプレー
トデータ）等のリファレンスデータ（参照データ）６０
３ とリファレンスクロック６０４とが入力する。θ１
３は相関を実行するビットを規定するマスクレジスタと
しての８ビツトシフトレジスタで、マスクデータ６０５
とマスククロック６０８とが入力する。
トレジスタで、５０ｎｓで時間シフトした１ビツトのデ
ータ入力８０１ とデータクロック６０２とが入力する
。８１２はリファレンスレジスタとしての８ビツトシフ
トレジスタで、基準となる比較画像データ（テンプレー
トデータ）等のリファレンスデータ（参照データ）６０
３ とリファレンスクロック６０４とが入力する。θ１
３は相関を実行するビットを規定するマスクレジスタと
しての８ビツトシフトレジスタで、マスクデータ６０５
とマスククロック６０８とが入力する。
また、６１４は後述の４ビツトシフトレジスタであり、
４ビツトのデータ（符号ビット付の２補数値）６０７〜
６１０を出力する。６２１は符号関数同志の乗算を実行
するエックスクルーシブノアゲート群（以下、ＥＸ、Ｎ
ＯＲゲート群と称する）であり、上述のデータレジスタ
８１１ とリファレンスレジスタ８１２との各出力ビッ
トが入力する８個のＥＸ、ＮＯＲゲートからなり、その
各ＥＸ、ＮＯＲゲートは両レジスタｆｌｉｔと８１２の
出力が１１１％ＩＱ”にかかわらず一致すると信号１１
１＋１が出力する。
４ビツトのデータ（符号ビット付の２補数値）６０７〜
６１０を出力する。６２１は符号関数同志の乗算を実行
するエックスクルーシブノアゲート群（以下、ＥＸ、Ｎ
ＯＲゲート群と称する）であり、上述のデータレジスタ
８１１ とリファレンスレジスタ８１２との各出力ビッ
トが入力する８個のＥＸ、ＮＯＲゲートからなり、その
各ＥＸ、ＮＯＲゲートは両レジスタｆｌｉｔと８１２の
出力が１１１％ＩＱ”にかかわらず一致すると信号１１
１＋１が出力する。
８２２はＥＸ、ＮＯＲゲート群８２１の各出力とマスク
レジスタ８１３の各出力との論理積演算を個別にする８
個のアンドゲートからなる相関実行制御用アンドゲート
群（以下、ＡＮＤゲート群と称する）である０図の破線
で囲む８２３は、 ＡＮＤＮ−ゲート群３の出力（相関
値）を合計して並列ビットに変換する、つまり一致した
数（相関）をかぞえて並列のデータで出力するパイプラ
イン式のデジタル加算器（パイプラインデジタルサマー
）である。
レジスタ８１３の各出力との論理積演算を個別にする８
個のアンドゲートからなる相関実行制御用アンドゲート
群（以下、ＡＮＤゲート群と称する）である０図の破線
で囲む８２３は、 ＡＮＤＮ−ゲート群３の出力（相関
値）を合計して並列ビットに変換する、つまり一致した
数（相関）をかぞえて並列のデータで出力するパイプラ
イン式のデジタル加算器（パイプラインデジタルサマー
）である。
ＡＮＤＮ−ゲート群２から出力したビット１とビット２
の相関値データは、デジタルサマー６２３内の１段目６
３１のエクスクル−シブオアゲート（以下、ＥＸ、ＯＲ
ゲートと称する）とＡＮＤゲートからなる半加算回路に
入力する。同様に、ビット３と４、ビット５と６．ビッ
ト７と８の相関値データは１段目６３１の対応する半加
算回路に入る。ここで、８３１〜６３６はデジタルサマ
ー６２３内の各段の回路を示す。
の相関値データは、デジタルサマー６２３内の１段目６
３１のエクスクル−シブオアゲート（以下、ＥＸ、ＯＲ
ゲートと称する）とＡＮＤゲートからなる半加算回路に
入力する。同様に、ビット３と４、ビット５と６．ビッ
ト７と８の相関値データは１段目６３１の対応する半加
算回路に入る。ここで、８３１〜６３６はデジタルサマ
ー６２３内の各段の回路を示す。
上述の１段目６３１の各ＥＸ、ＯＲゲートと各ＡＮＤゲ
ートの出力はそれぞれ別偏に２段目６３２の２人力のＥ
Ｘ、ＯＲゲートとＡＮＤゲートとに入力する。２段目６
３２の最下位ＡＮＤゲートの出力と次のＥＸ、 ＯＲゲ
ートの出力とは２人力のＥＸ、ＯＲゲートに出力する。
ートの出力はそれぞれ別偏に２段目６３２の２人力のＥ
Ｘ、ＯＲゲートとＡＮＤゲートとに入力する。２段目６
３２の最下位ＡＮＤゲートの出力と次のＥＸ、 ＯＲゲ
ートの出力とは２人力のＥＸ、ＯＲゲートに出力する。
ビット５からビット８までを２段目６３２の同様な回路
に通過させ、ビット１〜４までの出力とビット５〜８ま
での出力とをたすきかけしたのが３段目８３３である。
に通過させ、ビット１〜４までの出力とビット５〜８ま
での出力とをたすきかけしたのが３段目８３３である。
４段目６３４は３段目６３３の最下位のＡＮＤゲートの
出力と次のＥＸ、ＯＲゲートの出力とを半加算し、前の
段８３２と同様にＥＸ、ＯＲゲートに出力する。
出力と次のＥＸ、ＯＲゲートの出力とを半加算し、前の
段８３２と同様にＥＸ、ＯＲゲートに出力する。
３段目８３３．！：４段目８３４ （７）ＥＸ、ＯＲゲ
ート力ら出力した４ビツトの並列データはシフトデータ
８１４にデータクロック６０２の反転したタイミングで
ラッチされる。６３７はこのデータクロック６０２の反
転を行うインバータである。
ート力ら出力した４ビツトの並列データはシフトデータ
８１４にデータクロック６０２の反転したタイミングで
ラッチされる。６３７はこのデータクロック６０２の反
転を行うインバータである。
。第３図は第１図のパイプラインデジタルサマー８００
の内部構成例を示す、ここで、８１０〜８１５および８
２３はそれぞれ２組の２進データの加算を行うフルアダ
−（全加算器）であり、 ８２０，８２１゜８２５は並
列出力データの同期合せを行うシフトレジスタ、８２４
はＤクロー２りを反転するインバータである。
の内部構成例を示す、ここで、８１０〜８１５および８
２３はそれぞれ２組の２進データの加算を行うフルアダ
−（全加算器）であり、 ８２０，８２１゜８２５は並
列出力データの同期合せを行うシフトレジスタ、８２４
はＤクロー２りを反転するインバータである。
第３図のように、このパイプラインデジタルサマー８０
０では、第１図のデジタル相関器群（コーリレイタ群）
５１０〜５１７の出力（相関値）をニーリレイタ２個１
組の組毎に２進入力の並列フルアダ一群８１０〜８１３
で加算し、その加算結果をフルアダー２個１組の組毎に
次段の２進入力の並列フルアダ一群８１４，８１５で加
算し、その加算結果をそれぞれ対応のシフトレジスタ８
２０，８２１でＤクロックに同期してラッチする６次い
で、この一対のシフトレジスタ８２０．８２１の出力デ
ータを次段のフルアダー８２３で加算し、この加算結果
をシフトレジスタ８２５でＤクロックの反転クロックで
ラッチする。この処理により、１ビツトのデータ、リフ
ァレンスデータ、マスクデータから最大７ビツト（最大
相関値６４）のデータがシフトレジスタ８２５から並列
に出力する。
０では、第１図のデジタル相関器群（コーリレイタ群）
５１０〜５１７の出力（相関値）をニーリレイタ２個１
組の組毎に２進入力の並列フルアダ一群８１０〜８１３
で加算し、その加算結果をフルアダー２個１組の組毎に
次段の２進入力の並列フルアダ一群８１４，８１５で加
算し、その加算結果をそれぞれ対応のシフトレジスタ８
２０，８２１でＤクロックに同期してラッチする６次い
で、この一対のシフトレジスタ８２０．８２１の出力デ
ータを次段のフルアダー８２３で加算し、この加算結果
をシフトレジスタ８２５でＤクロックの反転クロックで
ラッチする。この処理により、１ビツトのデータ、リフ
ァレンスデータ、マスクデータから最大７ビツト（最大
相関値６４）のデータがシフトレジスタ８２５から並列
に出力する。
第４図は、第１図のパイプラインデジタルサブトラクト
９００の内部構成例を示す、ここで、９１１〜８１８は
エクスクル−シブオアゲート（以下、ＥＸ 、 ＯＲゲ
ートと称する）群であり、第１図のサブトラクトデータ
レジスタ５２１から入力する被減算数の８ビツトデータ
（サブトラクトデータ）と同レジスタ５２１から入力す
る１ビツトのアダー／サブトラクトデータ（以下、Ａ／
Ｓデータと略称する）との排他的論理和演算をビア）毎
に行う。このＡ／Ｓデータは例えば、Ｈ（、＼イ）レベ
ルのときにサブトラクト（マイナス）、Ｌ（ロー）レベ
ルのときにアダー（プラス）となる、従って、サブトラ
クトデータレジスタ５２１のサブトラクトデータＤ７〜
ＤＯはＡ／ＳデータがＨレベルのときに上述のＥＸ、Ｏ
Ｒゲート群８１１〜１１１８を通ることにより２進の補
数値となる。
９００の内部構成例を示す、ここで、９１１〜８１８は
エクスクル−シブオアゲート（以下、ＥＸ 、 ＯＲゲ
ートと称する）群であり、第１図のサブトラクトデータ
レジスタ５２１から入力する被減算数の８ビツトデータ
（サブトラクトデータ）と同レジスタ５２１から入力す
る１ビツトのアダー／サブトラクトデータ（以下、Ａ／
Ｓデータと略称する）との排他的論理和演算をビア）毎
に行う。このＡ／Ｓデータは例えば、Ｈ（、＼イ）レベ
ルのときにサブトラクト（マイナス）、Ｌ（ロー）レベ
ルのときにアダー（プラス）となる、従って、サブトラ
クトデータレジスタ５２１のサブトラクトデータＤ７〜
ＤＯはＡ／ＳデータがＨレベルのときに上述のＥＸ、Ｏ
Ｒゲート群８１１〜１１１８を通ることにより２進の補
数値となる。
また、８１９は２進入力のフルアダー（全加算器）であ
り、第３図のパイプラインデジタルサヤ−ａｏｏの７ビ
ツトデータと上述のＥＸ、ＯＲゲート群９１１〜８１８
の８ビツトデータとの加算を行う。
り、第３図のパイプラインデジタルサヤ−ａｏｏの７ビ
ツトデータと上述のＥＸ、ＯＲゲート群９１１〜８１８
の８ビツトデータとの加算を行う。
さらに、８２０はフルアダー８１９の加算結果をＤクロ
ックの反転クロックでラッチするシフトレジスタであり
、８２１はこのＤクロックの反転を行うインバータであ
る。
ックの反転クロックでラッチするシフトレジスタであり
、８２１はこのＤクロックの反転を行うインバータであ
る。
このように、パイプラインデジタルサブトラクト８００
では、デジタルサマー８００の並列７ビツトのデータか
らサブトラクトデータレジスタ５２１の被減数データを
減算するために、まずその被減数データをＥＸ、ＯＲゲ
ート群９１１〜８１Ｂに入力して２進の補数データにし
、次いでこの補数データとデジタルサマー８００の並列
７ビツトデータとをフルアダー９１９で加算し、この加
算結果をシフトレジスタ８２０でラッチする。シフトレ
ジスタ８２０の出力の並列８ビツトデータの中でＭＳＢ
（最高桁ビット）をサインビットに使用し、残りが２の
補数（ツースコンブリメント）表示のデータ７ビツト（
１０進で最大８４）になる。
では、デジタルサマー８００の並列７ビツトのデータか
らサブトラクトデータレジスタ５２１の被減数データを
減算するために、まずその被減数データをＥＸ、ＯＲゲ
ート群９１１〜８１Ｂに入力して２進の補数データにし
、次いでこの補数データとデジタルサマー８００の並列
７ビツトデータとをフルアダー９１９で加算し、この加
算結果をシフトレジスタ８２０でラッチする。シフトレ
ジスタ８２０の出力の並列８ビツトデータの中でＭＳＢ
（最高桁ビット）をサインビットに使用し、残りが２の
補数（ツースコンブリメント）表示のデータ７ビツト（
１０進で最大８４）になる。
本例の分散型デジタル相関器は画像領域で利用されるパ
ターンマツチング法を局所並列型のパイプライン処理で
高速に実行することを考慮した相関器である。さらに、
第１図において各ローリレイタ（デジタル相関器）５１
Ｏ〜５１７の出力データのＤアウト、Ｍアウト、Ｒアウ
トを次段のコーリレイタＤ、Ｍ、Ｒ端子に順次接続する
と、直列型の６４ビツトデジタル相関器になり、上述し
たＴＲＷ社のＴＤＣ−１０２３と同一に使用可能となる
。
ターンマツチング法を局所並列型のパイプライン処理で
高速に実行することを考慮した相関器である。さらに、
第１図において各ローリレイタ（デジタル相関器）５１
Ｏ〜５１７の出力データのＤアウト、Ｍアウト、Ｒアウ
トを次段のコーリレイタＤ、Ｍ、Ｒ端子に順次接続する
と、直列型の６４ビツトデジタル相関器になり、上述し
たＴＲＷ社のＴＤＣ−１０２３と同一に使用可能となる
。
次に、上述のように、パイプラインデジタルサブトラク
ト８００の出力の並列８ビツトデータに、２の補数表示
を用いた理由を以下に述べる。
ト８００の出力の並列８ビツトデータに、２の補数表示
を用いた理由を以下に述べる。
まず、デジタルで処理する相関（相関値）Ｒ（ｎ）は次
式（１）で与えられる。
式（１）で与えられる。
Ｒ（ｎ）＝ΣＶｌ（ｋ）Ｖ２（ｎ＋ｋ） ・
” （１）ｌｅｔ工 但し、ｎ：データのある一定の時間 ｍ：累積加算数 Ｖｌ（ｋ） ：データ、 Ｖ２（ｋ） ：参照デー
タまた、コンボリューションＹ （ｎ）は次式０式％ 但し、Ｈ（ｋ）：インパルス応答を示すデータＶ（ｋ）
：入力データ 上式（１）、（２）を比較すルト、Ｖ２（Ｋ） 、！：
Ｈ（ｋ）ノ符号（位相）が違うだけで、後は同一である
。従って、本発明の分散型デジタル相関器では二次元の
コンボリューション（合成積分）を考慮して２の補数表
示を採用し、また各単位デジタル相関器（ローリレイタ
）のビット数を最小４ビツトに選択した。
” （１）ｌｅｔ工 但し、ｎ：データのある一定の時間 ｍ：累積加算数 Ｖｌ（ｋ） ：データ、 Ｖ２（ｋ） ：参照デー
タまた、コンボリューションＹ （ｎ）は次式０式％ 但し、Ｈ（ｋ）：インパルス応答を示すデータＶ（ｋ）
：入力データ 上式（１）、（２）を比較すルト、Ｖ２（Ｋ） 、！：
Ｈ（ｋ）ノ符号（位相）が違うだけで、後は同一である
。従って、本発明の分散型デジタル相関器では二次元の
コンボリューション（合成積分）を考慮して２の補数表
示を採用し、また各単位デジタル相関器（ローリレイタ
）のビット数を最小４ビツトに選択した。
また、本発明の分散型デジタル相関器は簡単な論理素子
を用いて構成できるので、本実施例で示した８ビット単
位デジタル相関器を８個使用する分散型デジタル相関器
を６４ピンの集積回路にすることも容易である。
を用いて構成できるので、本実施例で示した８ビット単
位デジタル相関器を８個使用する分散型デジタル相関器
を６４ピンの集積回路にすることも容易である。
［効 果］
以上説明したようく、本発明によれば、単位デジタル相
関器を複数側内蔵させた分散型に構成しているので、デ
ータの接続方法を変えるだけで直列型にも並列型にも自
由に選択できる。
関器を複数側内蔵させた分散型に構成しているので、デ
ータの接続方法を変えるだけで直列型にも並列型にも自
由に選択できる。
特に、本発明では、並列型の複数の各最小ビット単位の
単位デジタル相関器に別々にデータを入れて個別に動か
すことができ、局所並列方式による画像処理（テンプレ
ートマツチング）用のコンポリューシ璽ンフィルタとし
て廉価に提供することができる。
単位デジタル相関器に別々にデータを入れて個別に動か
すことができ、局所並列方式による画像処理（テンプレ
ートマツチング）用のコンポリューシ璽ンフィルタとし
て廉価に提供することができる。
さらに、本発明によれば、４ビツトを最小単位として構
成しており、また、２の補数表示で減算処理を行うよう
にしているので、出力ビツト数を少なくできて集積回路
化が簡単となり、例えば一般的な８４ビンのＩＣパッケ
ージを使用できる。
成しており、また、２の補数表示で減算処理を行うよう
にしているので、出力ビツト数を少なくできて集積回路
化が簡単となり、例えば一般的な８４ビンのＩＣパッケ
ージを使用できる。
また、本発明によれば、要部をパイプライン方式で構成
しているので、略５０ｎｓで動作でき高品位テレビのマ
トリックスフィルタとして用いることができる。
しているので、略５０ｎｓで動作でき高品位テレビのマ
トリックスフィルタとして用いることができる。
第１図は本発明分散型デジタル相関器の構成例を示すブ
ロック図、 第２図は第１図のコーリレイタ（単位デジタル相関器）
の内部構成例を示す回路図、 第３図は第１図のパイプラインデジタルサマーの内部構
成例を示すブロック図、 第４図は第１図のパイプラインデジタルサブトラクトの
構成例を示すブロック図である。 ５１０〜５１７・・・コーリレイタ （単位デジタル相関器） ５２１・・・サブトラクトデータレジスタ。 ８００・・・パイプラインデジタルサマー、９００・・
・パイプラインデジタル サブトラクト。 ８１０〜８１５，８２３．９１１１１・・・フルアダー
、８２０．８２１，８２５．１１２０・・・シフトレジ
スタ。
ロック図、 第２図は第１図のコーリレイタ（単位デジタル相関器）
の内部構成例を示す回路図、 第３図は第１図のパイプラインデジタルサマーの内部構
成例を示すブロック図、 第４図は第１図のパイプラインデジタルサブトラクトの
構成例を示すブロック図である。 ５１０〜５１７・・・コーリレイタ （単位デジタル相関器） ５２１・・・サブトラクトデータレジスタ。 ８００・・・パイプラインデジタルサマー、９００・・
・パイプラインデジタル サブトラクト。 ８１０〜８１５，８２３．９１１１１・・・フルアダー
、８２０．８２１，８２５．１１２０・・・シフトレジ
スタ。
Claims (1)
- 【特許請求の範囲】 １）データ、リファレンス、マスクの入出力端子をそれ
ぞれ独立に有する複数４ｎ個（ｎは整数）の単位デジタ
ル相関器と、 該単位デジタル相関器の出力の各相関値を合計して全相
関値を算出するパイプラインデジタル加算器とを具備し
たことを特徴とする分散型デジタル相関器。 ２）特許請求の範囲第１項記載の相関器において、各前
記単位デジタル相関器のデータ、リファレンス、マスク
の入出力端子の接続を並列または直列に接続することに
より各前記単位デジタル相関器の並列動作と直列動作と
を選択することができることを特徴とする分散型デジタ
ル相関器。 ３）特許請求の範囲第１項または第２項記載の相関器に
おいて、前記パイプラインデジタル加算器は、所定のレ
ジスタに記憶した被減算データを前記単位デジタル相関
器の全相関値から減算するパイプライン並列減算器と、 該減算器により減算された相関値のデータを２の補数形
式の符号ビット付に直して出力する補数変換器とを具備
したことを特徴とする分散型デジタル相関器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27356484A JPS61153764A (ja) | 1984-12-27 | 1984-12-27 | 分散型デジタル相関器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27356484A JPS61153764A (ja) | 1984-12-27 | 1984-12-27 | 分散型デジタル相関器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61153764A true JPS61153764A (ja) | 1986-07-12 |
Family
ID=17529558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27356484A Pending JPS61153764A (ja) | 1984-12-27 | 1984-12-27 | 分散型デジタル相関器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61153764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003511957A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 整合フィルタおよびスペクトラム拡散受信機 |
| EP1964275A1 (en) * | 2005-12-23 | 2008-09-03 | Nokia Corporation | Performing a correlation in reception of a spread spectrum signal |
-
1984
- 1984-12-27 JP JP27356484A patent/JPS61153764A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003511957A (ja) * | 1999-10-13 | 2003-03-25 | ユー−ナブ マイクロエレクトロニクス コーポレーション | 整合フィルタおよびスペクトラム拡散受信機 |
| EP1964275A1 (en) * | 2005-12-23 | 2008-09-03 | Nokia Corporation | Performing a correlation in reception of a spread spectrum signal |
| EP1964275A4 (en) * | 2005-12-23 | 2012-03-28 | Nokia Corp | REALIZING CORRELATION IN RECEPTION ON A SPECTRUMALLY SPREADED SIGNAL |
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