JPS61153765A - デジタル相関器のパイプラインデジタルサマ− - Google Patents
デジタル相関器のパイプラインデジタルサマ−Info
- Publication number
- JPS61153765A JPS61153765A JP27356584A JP27356584A JPS61153765A JP S61153765 A JPS61153765 A JP S61153765A JP 27356584 A JP27356584 A JP 27356584A JP 27356584 A JP27356584 A JP 27356584A JP S61153765 A JPS61153765 A JP S61153765A
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- digital
- bit
- data
- bits
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、２つのデジタル信号群の相関値を得るのに使
用されるデジタル相関器のパイプラインデジタルサマー
（パイプライン式デジタル加算器）に関する。
用されるデジタル相関器のパイプラインデジタルサマー
（パイプライン式デジタル加算器）に関する。
［従来技術］
ハードウェアにより各種のデジタル信号処理を高速、廉
価に行うのに近年重要視されているこの種のデジタル相
関器（ｄｉｇｉｔａｌ ｏｕｔｐｕｔｃｏｒｒｅｌａｔ
ｏｒ）としては、米合衆国のＴＲＷ ＬＳＩプロダクツ
社から現在提供されているが（モデル番号： ＴＤＣ１
０２３Ｊ）、この相関器を構成するパイプラインデジタ
ルサマー（ｐｉｐｅｌｉｎｅｄ ＋Ｈｇ１ｔａｌ ｓｕ
ｍｍｅｒ）の内部回路構成等の技術面についてはいまだ
何ら公開されていない、特に、このパイプラインデジタ
ルサマーは６４ビット用に構成されていて、誤り訂正の
ような１次元処理の信号処理には良いが、２次元処理や
局所並列処理等の通常の画像データ処理で必要な一般的
な多くの処理には６４ビットまで必要とせず、使用しな
いビットが多くて不経済であり、またパイプライン型で
使用するための専用のクロックを供給する必要があると
いう欠点があった。
価に行うのに近年重要視されているこの種のデジタル相
関器（ｄｉｇｉｔａｌ ｏｕｔｐｕｔｃｏｒｒｅｌａｔ
ｏｒ）としては、米合衆国のＴＲＷ ＬＳＩプロダクツ
社から現在提供されているが（モデル番号： ＴＤＣ１
０２３Ｊ）、この相関器を構成するパイプラインデジタ
ルサマー（ｐｉｐｅｌｉｎｅｄ ＋Ｈｇ１ｔａｌ ｓｕ
ｍｍｅｒ）の内部回路構成等の技術面についてはいまだ
何ら公開されていない、特に、このパイプラインデジタ
ルサマーは６４ビット用に構成されていて、誤り訂正の
ような１次元処理の信号処理には良いが、２次元処理や
局所並列処理等の通常の画像データ処理で必要な一般的
な多くの処理には６４ビットまで必要とせず、使用しな
いビットが多くて不経済であり、またパイプライン型で
使用するための専用のクロックを供給する必要があると
いう欠点があった。
［目 的］
本発明は、上述の欠点を解消し、専用のクロックを必要
とせず、最小単位（例えば、４ビット）を基本としてパ
イプライン方式で構成したデジタル相関器のパイプライ
ンデジタルサマーを提供することを目的とする。
とせず、最小単位（例えば、４ビット）を基本としてパ
イプライン方式で構成したデジタル相関器のパイプライ
ンデジタルサマーを提供することを目的とする。
上記目的を達成するために１本発明は、時間シフトした
被参照データの各ビットと参照データの各ビットとの符
号関数の乗算結果を並列ビットの合計値に変換するデジ
タル加算回路を有し、この回路をエクスクル−シブオア
ゲートとアンドゲートを用いて４ビットまたは８ビット
の最小ビット単位でパイプライン式に構成し、かつ並列
ビットをラッチ回路により被参照データのクロックでラ
ッチするように構成したことを特徴とする。
被参照データの各ビットと参照データの各ビットとの符
号関数の乗算結果を並列ビットの合計値に変換するデジ
タル加算回路を有し、この回路をエクスクル−シブオア
ゲートとアンドゲートを用いて４ビットまたは８ビット
の最小ビット単位でパイプライン式に構成し、かつ並列
ビットをラッチ回路により被参照データのクロックでラ
ッチするように構成したことを特徴とする。
［実 施 例］
以下、図面を参照して本発明の詳細な説明する。
第１図はデジタル相関器を構成する本発明パイプライン
デジタルサマーの回路構成例を示す、ここで、６１１は
データレジスタとしての８ビットシフトレジスタで、５
０ｎｇで時間シフトした１ビットのデータ入力６０１
とデータクロック６０２とが入力する。６１２はリファ
レンスレジスタとしての８ビットシフトレジスタで、基
準となる比較画像データ（テンプレートデータ）等のリ
ファレンスデータ（参照データ’） ８０３とリファレ
ンスクロック６０４とが入力する。６１３は相関を実行
するビットを規定するマスクレジスタとしての８ビット
シフトレジスタで、マスクデータ６０５とマスククロッ
ク６０８とが入力する。また、８１４は後述の４ビット
シフトレジスタであり、４ビットのデータ（符号ビット
付の２補数値）６０７〜６１Ｇを出力する。６２１は符
号関数同志の乗算を実行するエックスクルーシブノアゲ
ート群（以下、ＥＸ、ＮＯＲゲート群と称する）であり
、上述のデータレジスタ８１１とリファレンスレジスタ
１３１２との各出力ビットが入力する８個のＥＸ、ＮＯ
Ｒゲートからなり、その各ＥＸ、ＮＯＲゲートは両レジ
スタ８１１と６１２の出力が１” 、′０″にかかわら
ず一致すると信号″′１″が出力する。
デジタルサマーの回路構成例を示す、ここで、６１１は
データレジスタとしての８ビットシフトレジスタで、５
０ｎｇで時間シフトした１ビットのデータ入力６０１
とデータクロック６０２とが入力する。６１２はリファ
レンスレジスタとしての８ビットシフトレジスタで、基
準となる比較画像データ（テンプレートデータ）等のリ
ファレンスデータ（参照データ’） ８０３とリファレ
ンスクロック６０４とが入力する。６１３は相関を実行
するビットを規定するマスクレジスタとしての８ビット
シフトレジスタで、マスクデータ６０５とマスククロッ
ク６０８とが入力する。また、８１４は後述の４ビット
シフトレジスタであり、４ビットのデータ（符号ビット
付の２補数値）６０７〜６１Ｇを出力する。６２１は符
号関数同志の乗算を実行するエックスクルーシブノアゲ
ート群（以下、ＥＸ、ＮＯＲゲート群と称する）であり
、上述のデータレジスタ８１１とリファレンスレジスタ
１３１２との各出力ビットが入力する８個のＥＸ、ＮＯ
Ｒゲートからなり、その各ＥＸ、ＮＯＲゲートは両レジ
スタ８１１と６１２の出力が１” 、′０″にかかわら
ず一致すると信号″′１″が出力する。
８２２はＥＸ、ＮＯＲゲート群８２１の各出力とマスク
レジスタ８１３の各出力との論理積演算を債別にする８
個のアンドゲートからなる相関実行制御用７ンドゲート
群（以下、 ＡＮＤＮＯゲート称する）である０図の破
線で囲む６２３は、ＡＮＤＮ−ゲート群３の出力（相関
）を合計して並列ビットに変換する、つまり一致した数
（相関）をかぞえて並列のデータで出力するパイプライ
ン式のデジタル加算器（パイプラインデジタルサマー）
である。
レジスタ８１３の各出力との論理積演算を債別にする８
個のアンドゲートからなる相関実行制御用７ンドゲート
群（以下、 ＡＮＤＮＯゲート称する）である０図の破
線で囲む６２３は、ＡＮＤＮ−ゲート群３の出力（相関
）を合計して並列ビットに変換する、つまり一致した数
（相関）をかぞえて並列のデータで出力するパイプライ
ン式のデジタル加算器（パイプラインデジタルサマー）
である。
ＡＮＤＮ−ゲート群２から出力したビット１とビット２
の相関値データは、デジタルサマー６２３内の１段目８
３１のエクスクル−シブオアゲート（以下、ＥＸ、ＯＲ
ゲートと称する）とＡＮＤゲートからなる半加算回路に
入力する。同様に、ビット３と４、ビット５と６．ビッ
ト７と８の相関値データは１段目６３１の対応ず菖半加
算回路に入る。ここで、８３１〜６３８はデジタルサマ
ー６２３内の各段の回路を示す。
の相関値データは、デジタルサマー６２３内の１段目８
３１のエクスクル−シブオアゲート（以下、ＥＸ、ＯＲ
ゲートと称する）とＡＮＤゲートからなる半加算回路に
入力する。同様に、ビット３と４、ビット５と６．ビッ
ト７と８の相関値データは１段目６３１の対応ず菖半加
算回路に入る。ここで、８３１〜６３８はデジタルサマ
ー６２３内の各段の回路を示す。
上述の１段目８３１の各ＥＸ、ＯＲゲートと各ＡＮＤゲ
ートの出力はそれぞれ別個に２段目８３２の２人力のＥ
Ｘ、ＯＲゲートとＡＮＤゲートとに入力する。２段目６
３２の最下位ＡＮＤゲートの出力と次のＥＸ、ＯＲゲー
トの出力とは２人力のＥＸ、ＯＲゲートに出力する。ビ
ット５からビット８までを２段目６３２の同様な回路に
通過させ、ビット１〜４までの出力とビット５〜８まで
の出力とをたすきかけしたのが３段目８３３である。４
段目８３４は３段目６３３の最下位のＡＮＤゲートの出
力と次のＥＸ、ＯＲゲートの出力とを半加算し、前の段
８３２と同様にＥＸ、ＯＲゲートに出力する。
ートの出力はそれぞれ別個に２段目８３２の２人力のＥ
Ｘ、ＯＲゲートとＡＮＤゲートとに入力する。２段目６
３２の最下位ＡＮＤゲートの出力と次のＥＸ、ＯＲゲー
トの出力とは２人力のＥＸ、ＯＲゲートに出力する。ビ
ット５からビット８までを２段目６３２の同様な回路に
通過させ、ビット１〜４までの出力とビット５〜８まで
の出力とをたすきかけしたのが３段目８３３である。４
段目８３４は３段目６３３の最下位のＡＮＤゲートの出
力と次のＥＸ、ＯＲゲートの出力とを半加算し、前の段
８３２と同様にＥＸ、ＯＲゲートに出力する。
３段目８３３ト４段目８３４ ノＥＸ、ＯＲゲートから
出力した４ビットの並列データはシフトデータ８１４に
データクロック８０２の反転したタイミングでラッチさ
れる。８３７はこのデータクロック１１１０２の反転を
行うインバータである。
出力した４ビットの並列データはシフトデータ８１４に
データクロック８０２の反転したタイミングでラッチさ
れる。８３７はこのデータクロック１１１０２の反転を
行うインバータである。
［効 果］
以上説明したように１本発明によれば時間シフト用のデ
ータクロックを反転したクロックで並列ビットの出力を
ラッチするようにしたので、専用のクロックを必要とせ
ずに並列出力ができ、またデジタルサマーをエクスクル
−シブオアとアンドゲートを用いて最小単位４ビット基
準でノくイブライン式で構成するようにしたので、最小
単位を基本として構成した簡潔廉価なデジタル相関器の
、＜イブラインデジタルサマーを提供することができる
。
ータクロックを反転したクロックで並列ビットの出力を
ラッチするようにしたので、専用のクロックを必要とせ
ずに並列出力ができ、またデジタルサマーをエクスクル
−シブオアとアンドゲートを用いて最小単位４ビット基
準でノくイブライン式で構成するようにしたので、最小
単位を基本として構成した簡潔廉価なデジタル相関器の
、＜イブラインデジタルサマーを提供することができる
。
第１図は本発明パイプラインデジタルサマーの構成例を
示す回路図である。 ８０１・・・データ入力、 ６０２・・・データクロック、 ６０３・・・リファレンスデータ、 ６０４・・・リファレンスクロック、 ８０５・・・マスクデータ。 ６０Ｂ・・・マスククロック、 ６１１・・・８ビットシフトレジスタ （データレジスタ）、 ８１２・・・８ビットシフトレジスタ （リファレンスレジスタ）、 ８１３・・・８ビットシフトレジスタ （マスクレジスタ）、 ８１４・・・４ビットシフトレジスタ、８２１・・・エ
クスクルシブノアゲート群。 ８２２・・・アンドゲート群、 ８２３・・・パイプラインデジタルサマー。
示す回路図である。 ８０１・・・データ入力、 ６０２・・・データクロック、 ６０３・・・リファレンスデータ、 ６０４・・・リファレンスクロック、 ８０５・・・マスクデータ。 ６０Ｂ・・・マスククロック、 ６１１・・・８ビットシフトレジスタ （データレジスタ）、 ８１２・・・８ビットシフトレジスタ （リファレンスレジスタ）、 ８１３・・・８ビットシフトレジスタ （マスクレジスタ）、 ８１４・・・４ビットシフトレジスタ、８２１・・・エ
クスクルシブノアゲート群。 ８２２・・・アンドゲート群、 ８２３・・・パイプラインデジタルサマー。
Claims (1)
- 【特許請求の範囲】 １）時間シフトした被参照データの各ビットと参照デー
タの各ビットとの符号関数の乗算結果を並列ビットの合
計値に変換するデジタル加算回路を有し、 該回路をエクスクルーシブオアゲートとアンドゲートを
用いて４ビットまたは８ビットの最小ビット単位でパイ
プライン式に構成し、かつ前記並列ビットをラッチ回路
により前記被参照データのクロックでラッチするように
構成したことを特徴とするデジタル相関器のパイプライ
ンデジタルサマー。 ２）特許請求の範囲第１項記載のパイプラインデジタル
サマーにおいて、前記時間シフトした被参照データの各
ビットと参照データの各ビットとの符号関数の乗算を行
うエクスクルーシブノアゲートの個数を４ｎ（ｎは整数
）個を基準にして目的の相関数まで積み重ねて構成した
ことを特徴とするデジタル相関器のパイプラインデジタ
ルサマー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27356584A JPS61153765A (ja) | 1984-12-27 | 1984-12-27 | デジタル相関器のパイプラインデジタルサマ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27356584A JPS61153765A (ja) | 1984-12-27 | 1984-12-27 | デジタル相関器のパイプラインデジタルサマ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61153765A true JPS61153765A (ja) | 1986-07-12 |
Family
ID=17529573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27356584A Pending JPS61153765A (ja) | 1984-12-27 | 1984-12-27 | デジタル相関器のパイプラインデジタルサマ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61153765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991017613A1 (de) * | 1990-05-03 | 1991-11-14 | Siemens Aktiengesellschaft | Verfahren zum gewinnen eines elektrischen signals durch korrelation |
-
1984
- 1984-12-27 JP JP27356584A patent/JPS61153765A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991017613A1 (de) * | 1990-05-03 | 1991-11-14 | Siemens Aktiengesellschaft | Verfahren zum gewinnen eines elektrischen signals durch korrelation |
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