SU1019442A1 - Устройство дл умножени - Google Patents

Description

ройства а выход соединен с вторыми управл ющими входами п того и шестого блоков пам ти, вход второго элемента НЕ соединен со-знаковым входом второго сомножител  устройства, а выход соединен с управл ющим входом блока инверсии, третьи управл щие входы третьего и четвертого блоков пам ти соединены со знаковым входом первого сомножител  устройства, третий информационный вход п того блока пам ти соединен с входом младших разр дов второго сомножител  устройства , выход п того блока пам ти соединен с первым входом третьего сумматора , третий информационный вход шестого блока пам ти соединен с входом старших разр дов второго сомножител  устройства, выход шестого блока пам ти соединен с первым входом п того сумматора, первый вход блока коррекции соединен с вторым выходом третьего сумматора, второй вход блока коррекции соединен со знаковым входом первого сомножител  устройства, третий вход блока коррекции соединен с входом младших разр дов второго сомножител  устройства, первый выход, шестого сумматора  вл етс  третьим выходом устройства, второй вход шестого сумматора соединен с вторым выходом четвертого сумматора, выход седьмого сумматора  вл етс  четвертым выходом устройства,/второй вход седьмого сумматора соединен с вторым выходом шестого сумматора, третий вход которого соединен с вторым выходом второго сумматора, второй выход первого сумматора соединен с третьим входом четвертого сумматора, третий вход третьего сумматора соединен со знаковым входом второго сомножител  устройства, выход п того сумматора соединен с третьим входом седьмого сумматора, третий, четвертый и п тый выходы блока формировани  знака  вл ютс  п тым выходом устройства , шестой и седьмой входы блока формровани  знака соединены с входом старших разр дов второго сомножител 

устройства, знаковым входом второго сомножител  устройства, знаковым входом первого сомножител  устройства, выходом второго элемента НЕ и выходом первого элемента НЕ соответственно.

2.Устройство по п. 1, о т л и ч аю щ е е с   тем, что блок формировани  знака содержит два элемента И-ИЛИ-НЕ и расширитель, при этом первый вход первой группы второго элемента И-ИЛИ-НЕ  вл етс  шестым входом блока, второй вход первой группы второго, элемента И-ИЛИ-НЕ  вл етс  седьмым входом блока, первый вход второй группы второго элемента И-ИЛИ-НЕ  вл етс  четвертым входом блока, второй вход второй группы и первый вход третьей группы второго элемента И-ИЛИНЕ  вл ютс  п тым входом блока, второй вход третьей группы второго эле мента И-ИЛИ-НЕ подключен к выходу первого элемента И-ИЛИ-НЕ, третий вход третьей группы второго элемента И-ИЛИНЕ  вл етс  первым входом блока, первый и второй входы четвертой группы второго элемента И-ИЛИ-НЕ подключены

к первому и второму выходам расширител  соответственно, третий вход блока подключен к первым входам групп с пер вой по четвертую первого элемента И-ИЛИ-НЕ, к вторым входам групп с первой по четвертую первого элемента И-ИЛИ-НЕ подключен первый вход блока, к ёходам расширители подключен второй вход блока, выход второго элемента И-ИЛИ-НЕ  вл етс  выходом блока.

3.Устройство по п. 1, о т л и ч аю щ е е с   тем, что блок коррекции содержит элемент И-ИЛИ-НЕ и сумматор, при этом первые входы групп с первой по четвертую элемента И-ИЛИ-НЕ  вл ютс  третьим входом блока, вторые входы групп с первой по четвертую элемента И-ИЛИ-НЕ  вл ютс  вторым входом блока, выход элемента И-ИЛИ-НЕ подк.лючен к второму выходу блока и к первому входу сумматора, к второму входу которого подк.пючен первый вход блока, выходы сумматора подключены к первому выходу блока.

110

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в цифровых вычислительных машинах, а также в цифровых системах контрол  и управлени .

Известны устройства умножени , использующие матричный, табличный и смешанный способы выполнени  операции умножени .

Известно-устройство, использующее табличный способ выполнени  операции умножени , содержит специализированный блок пам ти, в котором хранитс  результат выполнени  операции умножени  Cv J

Недостатком этого устройства  вл ютс  ограниченные возможности в его реализации дл  многоразр дных сомножителей , так как существущие и разрабатываемые микросхемы пам ти пока имеют ограниченное число  чеек.

Известно устройство, выполн ющее умножение в дополнительном коде и со держащее матрицу по ,гп полных сумматоров в р ду и (т -1 ) элементов И, выходы которых соединены с входами соответствующих сумматоров. Кроме того , устройство содержит входную и выходную корректирующие схемы. Выходы входной корректирующей схемы, предназначенной дл  специального пресйразовани  входных сигналов в новые двоичные переменные , соединены с соответствующими входами элементов И,

а выходы сумматоров последнего р да матрицы - с входом корректирующей схемы, котора  преобразует произведение сомножителей в дополнительный код 23.

Недостатком этого устройства в сравнении с устройством, использующим , табличный способ,  вл етс  значительное усложнение его схемы, привод щее к усложнению конструкции и к снижению быстродействи .

Наиболее близким к предлагаемому  вл етс  устройство дл  умножени , основанное на частичном использовании табличного способа в схемах матричного типа и содержащее четыре блока пам ти и п ть сумматоров, причем вход младших разр дов первого сомножител  соединен с первыми входами первого и второго блока пам ти,вход старших разр дов первого сомножител  соединен с первыми входами третьего и четвертого блока пам ти, вход младших разр дов второго сомножител  соединен с вторы ми входами первого и третьего блока пам ти, вход старших, разр дов второго

2j

сомножител  соединен с вторыми входами второго и четвертого блоков пам ти, первый выход первого блока пам ти соединен с первым входом первого сум- . матора, первый выход которого соединен с первым входом второго сумматора , первый выход третьего блока пам ти соединен с первым входом третьего сумматора, второй вход которого соединен с первым выходом второго бло0 ка пам ти, первый выход четвертого блоблока пам ти соединен с первым вхрдбм четвертого сумматора, второй вход которого соединен с первым выходом третьего сумматора, второй выкод четвертого блока пам ти соединен с первым входом п того сумматора, первый выход четвертого сумматора соединен с вторым входом п того сумматора, второй выход второго блока пам ти соединен с вто0 рым входом второго сумматора, второй выход третьего блока пам ти соединен с вторым входом первого сумма тора, вто- рой выход первого блока пам ти  вл етс  первым выходом устройства умноже5 ни | первый выход второго сумматора  вл етс  вторым выходом устройства умножени  3}.

Достоинством этого устройства в сравнении с матричными устройствами

0 умножени   вл етс  простота конструкции и большее быстродействие, так как это устройство частично реализовано на основе табличного способа.

Недостатком этого устройства  вл етс  отсутствие возможности выполнени  операции умножени  в дополнительном коде, так как дл  выполнени  операции умножени  двух чисел в дополнительном коде необходимо преобразовао ние дополнительного кода в пр мой, а после осуществлени  операции умножени  необходимо обратное преобразование . Преобразование дополнительного кода в пр мой и из npjBMoro в дополнительный потребует последовательного включени  на входе и выходе устройства корректирующих схем, что приведет к .увеличению аппаратурных затрат и к значительному снижению быстродействи .

0

Цель изобретени  - расширение области применени  устройства путем вычислени  произведени  в дополнительном коде.

Поставленна  цель достигаетс  тем,

5 что в устройство дл  умножени , содержащее четыре блока пам ти и п ть сумматоров, причем вход младших разр дов первого сомножител  устройства соединен с первыми информационными входами первого и второго блоков пам ти , вход стар1иих разр дов первого сомножител  устройства соединен с пе выми информационными входами третьего и четвертого блоков пам ти, вход младших разр дов второго сомножител  устройства соединен с вторыми информационными входами первого и третьего блоков пам ти, вход старших разр дов второго сомножител  устройства соединен с вторыми информационными входами второго и четвертого блоков пам ти, первый выход первого блока пам ти соединен с первым входом первого сумматора, .первый выход которого соединен с первым входом второго сумматора, первый выход третьего блока пам ти соединен с первым входом третьего су| матора, второй вход которого соединен с первым выходом второго блока пам ти, первый выход четвертого блока пам ти соединен с первым входом четвертого сумматора , второй вход которого соединен с первым выходом третьего сумматора , второй выход четвертого блока пам ти соединен с первым входом п того сумматора, первый выход четвертого сумматора соединен с вторым вхо дом п того сумматора, второй выход второго блока пам ти соединен с вторым входом второго сумматора, второй выход третьего блока соединен с вторым входом первого сумматора , второй выход первого блока пам ти  вл етс  первым выходом устройства , первый выход второго сумматора  вл етс  вторым выходом устройства, введены блок инверсии, шестой и седь мой сумматоры, п тый и шестой блоки пам ти, блок коррекции, блок формировани  знака, первый и второй элементы НЕ, при этом первый вход блока инверсии соединен с входом старших разр дов первого сомножител  уст ройства, а второй вход соединен с входом младших разр дов первого сомножител  устройства, первые входы шестого и седьмого сумматоров соединены с выхсз ом блока инверсии, первые информационные входы п того и шестого блоков пам ти соединены с входом старших разр дов первого сомножител  устройства, первый выход блока коррекции соединен с третьим входом п того су 4матора, -первый вход блока формировани  знака соединен с вторым выходом блока коррекции, а второй вход - с выходом блока инверl i. СИИ, вход первого элемента ВЕ соединен со знакбвым входом первого сомножител  устройства, а выход соединен с вторыми управл ющими входами п того и шестого блоков пам ти, вход второго элемента НЕ соединен со знаковым входом второ/о сомножител  устройства , а выход соединен с управл ющим входом блока инверсии, третьи управл ющие входы третьего и четвертого блоков пам ти соединены со знаковьм входом первого сомножител  устройства, третий информационный вход п того блока пам ти соединен с входом младших разр дов второго сомножител  устройства , выход п того блока пам ти соединен с первым входом третьего сумматора , третий информационный вход шестого блока пам ти соединен с входом старших разр дов второго сомножител  устройства, выход шестого блока пам ти соединен с первым входом п того сумматора, первый вход блока коррекции соединен с вторым выходом третьего сумматора, второй вход блока коррекции соединен со знаковым входомпервого сомножител  устройства, третий вход блока коррекции соединен с входом младших разр дов второго сомножител  устройства, первый выход шестого сумматора  вл етс  третьим выходом устройства, второй вход шестого сумматора соединен с вторым выходом четвертого сумматора, второй выход седьмого сумматора  вл етс  четвертым выходом устройства, второй вход седьмого сумматора соединен с вторым выходом шестого сумматора, третий вход которого соединен с вторым выходом второго сумматора, второй выход первого сумматора соединен с третьим входом четвертого сумматора, Третий вход третьего сумматора соединен со знаковым входом второго сомножител  устройства, выход п того сумматора соединен с третьим входом седьмого сумматора, третий, четвертый и п тый выходы блока формировани  знака  вл ютс  п тым выходом устройства , шестой и седьмой входы блока формировани  знака соединены с входом старших разр дов второго сомножител  устройства, знаковь|м входом второго сомножител  устройства, знаковым входом первого сомножител  устройства , выходом второго элемента НЕ и выходом первого элемента НЕ соответственно . йлок формировани  знака содержит два элемента И-ИЛИ-НЕ и расширитель. при этом первый вход первой группы второго элемента И-ИЛИ-HF.  вл етс  шестым входом блока, второй вход пер вой группы второго элемента И-ИЛИ-НЕ  вл етс  седьмым входом блока, первы вход второй группы второго элемента И-ИПИ-НЕ  вл етс  четвертым входо блока, второй вход второй группы и первый вход третьей группы аторого элемента И-ИЛИ-НЕ  вл ютс  п тым вхо дом блока, второй вход третьей группы второго элемента И-ИЛИ-НЕ подключен к выходу первого элемента И-ИЛИ-НЕ , третий вход третьей группы второго элемента И-ИЛИ-НЕ  вл етс  первым входом блока, первый и второй входы четвертой группы второго элемента И-ИЛИ-НЕ подключены к первому и второму выходам расширител  соответственно , третий вход блока подключей к первым входам групп с первой по четвертую первого элемента И-ИЛИ-НЕ, к вторым входам групп с первой по четвертую первого элемента И-ИЛИ-НЕ подключен первый вход блока, к входам расширител  подключен второй вход блока, выход второго элемента И-ИЛИ-НЕ  вл етс  выходом блока. Блок коррекции содержит элемент ИгИЛИ-НЕ и сумматор, при этом первые входы групп с первой по четвертую элемента И-ИЛИ-НЕ  вл ютс -третьим входом блока, вторые входы групп с первой по четвертую элемента И-ИЛИ-НЕ  вл ютс  вторым входом блока выход элемента И-ИЛИ-НЕ подключен к второму выходу блока и к первому вхо ду сумматора, к второму входу которого подключен первый вход блока, выходы сумматора подключены к первому выходу блока. На фиг. 1 изображена функциональна  электрическа  схема предлагаемого устройства; на фиг. 2 - блока фор мировани  знака; на фиг. 3 - блока коррекции; на фиг. k - блока инверси Устройство дл  умножени  содержит первый блок 1 пам ти, второй 2 пам ти , третий блок 3 пам ти, четвертый блок k пам ти, п тый блок 5 пам ти, шестой блок 6 пам ти, первый сумматор 7, третий сумматор 8, второй сум матор 9 четвертый сумматор 10, п тый сумматор 11, шестой сумматор 12, сумматор 13, блок I формиро вани  знака, блок 15 инверсии, блок 16 коррекции, первый элемент НЕ второй элемент НЕ 18. Вход 19  вл етс  входом младшей половины кода первого сомножител , вход 20 - вход старшей половины кади первого сомножител ,вход 21 - знаковый разр д первого сомножител .Вход 22  вл етс  входом младшей половины кода второго сомножител , вход 23 - вход старшей половины кода второго сомножител , вход 2 - знаковый разр д второго сомножител . На выходах 25-29 получаетс  дополнительный код произведени  первого сомножител  на второй сомножитель, представленных в дополнительном коде. Блок 1 формировани  знака, входами которого  вл ютс  вход 30 - седьмой вход блока 1, вход 31 - четвертый вход блока I, вход 32 - п тый вход блока 1k, вход 33 - третий вход блока Ц, вход 3 - первый вход блока 1, вход 35 - второй вход блока Н а выходом блока  вл етс  выход 36, содержит первый элемент И-ИЛИ-НЕ 37, второй элемент И-ИЛИ-НЕ 38, расширитель 39- Вход 0  вл етс  шестым входом блока 1., Блок 16 коррекции -содержит элемент И-ИЛИ-НЕ 1 и сумматор 2. Вход  вл етс  третьим входом блока 16, вход - вторым входом блока 16, вход 5 - первым входом блока 16, а выход 6 - вторым выходом блока 16, выход 7 - первым выходом блока 16. Блок 15 инверсии содержит первый элемент ИЛИ-НЕ 8 и второй элемент ИЛИ-НЕ if9. Вход 50  вл етс  вторым входом блока 15,вход 51 - первым входом блока 15, вход - третьим входом блока 15, а выход 53 - выходом блока 15. В устройстве дл  умножени  вход 19 младших разр дов первого сомножител  соединен с первыми информационными входами первого 1 и второго 2 блоков пам ти, вход 20 старших разр дов первого сомножител  соединен с первыми информационными входами третьего 3 и четвертого k блоков пам ти, вход 22 младших разр дов второго сомножител  с вторыми информационными входами первого 1 и третьего 3 блоков пам ти , вход 23 старших разр дов второго сомножител  соединен с вторыми информационными входами второго 2 и четвертого 4 блоков пам ти, первый выход первого блока 1 пам ти соединен с первым входом первого сумматора 7 пер- вый выход которого соединен с первым входом второго сумматора 9, первый выход третьего блока 3 пам ти соеди нен с первым входом третьего сумматора 8, второй вход которого соединен с первым выходом второго блока 2 « пам ти, первый выход четвертого блока k пам ти соединен с первым вхо дом четвертого сумматора 10, второй вход которого соединен с первым выходом третьего сумматора 8, второй выход четвертого блока 4 пам ти соеди нен с первым входом п того сумматора 11, первый выход четвертого сумматора 10 соединен с вторым входом п того cytwaropa 11, второй выход второго блока 2 пам ти соединен с вторым входом второго сумматора 9 второй выход третьего блока 3 пам ти соединен с вторым входом первого сумматора 7. Второй выход первого блока I пам ти  вл етс  первым вы-j ходр  25 устройства, первый выход второго сумматора 9  вл етс  вторым выходом 26 устройства, первый вход блока 15 инверсии соединен с входом 20 старших разр дов первого сомножители, а второй вход соединен с входом J9 младших разр дов первого сомножител , первые входы шестого 12 и седьмого 13 сумматоров соединены с выходом блока 15 инверсии. Первые входы п того 5 и шестого 6 блоков  аи ти соединены с входом 20 старших разр дов первого сомножител . Первый выход блока 16 коррекции/соединен с третьим входом п того сумматора 11. Первый вход блока 14 формировани  зна ка соединен с вторым выходом блока 1б коррекции, а второй вход - с выходом блока 15 инверсии. Вход первого элемента НЕ 17 соединен со знаковым входом 21 первого сомножител , а выход соединен с вторыми управл ющими входа ми п того 5 и шестого 6 блоков пам ти . Вход второго элемента НЕ 18 соеди нен со з аковым входом 24 второго сомножител , а выход соединен с управ л ющим входом блока 15 инверсии. Третъи управл ющие входы третьего 3 и не четвертого 4 блоков пам ти соединены со знаковым входом 21 первого сомножител , выход п того блока 5 пам ти, третий информационный вход которого соединен с входом 22 младших разр дов вто|эого сомножител , соединен с первы входом третьего сумматора 8. Выход шестого блока 6 пам ти, третий информационный вход которого соединен с входом 23 старших разр дов второго сомножител , соединен с первым входом п того сумматора 11. Первый вход бло1 2 ка 16 коррекции соединен с вторым выходом третьего сумматора 8, второй вход блока 16 коррекции соединен со знаковым входом 21 первого сомножител . Третий вход блока 16 коррекции соединен с входом 22 младших разр дов второго сомножител . Второй вход шестого сумматора 12, первый выход которого  вл етс  третьим выходом 27 устройства , соединен с вторым выходом четвертого сумматора 10. Второй вход седьмого сумматора 13, выход которого  вл етс  четвертым выходом 28 устройства , соединен с вторым выходом шестого сумматора 12, третий вход которого соединен с вторым выходом второго сумматора 9. Второй выход первого сумматора 7 соединен с третьим вхо дом четвертого сумматора 10. Третий вход третьего сумматора 8 соединен со знаковым входом 2 второго сомно жител . Выход п того сумматора 11 свединен с третьим входе седьмого сумматора 13. Третий, четвертый, п тый, шестой и седьмой входы блока 14 формировани  знака, выход которого  вл етс  п тым знаковым выходом 29 устройства , соединены с входом 23 старших разр дов второго сомножител , знаковым входом 2k второго сомножител , знаковым входом 21 первого Сомножител , выходом второго элемента НЕ 18 и выходом первого элемента НЕ 17 соответственно . Рассмотрим работу устройства на примере умножени  двух 9 разр дных сомножителей с получением 17 разр дного произведени . На входы устройства подаютс  следующие коды: дополнительный кед сомножител  ( множимого К который состоит из младших четырех разр дов вход J 9 , старших четырех разр  дов (вход 20), знакового разр да (вход 21 и дополнительный код второго сомножител  (множител ), который также состоит из младших четырех разр дов (вход 22, старших четырех разр дов 23), знакового разр да (вход 24). На втором выходе первого блока 1 пам ти. первом выходе второго сумматора 9, первом выходе шестого сумматора 12, выходе седьмого сумматора 13 и выходе блока 14 формировани  знака, т.е. на выходах 25-29 получаетс  дополнительный код произведени  первого сомножител  на второй сомножитель . Причем, выходы 25-28, результа1ТЫ произведени , имеют 4-разр дный од, а выход 29 содержит один разр д кода знака числа результата произве-. дени . Коды множимого и множител  с разбиением на группы младших и старших разр дов (по четыре.разр да подаютс  в поочередной комбинации одновременно на адресные входы блоков 1-6 пам ти, что приводит к выбору информации из соответствующей  чейки блоков пам ти, где записан код частичного произведени  (8-разр дный код). Коды частичных произведений с первого 1, второго 2, третьего 3, четвертого k блоков пам ти поступают дл  суммировани  на первый 7 второй 9, третий В четвертый 10, п тый II сумм-;торы, на выходе которых получаетс  результат произведени , который требует ком пенсации по старшей половине восьми разр дов числа при умножении на отрицательный множитель, что осуществл ет с  на шестом 2 и седьмом 13 сумматорах . Величина, на которую необходимопроводить компенсацию результата произведени , определ етс  с помощью бло ка 15 инверсии в зависимости от значени  множимого и управл етс  инверсным знаковым разр дом множител , с выхода второго элемента НЕ 18. Дл  поло ительного множител  величина на выходе блока 15 инверсии тождественно равна нулю, .е. при этом компенсации не происходит. При умножении отрицательного множимого вместо половины старших разр дов кода частичного произведени , выдаваемого с первого выхода третьего 3 и второго выхода четвертого k блоков пам ти, подаютс  коды частичных произведений с выходов п того 5 и шестого 6 блоков пам ти, которые вьбираютс  по второму управл  ющему входу, подкгноченному к выходу первого элемента НЕ 17. Таким образом при отрицательном множимом происходит Суммирование на первом 7, втором 9, третьем 8, четвертом 10 и п том 11 сумматорах частичных произведений в дополнительном коде. Полученный на выходе второго 9, четвертого 10 и п того 11 сумматоров результат произведени  в дополнительном коде необходимо скорректировать дл  частного случа  при равенстве нулю младших разр дов множители;по старшей одночетвертой группе разр дов с помощью блока 16 коррекции. Блок Ц формировани  знака осуществл ет , получение знакового разр да результата произведени , представленного в дополнительном гкоде с учетом частных случаев умножени  от-101 2 рицательного одного из сомножителей на другой сомножитель, авный нулю, Выполнение операции умножени  дл  положительных множимого и множител  осуществл етс  путем су «4ировани  пр мых кодов частичных произведений первого 1, второго 2, третьего 3 и четвертого k блоков пам ти на первом 7, втором 9, третьем 8, четвертом tO и п том 11 сумматорах без компенсации на шестом 12 и седьмом 1 сумматорах. При умножении отрицательного множимого на положительный NWOжитель вьаюлн етс  суммирование на тех же cytwaTopax, но уже по значению дополнительных кодов частичных произведений от прежних первого 1, второго 2, второго выхода третьего 3 и первого выхода четвертого k блоков пам ти и дополнительных кодов по старшей половине разр дов от п того 5 и шестого 6 блоков пам ти, результат произведени  не требует компенсации « на шестом 12 и седьмом 13 сумматорах, так как множитель положителен, и проходит на выход устройства без измене- , ни . При умножении положительного множимого на отрицательный множитель работа устройства происходит в тсж же пор дке, как и дл  случа  положительных сомножителей , за исключением введени  в работу в этом случае компенсации результата прюизведени , котора  осуществл етс  на шестом 12 и ; седьмом 13 сумматорах. При умножении отрицательных и множимого и множ :Тел  устройство работает как и в случае отрицательного множимого и положительного множител , за искгвочением введени  в работу дл  этого случа  компенсации результата произведени , котора  осуществл етс  на шестом 12 и седьмом 13 сумматорах. I. - - . Технико-экономическа  эффективность изобретени  заключаетс  в следующем. В предлагаемом устройстве дл  ytwoжени  из-за того, что дополнительно введеные п тый и шестой блоки пам ти, блок коррекции, блок формировани  знака- включены параллельно с блоками известного устройства, практически не вноситс  дополнительна  временна  задержка во врем  перемножени  сомножителей . Последовательно вклочен, ные с блоками известного устройства шестой и седьмой сумматоры, также не внос т существенной дополнительной. временной задержки, так как из-за изменени  взаимных св зей между первым.

вторым, третьим и четвертым сумматорами по цепи переноса временна  задержка , вносима  во врем  перемножени  от суммировани  частичных произведений на первом, втором, третьем, четвертом, п том, шестом и седьмом сумматорах, мен етс  незначительно. Дополнительные аппаратурные затраты двух разр дных кодов, сомножителей при реализации устройства дл  умножени  дл  блока коррекции (фиг. 3)t блока формировани  знака (фиг. 2), блока инверсии (фиг. А) составл ют: одна микросхема 133ЛЕЗ,одна микросхема 133ИМ2, одна микросхема 133ЛДЗ, две микросхемы 133ЛЕ1, одна микросхема 133ЛРЗ, кроме этого , дл  реализации шестого и седьмого сумматоров необходимо две микросхемы 133ИМЗ, дл  реализации п того и шестого блоков пам ти - две микросхемы K556PTt, и одна Микросхема 133ЛН1 - дл  первого и второго элементов НЕ. Всего требуетс  дополнительно 11 корпусов микросхем.

Оценива  полную реализацию устройства дл  расс атриваемого примера , когда его функциональные блоки выполнены на микросхемах 133 сег рии, а блоки пам ти - на микросхемах ПЗУК55бРТ4, можно привести следующие его характеристики: общее необходимое число корпусов микросхем 2k, размеры монтажной платы 13 X 13 см, достижимое быстродействие 282 НС, потребл ема  мощность не более 7,5 Вт.

Предлагаемое устройство дл  умножени  вычисл ет произведени  чисел не только в пр мых кодах, но и в дополнительных , имеет соизмеримое с из вестным устройством быстродействие и незначительное увеличение объекта аппаратуры, необходимое дл  реализации новых функций.

Фиг.2

IP

Claims (3)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее четыре блока памяти и пять сумматоров, причем вход младших разрядов первого сомножителя устройства соединен с первыми информационными входами первого и второго блоков памяти, вход старших разрядов первого сомножителя устройства соединен с пёрвыми информационными входами третьего и четвертого блоков памяти, вход младших разрядов второго сомножителя устройства соединен с вторыми информационными входами первого и третьего блоков памяти, вход старших разрядов второго сомножителя устройства соединен с вторыми информационными входами второго и четвертого блоков памяти, первый выход первого блока памяти соединен с первым входом первого сумматора, первый выход которого соедиенн с первым входом второго сумматора, первый выход третьего блока памяти соединен с первым входом третьего сумматора, второй вход которого соединен с первым выходом второго блока памяти, первый выход четвертого блока памяти соединен с первым входом четвертого сумматора, второй вход которого соединен с первым выходом третьего сумматора, второй выход четвертого блока памяти соединен с первым входом пятого сумматора, первый выход четвертого сумматора соединен с вторым входом пятого сумматора, второй выход второго блока памяти соединен с вторым входом второго сумматора, второй выход третьего блока памяти соединен с вторым входом первого сумматора, второй выход «первого блока памяти является первым выходом устройства, первый выход второго сумматора является вторым выходом устройства, отличающееся тем, что, с целью ' расширения области применения путем вычисления произведения в дополнительном коде, в него введены блок инверсии, шестой и седьмой сумматоры, пятый и шестой блоки памяти, блок коррекции, блок формирования знака, первый и второй элементы НЕ, при этом первый вход блока инверсии соединен с входом старших разрядов первого сомножителя устройства, а второй вход соединен с входом младших разрядов первого сомножителя, устройства, первые входы шестого и седьмого сумматоров соединены с выходом блока инверсии, первые информационные входы пятого и шестого блоков памяти соединены с входом старших разрядов первого сомножителя устройства, первый выход блока коррекции соединен с третьим входом пятого сумматора, первый вход блока формирования знака соединен с вторым выходом блока коррекции, а второй вход - с выходом блока инверсий, вход первого элементаНЕ соединен со знаковым входом первого сомножителя устSU „„1019442

10’9442 ройства, а выход соединен с вторыми управляющими входами пятого и шестого блоков памяти, вход второго элемента НЕ соединен со знаковым входом второго сомножителя устройства, а выход соединен с управляющим входом блока инверсии, третьи управляющие входы третьего и четвертого блоков памяти соединены со знаковым входом первого сомножителя устройства, третий информационный вход пятого блока памяти соединен с входом младших разрядов второго сомножителя устройства, выход пятого блока памяти соединен с первым входом третьего сумматора, третий информационный вход шестого блока памяти соединен с входом старших разрядов второго сомножителя устройства, выход шестого блока памяти соединен с первым входом пятого сумматора, первый вход блока коррекции соединен с вторым выходом третьего сумматора, второй вход блока коррекции соединен со знаковым входом первого сомножителя устройства, третий вход блока коррекции соединен с входом младших разрядов второго сомножителя устройства, первый выход, шестого сумматора является третьим выходом устройства, второй вход шестого сумматора соединен с вторым выходом четвертого сумматора, выход седьмого сумматора является четвертым выходом устройства,/второй вход седьмого сумматора соединен с вторым выходом шестого сумматора, третий вход которого соединен с вторым выходом второго сумматора, второй выход первого сумматора соединен с третьим входом четвертого сумматора, третий вход третьего сумматора соединен со знаковым входом второго сомножителя устройства, выход пятого сумматора соединен с третьим входом седьмого сумматора, третий, четвертый и пятый выходы блока формирования знака являются пятым, выходом устройства, шестой и седьмой входы блока форми рования знака соединены с входом старших разрядов второго сомножителя устройства, знаковым входом второго сомножителя устройства, знаковым входом первого сомножителя устройства, выходом второго элемента НЕ и выходом первого элемента НЕ соответственно.

2. Устройство по π. 1, о т л и ч а ю щ е е с я тем, что блок формирования знака содержит два элемента И-ИЛИ-НЕ и расширитель, при этом первый вход первой группы второго элемента И-ИЛИ-НЕ является шестым вхо дом блока, второй вход первой группы второго.элемента И-ИЛИ-НЕ является седьмым входом блока, первый вход второй группы второго элемента И-ИЛИ-НЕ является четвертым входом блока, вто· рой вход второй группы и первый вход третьей группы второго элемента И-ИЛИНЕ являются пятым входом блока, второй вход третьей группы второго эле~ мента И-ИЛИ-НЕ подключен к выходу первого элемента И-ИЛИ-НЕ, третий вход третьей группы второго элемента И-ИЛИНЕ является первым входом блока, первый и второй входы четвертой группы второго элемента И-ИЛИ-НЕ подключены к первому и второму выходам расширителя соответственно, третий вход блока подключен к первым входам групп с первой по четвертую первого элемента И-ИЛИ-НЕ, к вторым входам групп с первой по четвертую первого элемента И-ИЛИ-НЕ подключен первый вход блока, к Входам расширителя подключен второй вход блока, выход второго элемента И-ИЛИ-ΉΕ является выходом блока.

3. Устройство по п. ^отличающееся тем, что блок коррекции содержит элемент И-ИЛИ-НЕ и сумматор, при этом первые входы групп с первой по четвертую элемента И-ИЛИ-НЕ являются третьим входом блока, вторые входы групп с первой по четвертую элемента И-ИЛИ-НЕ являются вторым входом блока, выход элемента И-ИЛИ-НЕ подключен к второму выходу блока и к первому входу сумматора, к второму входу которого подключен первый вход блока, выходы сумматора подключены к первому выходу блока.