1/
0ut.t 1. Изобретение относитс к вымислительной технике и предназначено дл умножени двоичных чисел. Известно устройство дл умножени , содержащее регистры сомножителей , сумматор и логические элементы tl . Недостатком данного устройства зл етс низкое быстродействие. Наиболее близким по технической сущности к предлагаемому вл етс матричное устройство дл умножени , содержащее п-разр дные регистры множимого и множител , (п/2+1) шифр торов, матрицу сумматоров, (п/2+1) коммутаторов, причем первый, второй и третий входы i-ro шифратора соеди нены соответственно с выходами (21+2)-го, (21+1)-го и 2i-ro разр дов регистра множител , первый, вто рой, третий и четвертый выходы -го шифратора соединены с соответствую щими управл ющими входами i-ro коммутатора , информационные входы кото рого соединены соответственно с выходами регистра множимого, J-й выход i-ro коммутатора соединен с входом j-ro сумматора i-ой строки матрицы сумматоров, выходы которой вл ютс выходами устройства (i О - п/2); j 1 - 2(п-1). В известном устройстве производи с умножение в соответствии с модиф цированным алгоритмом Бута, матрица сумматоров построена как модифициро ванное дерево Уоллеса Г2 . Недостатком известного устройств вл етс наличие в строках матрицы сумматоров одноразр дных сумматоров с запоминанием переноса, предназначенных дл суммировани единиц в старших п разр дах числа, образующихс при дополнении числа до длины конечного результата (2п);В случае перевода его в дополнительный код. Целью изобретени вл етс сокращение количества оборудовани . Поставленна цель достигаетс тем, что матричное устройство дл умножени , содержащее г разр дные регистры множимого и ножител , (п/2+1) шифраторов, матрицу суммато ров, (п/2+1) коммутаторов, причем первый, второй, и третий входы i-ro шифратора соединены соответственно с выходами (2i+2)-ro, (2i+T)-ro и 2 -го разр дов регистра множител , первый, второй, третий и четвертый 02 выходы 1-го шифратора соединены с соответствующими управл ющими входами i-ro коммутатора, информацион-, ные входы которого соединены соответственно , с выходами регистра множимого , j-й выход 1то коммутатора соединен с входом J-ro сумматора i-ой стрбки матрицы сумматоров, выходы младших п, разр дов которой вл ютс выходами п младших разр дов устройства, содержит п-разр дныр1 корректирующий сумматор, причем перва группа его входов соединена соответственно с выходами п старших разр дов матрицы сумматоров, втора группа входов корректирующего сумматора - с п тым и шестым выходами i-ro шифратора, вход переноса корректирующего сумматора соединен с единичной шиной, выходы корректирующего сумматора вл ютс выходами п старших разр дов устройства (i О - п/2 д 1 - (п+ 1). На фиг. 1 представлена структурна схема устройства; на фиг. 2 функциональна схема одного из вариантов шифратора. Устройство содержит регистры 1 и 2 множимого и множител , шифраторы 3, коммутаторы , матрицу 5 сумматоров , корректирующий сумматор 6. Шифратор содержит элементы НЕ 7-9, элемент ИСКШЧАЮЩЕЕ ИЛИ 10, элементы И Il-Ti, элементы НЕ 15 и 1б, первый, второй и третий входы 17 - 19 первый, второй, третий, четвертый, п тый и- шестой выходы 20 - 25. Устройство работает следующим образом . Операцию дополнени линейки сумматоров единицами при переводе числа в дополнительный код можно рассматривать как операцию вычитани единицы из (п+1)-го разр да числа. Корректирующее число в случае одного вычитани имеет вид: . j-ri aj а, где при 1 1 - 2пу fo при i п+1 i(l при i п+1. При этом, вноситс ошибка, равна единице (п+1)го разр да, от которой избавл ютс вводом переноса в младший разр д корректирующего сумматора. Если необходимо осуществить в процессе умножени m вычитаний, то корректирующее Ч1;1сло будет содержать m нулей в соответствующих разр дах, 3 В младший разр д корректирующего сумматора независимо от того, осуще ствл етс сложение или вычитание по цепи переноса, заноситс единица Пусть, например, в процессе вы|числений необходимо произвести.два вычитани и, следовательно, добавит к частичному произведению числа (1 и (2)11101011 11101111 11111111 11111011 Очевидно, что сумма чисел (1) и (2) будет равна сумме чисеН (3) и (Ц) и вместо добавлени чисел (1) (2) предлагаетс добавить число (3) а число k отбросить. Этим коррект руетс ошибка, возникающа за счет замены операций дополнени чисел единицами при переводе их в допол нительный код операцией добавлени корректирующего числа к сумме частичных произведений. Непосредственно перед выполнение цикла умножени на регистр 1 множимого помещают множимое, на регистр 2 множител - множитель. Шифраторы 04 кодируют пары множител на четыре Линии выборки. 3 конкретный момеТнт может быть активирована только одна ЛИ.ЙИЯ выборки, определ юща значение частичного произведени , которое может быть + IX или ± 2Х. ЕСЛИ ни одна из линий выборки не активирована, частичное произведение равно нулю. Через коммутаторы 4 частичное произведение подаетс на матрицу 5 cjMMaTopoB. На матрице сумматоров формируетс сумма частичных произведений, п старших разр дов которой поступают на корректирующий сумматор 6, -где складываютс с коррек тирующим числом, снимаемым с п тых и шестых выходов шифраторов 3 Предлагаемое устройство позвол ет сократить количество сумматоров по сравнению с известным, вместо дополнительных сумматоров вводитс п одноразр дных сумматоров (коррек тирующий сумматор). Значительное сокращение количества сумматоров приводит к снижению стоимости и энергетических затрат, к повышению надежности устройства.