SU1107119A1 - Матричное устройство дл возведени в квадрат и извлечени квадратного корн - Google Patents

Abstract

МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее столбец из N-1 коммутаторов и матрицу суммирующих  чеек из N и N+1 столбцов (N - разр дность входного числа), причем перва  строка матрицы содержит две суммирующие  чейки, а кажда  последующа  на одну  чейку больше , чем предьщуща , i-  суммирующа   чейка содержит одноразр дный сумматор и сумматор по модул  два, выход которого соединен с первым входом одноразр дного сумматора, выход переноса которого соединен с входом переноса одноразр дного сумматора (i-l)-ft суммирующей  чейки этой же строки, первый вход сумматора по модулю два i-й суммирующей  чейки k-й строки (,2,...N), за исключением трех последних  чеек каждой строки, подключен к первому входу сумматора по модулю два i-й суммирующей  чейки (k-1)-й строки, входы уп;равлени  всех коммутаторов столбца соединены с первым входом задани  режима устройства, второй вход одноразр дного сумматора i-й суммирующей  чейки k-й строки соединен с вькодом одноразр дного сумматора (i+1)-й суммирукмцей  чейки (k-1)-й строки (,2,... К-1, где К - номер строки), отличающеес  тем, что, с целью сокращени  аппаратурных затрат, оно со- держит столбециз (N-1) корректирующих  чеек, строку из N коммутаторов операнда, строку N коммутаторов результата , группу из (N-1). элементов И, группу из 2N-1 элементов НЕ, два элемента И и два элемента НЕ, причем корректирующа   чейка содерз т сумматор и коммутатор, выход которого сое5 динен с первым входом сумматора, вход первого элемента НЕ соединен с входом знака числд устройства, вход второго элемента НЕ соединен с входом N-ro разр да операнда, первым входом ссер§ вого элемента И и выходом младшего разр да устройства, первые управл ющие входы коммутаторов операнда соединены с первым входом второго элемента И, первыми йходами элементов И группы и первым входом задани  режима устройства, которьй соединен с СО управл ющими входами коммутаторов результата , первые входы которых соединены с выходами элементов НЕ группы с первого по N, входы которых соединены соответственно с выходами сумматоров корректирующих  чеек с 2-й по (Н-1)-ю и выходами одноразр дных сумматоров двух первых суммирующих  чеек последней строки, выходы одноразр дных сумматоров остальных суммирующих  чеек которой соединены с входами соответственно остальных элементов НЕ группы, вторые входы

Description

коммутаторов результата с 1-го по (N-1 ).оединены соответственно с первыми входами сумматоров по модулю два i-x суммирующих  чеек (,2,.,, N-1) последней строки, второй вход N-ro коммутатора результата соединен с выходом переноса сумматора (N-l)-ft корректирующей  чейки и первым вхо-. дом коммутатора (Ы-2)-й корректирующей  чейки, вь&од переноса сумматора j-й корректирующей  чейки соединен с первым входом коммутатора (-1)-й корректирующей  чейки и первым входо соответствующего коммутатора столбца первый вход первого коммутатора столца соединен с выходом переноса одноразр дного сумматора первой суммирующей  чейки первой строки, выходы одноразр дных сумматоров первых суммирующих  чеек каждой k-й строки, кроме ,соединены с вторыми входами сумматоров соответствующих корректирующих  чеек {и+1)-й строки, входы переносов сумматоров которых соединены с выходами переносов одноразр дных сумматоров первых суммирующих  чеек этой же строки, первый выход п-го коммутатора столбца соединен с первым входом сумматора по модулю два п-й суммирующей  чейки (п+1)-й строки (,2, ... N-1), второй выход п-го коммутатора соединен с вторым информационным входом коммутатора п-й корректирующей  чейки и вторыми входами сумматоров по модулю два первых суммирующих  чеек (п+1)-й строки, первые входы сумматоров по модулю два последних двух суммирующих  чеек каждой строки соединены с входом логической единицы устройства , вторые входы сумматоров по модулю два двух суммирующих  чеек каждой строки и входы переноса их одноразр дных сумматоров, кроме последней

N

 чейки -к- строки, соединены с входом логического нул  устройства, вход переноса одноразр дного сумматору последней  чейки - - строки соединен с выходом первого элемента И, второй вход которого соединен с вторым входом задани  режима устройства выход первого элемента НЕ соединен с вторым входом первого коммутатора столбца и первым входом первого коммутатора операнда, S-й вход старшего разр да операнда устройства (,2, .,. N-1) соединен с первым входом (S+1)-ro коммутатора операнда, третьим входом S-ro и вторым входом (S+1)-ro коммутатора столбца и втАрь1м входом соответствующего элемента И группы, вход N-ro разр да операнда соединен с вторым входом первого коммутатора операнда, S-й вход младшего разр да операнда устройства (, ,,, 2N-1) соединен соответственно с вторым входом (S-N+1)-ro коммутатора операнда, вход 2N-ro разр да операнда устройства соединен с вторым входом второго элемента И, вькод второго элемента НЕ соединен с вторыми управл ющими входами коммутаторов операнда, управл ющий вход коммутаторов всех корректирующих  чеек соединен с первым входом задани  режима устройства, выходы коммутаторов результата  вл ютс  соответсвенно выходами старших разр дов устройства , выходы элементов НЕ группы с N+1 по 2N-1  вл ютс  соответственно выходами младщих разр дов устройства , вторые входы одноразр дных сумматоров двух последних суммируюN

строк, за исключением

щих  чеек

N

последней суммирующей  чейки

строки, подключены соответственно к

выходам элементов И группы, второй вход одноразр дного сумматора последней суммирующей  чейки - строки

подключен к выходу первого коммутатора операнда, выходы остальных коммутаторов операнда соответственно подключены к вторым входам одноразр дных сумматоров двух последних

N суммирующих  чеек вторых - - строк,

второй вход одноразр дного сумматора последней суммирующей  чейки N-й строки подключен к выходу второго элемента И. 1 Изобретение относитс  к вычислительной технике и может быть исполь зовано в специализированных вычисли тел х и высокопроизводительных ЭВМ дл  однотактного выполнени  операций возведени  в квадрат и извлечени  квадратного корн  целых и дробных двоичных чисел, представленных в пр мых кодах при извлечении квадратного корн  и в дополнительных при возведении в квадрат. Известно устройство дл  извлечени  квадратного корн , содержащее о норазр дные сумматоры, сумматоры по модулю два, элементы ШШ, элементы НЕ, дополнительные сумматоры по модулю два, элементы И и генератор единиц р . Недостаток данного устройства состоит в отсутствии возможности во ведени  в квадрат. Наиболее близким по технической сущности-к изобретению  вл етс  уст ройство дл  возведени  в квадрат и извлечени  квадратного корн , содер жащее столбец из N-1 коммутаторов, матрицу суммирующих  чеек из N стро и N+1 столбцов (N-разр дность входного числа), причем перва  строка м рицы содержит две суммирующие  чейки , а кажда  последующа  на одну  чей ку больше, чем предьщуща , i-  суммирующа   чейка содержит одноразр д ный сумматор и сумматор по модулю два, выход которого соединен с первым входом одноразр дного сумматора выход переноса которсуо соединен с входом переноса одноразр дного сумм тора (1-1)-й сумм рзлющей  чейки этой же строки, первый вход сумматора по модулю два i-й суммирующей  чейки k-й строки (,2, ..., N) за исключением трех последних  чеек каждой строки, подключен к первому входу сумматора по модулю два i-й суммирующей  чейки (и-1)-й строки, входы управлени  всех коммутаторов столбца соединены с первым входом задани  режима устройства, второй вход одноразр дного сумматора i-й суммирзпощей  чейки k-й строки соеди нен с выходом одноразр дного сумматора ()-й суммирук цей  чейки (k-1)-и строки (,2, ..., К-1, где К - номер строки) . Недостаток известного устройства быстрый рост аппаратурных затрат с увеличением разр дности операндов, выраженный законом суммы членов ари 92 метической прогрессии с разностью прогресии, равной двум. Целью изобретени   вл етс  сокра- щение аппаратурных затрат. Поставленна  цель достигаетс  тем, что матричное устройство дл  возведени  в квадрат и извлечени  квадратного корн , содержащее из N-1 коммутаторов и матрицу суммирующих  чеек из N строк и N-t-1 столбцов (N - разр дность входного числа), причем перва  строка матрицы содержит две суммирующие  чейки, а кажда  последующа  на одну  чейку больще, чем предьщуща , i-  суммирующа   чейка содержит одноразр дный сумматор и сумматор по модулю два, выход которого соединен с первым входом одноразр дного сумматора, выход переноса которого соединен с входом переноса одноразр дного сумматора (i-1)-й суммирующей  чейки этой же строки, первый вход сумматора по модулю два i-й суммирук цей  чейки k-й строки (,2, ..., N), за исключением трех последних  чеек каждой строки, подключен к первому входу сумматора по модулю два i-й суммирующей  чейки (k-1)-и строки, входы управлени  всех коммутаторов столбца соединены с первым входом задани  режима устройства, второй вход одноразр дного сумматора i-й суммирующей  чейки k-й строки соединен с выходом одноразр дного сумматора (i+1)-й сзгммирующей  чейки (k-1)-й строки (,2, ..., К-1, где К - номер строки), содержит столбец из (N-1) корректирук цих о  чеек, строку из N коммутаторов операнда , строку из N коммутаторов результата , группу из (N-1) элементов И, группу из 2N-1 элементов НЕ, два элемента И и два элемента НЕ, причем корректирующа   чейка содержит сумматор и коммутатор, выход которого соединен с первым входом сумматора, вход первого элемента НЕ соединен с входом знака числа устройства, вход второго элемента НЕ соединен с входом N-ro разр да операнда,первым входом первого элемента И и выходом младшегб разр да устройства, первые управл ющие входы коммутаторов операнда соединены с первым входом второго элемента И, первыми входами элементов И группы и первым входом задани  режима устройства, который соединен с управл ющими входами коммутаторов результата, первые входы которых соединены с выходами элементов НЕ группы с первого по N, входы которых соединены соответственно с выходами сумматоров корректир щих  чеек с 2-й по (N-l)-ro и выходами одноразр дных сумматоров двух первых суммирующих  чеек последней стрр ки, выходы одноразр дных сумматоров суммирукмцих  чеек которой соединены с входами соответственно остальных .элементов НЕ группы, вторые входы коммутаторов результата с 1-го по (Ы-1)-й соединены соответственно с первьми входами сумматоров по модулю два 1-х суммирунедих  чеек (,2, ... N-1) последней строки, второй вход N-ro коммутатора результата соединен с выходом переноса сумматора (Н-1)-й корректирукицей  чейки и пеовым вхотом коммутатора (М-2)-й корректирук дей  чейки, выход переноса сумматора корреигтирующей  чейки соединен с первым входом коммутатора (3-1)-й корректирующей  чейки и первым входом соответствующего коммутатора столбца, первый вход первого коммутатора столбца соединён с выходом переноса однораз р дного сумматора первой суммирующей  чейки первой строки, выходы одноразр дных сумматоров первых суммирующих  чеек каждой k-й строки, кро ме N-й, соединены с вторыми входами сумматоров соответствующих корректирукщих  чеек (k+1)-A строки, входы переносов сумматоров которых сое динены с выходами переносов однораз р дных сумматоров первых суммирующи  чеек зТой же строки, первьй выход п-го коммутатора столбца соединен с первым входом су;4матора по модулю два п-й суммирующей  чейки (п+1)-й строки (,2, ..., Kf-t), второй вы ход п-го коммутатора .столбца соединей с вюрым информационным входом коммутатора коррект рутацей  чей ки и вторыми входами сумматоров по модулю два первых суммирующих  чеек (п+1)-й строки первые входы сумматоров по модулю два последних двзгх суммирующих  чеек каждой строки сое динены с входом логической единицы устройс-тва, вторые входы сумматоров по модулю два последних двух суммирук цих  чеек каждой строки и входы переноса их одноразр дных сумматоро кроме последней  чейки -j- строки соединены с входом логического нул  устройства, вход переноса однср.зр дного сумматора последней  чейки -у строки соединен с вьгходом первого элемента И, второй вход которого соединен с вторым входом задани  режима устройства, выход первого элемента НЕ соединен с вторым входом первого коммутатора столбца и первым входом первого коммутатора операнда, S-й вход старщего разр да операнда устройства (,2, ..., N-1) соединен с первым входом (S+1)-ro коммутатора операнда, третьим входом S-ro и вторым входом (S+1)-ro коммутатора столбца и вторым входом соответствующего элемента И группы, вход N-ro разр да операнда соединен с вторым входом первого коммутатора операнда, -S-й вход младшего разр да операнда устройства (, .,., 2N-1) соединен соответственно с. вторым входом (S-N+1)-ro коммутатора операнда, вход 2N-ro разр да операнда устройства соединен с вторым входом второго элемента И, выход второго элемента НЕ соединен с вторыми управл ющими входами коммутаторов операнда, управл ющий вход коммутаторов всех корректирующих  чеек соединен с первым входом задани  режима устройства , выходы коммутаторов результата  вл ютс  соответственно выходами старших разр дов устройства, выходы элементов НЕ группы с N+1 по 2N-1  вл ютс  соответственно выходами младших разр дов устройства, вторые входы одноразр дных сумма:торов двух последних суммирующих  чеек первых N „ -J- строк, за исключением последней суммирующей  чейки строки, подключены соответственно к выходам элементов И группы, второй вход одноразр дного сумматора последней суммирующей  чейки строки подключен к выходу первого коммутатора операнда, выходы остальных коммутаторов операнда соответственно подключены к вторым входам одноразр дных сумматоров двух последних суммирующих  чеек вторых -j- строк, второй вход одноразр дного сумматора последней суммирующей  чейки N-й строки подключен к выходу второго элемента И. 51 На фиг. .1 приведена структурна  схема устройства при на фиг.2-5 . функциональные схемы коммутатора ; столбца, суммирующей  чейки, корректирующей  чейки и коммутатора oneранда соответственно. Устройство (фиг. 1) содержит N-1 коммутаторов 1, суммирующие  чейки,2 матрицы из N строк и N+1 столбцов, N-1 корректирующих  чеек 3, N коммутаторов операнда 4, N коммутаторов 5 результата, первый 6 и второй 7 элементы НЕ, группу из 2N-1 элементов НЕ 8, группу из N-1 элементов И 9, первый элемент И 10, второй элемент И 11, вход 12 знака числа устройства, входы 13 старших разр дов операнда устройства, входы 14 младших разр дов операнда устройства выходы 15 старших разр дов устройств выходы 16 младших разр дов устройства , первый вход 17 задани  режима устройства, второй вход 18 задани  режима устройства, вход 19 логической единицы, вход 20 логического нул . Коммутатор 1 (фиг. 2) содержит два одноразр дных коммутатора 21 и 22, первьй вход 23, второй вход 24, третий вход 25, вход 26 управлени , первый выход 27 и второй выход 28. Суммирующа   чейка 2 (фиг. 3) содержит сумматор по модулю два 29 и одноразр дный сумматор 30, а также первьй 31 и второй 32 входы сумматора по модулю два 29, второй вход 33 и выход 34 перенооса одноразр дного сумматора 30, выход 35 и выход 36, подключенные соответственно к первому и второму выходам сумматора 29 по модулю два, выход 37 одно разр дного сумматора и выход 38 переноса одноразр дного сумматора 30, Корректирукйца   чейка 3 (фиг. 4) содержит коммутатор 39 и сумматор а также первый 41 и второй 42 входы коммутатора 39, второй вход 43 и вх 44 переноса сумматора 40, управл ющи вход 45 коммутатора 39, выход 46, г подключенный к второму входу коммутатора 39, выход 47 сумматора 40 и выход 48 переноса сумматора 40. Коммутатор операнда 4 (фиг. 5) содержит элемент И 49 и коммутатор 50, а также первый 51 и второй 52 входы, первый 53 и второй 54 .ттравл ющий входы, выход 55 коммутатора операнда, выходы 56 и 57, подключенные соответственно к входам 53 и 54 9 .. 6 Управление устройством осуществл етс  через входы 17 и 18. При возведени  в квадрат на входы 17 и 18 подаетс  код 01,а при извлечении квадратного корн  - код 10. Номера строк в устройстве возрастают сверху влиз, а столбцов - слева, направо. Работает устр ойство следующим образом . При возведении в квадрат (на входах 17 и 18 код 01) на входы 13 поступают N разр дов мантиссы, а на вхол 12 - знак операнда, который представлен в дополнительном коде. Кодова  комбинаци  на входах 14 в операции не участвует и может принимать произвольное значение. Так как на входе 17 сигнал нулевого уровн , то выходы 27 и 28 коммутаторов 1 (фиг. 2) повтор ют значени  на входах 24 и 25 соответственно. Элементы И 9. за крыты, по этому на вторые входы одноразр дных сумматоров соответствующих С5гммирующих  чеек поступает нулевой код. Сигнал нулевого уровн  на входах 45  чеек 3 (фиг. 4) позвол ет сформировать цепь распространени  переносов между одно разр дными сумматорами 40 столбца корректирующих  чеек 3. Коммутаторы операнда 4 при сигнале нулевого на входе 53 (фиг. 5) передают на выход 55 значение сигнала присутствующего на входе 51; при этом-элементы И 49 коммутаторов операнда выполн ют функции ключевых элементов, управл емых значением сигнала с входа 54. Единичный сигнал на входе 18 открывает единичный элемент И 10. Результат выполнени  операции формируетс  на выходах 15 и 16, причем на выходах 15 формируетс  N старших разр дов результата, а на выходах 16 - N младщих разр дов результата . На выходах коммутаторов 5 результата формируютс  сигналы с их первых входов, которые подключены к выходам инверторов 8. Операци  возведени  в квадрат в устройстве начинаетс  с преобразовани  числа А, которое выражено дополнительным кодом в N+1 разр дов в двоичной системе счислени  с цифрами (0,1) и представленного дробью в виде Од. 01, «2 ... а , в равное ему по величине число: А . . , но представленное в двоичной системе счислени  с цифрами (-1, -«-I) в форме 7110 Xct2--2- (1| Ч-1,и) iz-( где N - разр дность мантиссы числа ,ц; цифра числа .j равна  . - III -1 или +1. Определение цифр числа А (.|осуществл етс  через вспомогательный код В равный 2(А,), если ( 0,Я(2 2 (A(), если А,0. Код 41 получаетс  из кода В заменой в последнем нуле на -1, оставл   при этом без изменени  единицы. В устройстве цифра -1 представлена сигналом единичного уровн , а цифра +1сигналом нулевого уровн . После преобразовани  из системы с цифрами (0,1) в систему (-1, +1), начинаетс  процесс вычислени  квадратного корн . Вычисление осуществл етс  на основе известной формулы о квадрате числа равного квадратов составл кицих его чисел плюс удвоенное произведение каждого числа на все остальные, причем эта формула примен етс  к всфажению (1). Получаема  таким образом итогова  формула имеет вид N С К + , (3) где С - сумма, код которой используетс  дл  обратного преобразовани  из системы (-1, 4-1) в систему (0,1), получаема  на выходах сумматоров кор ректирующих  чеек 3 и суммирующих  чеек 2 последней строки матрицы; К - корректирующий член, равный А-2 и формируемый на выходе элемента И 10: .Ср - нулева  сумма; равf М-1 N|V,i2-y2 « поразр дной конъюнкции бита в кода со всеми остальными разр дами этого кода, формируема  на выходгих коммутаторов операнда 4; Cj - есть i-e слагаемое, равное Г5ц« а.--.а- ,) (J) cl.,(25-2l , где(,с,, есть поразр дна  сумма по модулю два бита (i-l)-ro разр да кода (Q со Bcelbi предществующими ему битаьш этоГо же кода с проинвертированнымзнаковым разр дом (причем G 0,11), формируемое на выходах сумматоров по модулю два суммирующих  чеек i-й строки матрицы. Окончательный результат возведени  в квадрат получаетс  после обратного преобразовани  из системы счислени  с цифрами (-1, -И) в систему (0,1), который осуществл етс  через инвертирование кода суммы, вычислремой по формуле (3), а также сдвига проинв ртированного кода на разр д в сторону старших разр дов. Причем самый младший разр д 2 N-разр дного кода результата непосредственно равен N-му разр ду кода операнда, т.е. ч При извлечении квадратного корн  (на входах 17 и 18 код 10) на входы 13 (фиг. 1) подают N старших разр дов подкоренного выражени , входы 14 - N младших разр дов. Результат операции формируетс  на выходах 15 устройства (коммутаторы 5 результата передают информацию со вторых своих входов). Так как на входе 17 сигнал единичного уровн , то выходы 27 и 26 коммутаторов 1 повтор ют информацию с входа 23. Сигнал единичного уровн  на входе 45 корректирующих  чеек 3 обрывает цепь распространени  переносов между сумматорами этих  чеек, на выходах переноса сумматоров которых формируютс  очередные цифры результата извлечени  квадратного корн . Извлечение квадратного корн  из 2-разр дного числа осуществл етс  в устройстве по алгоритму без восстановлени  остатка, по которому бит п-го разр да результата Z формируетс  в зависимости от знака п-го остатка , Определ емого по выражению .Q-,,.0 f,,,, . о-(ли} +0.11-2 где Q - остаток п-й итерации; f бит i-ro разр да подкоренного вьфажени  1-2 N) Z - бит п-го разр да результата; L,. - п - разр дный код, равный 0,Z,Zj, ..., ,. , т.е. операции поразр дной суммы по

91107119О

модулю два (n-1)-го разр да результа-этом суммирующа   чейка известного

та со всеми определенными до этогоустройства содержит дополнительный

цифрами, включа  и (п-1)-й разр д.KONfMyTaTop, который отсутствует в

При разр дности операнда N число 5устройства. Кроме того, изобретение

суммирующих  чеек в устройстве сокра-дает возможность оперировать с чис3 1 2лами обеих знаков, представленных в

щено с N+N до

2 N , придополнительных кодах.

суммирующей  чейке предложенного

14

Фиг.7 74

Дгг.2

J/ JJo

Claims (2)

1. МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ И ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее столбец из N-1 коммутаторов и матрицу суммирующих ячеек из N с^рок и N+1 столбцов (N - разрядность входного числа), причем первая строка матрицы содержит две суммирующие ячейки, а каждая последующая на одну ячейку больше, чем предьщущая, i-я суммирующая ячейка содержит одноразрядный сумма тор и сумматор по модуля два, выход которого соединен с первым входом одноразрядного сумматора, выход переноса которого соединен с входом переноса одноразрядного сумматора (1-1)-й суммирующей ячейки этой же строки, первый вход сумматора по модулю два i-й суммирующей ячейки k-й строки (k=1,2,...N), за исключением трех последних ячеек каждой строки, под ключен к первому входу сумматора по модулю два ячейки (к-1)-й ‘равления всех i-й с уммирующей строки, входы упкоммутаторо? столб ца соединены с первым входом задания режима устройства, второй вход одноразрядного сумматора

   1- й суммирующей ячейки k-й строки соединен с выходом одноразрядного сумматора (1+1)-й суммирующей ячейки (к-1)-й строки (1=1,2,... К-1, где К - номер строки), отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит столбец'из (N-1) корректирующих ячеек, строку из N коммутаторов операнда, строку N коммутаторов результата, группу из (N-1). элементов И, группу из 2N-1 элементов НЕ, два элемента И и два элемента НЕ, причем корректирующая ячейка содер^тт сумматор и коммутатор, выход которого соединен с первым входом сумматора, вход первого элемента НЕ соединен с входом знака числа устройства, вход второго элемента НЕ соединен с входом N-ro разряда операнда, первым входом вер- с вого элемента И и выходом младшего разряда устройства, первые управляющие входы коммутаторов операнда соединены с первым входом второго элемента И, первыми входами элементов И группы и первым входом задания режи'ма устройства, который соединен с управляющими входами коммутаторов результата, первые входы которых соединены с выходами элементов НЕ группы с первого по N, входы которых соединены соответственно с выходами сумматоров корректирующих ячеек с
2. 2- й по (Ν-Ι)-ιο и выходами одноразрядных сумматоров двух первых суммирующих ячеек последней строки, выходы одноразрядных сумматоров остальных суммирующих ячеек которой соединены с входами соответственно остальных· элементов НЕ группы, вторые входы

   11071 19 коммутаторов результата с 1-го по (Ν-1)-ή соединены соответственно с первыми входами сумматоров по модулю два ί-χ суммирующих ячеек (ί=1,2,... N-1) последней строки, второй вход N-го коммутатора результата соединен с выходом переноса сумматора (N-l)-ft корректирующей ячейки и первым вхо-. дом коммутатора (Ы-2)-й корректирующей ячейки, выход переноса сумматора j-й корректирующей ячейки соединен с первым входом коммутатора (j-D-й корректирующей ячейки и первым входом соответствующего коммутатора столбца, первый вход первого коммутатора столбца соединен с выходом переноса одноразрядного сумматора первой суммирующей ячейки первой строки, выходы одноразрядных сумматоров первых суммирующих ячеек каждой k-й строки, кроме N-й,соединены с вторыми входами сумматоров соответствующих корректирующих ячеек (к+1)-й строки, входы переносов сумматоров которых соединены с выходами переносов одноразрядных сумматоров первых суммирующих ячеек этой же строки, первый выход η-го коммутатора столбца соединен с первым входом сумматора по модулю два η-й суммирующей ячейки (п+1)-й строки (n=1,2,... N-1), второй выход η-го коммутатора соединен с вторым информационным входом коммутатора η-й корректирующей ячейки и вторыми входами сумматоров по модулю два первых суммирующих ячеек (п+1)~й строки, первые входы сумматоров по модулю два последних двух суммирующих ячеек каждой строки соединены с входом логической единицы устройства, вторые входы сумматоров по модулю два двух суммирующих ячеек каждой строки и входы переноса их одноразрядных сумматоров, кроме последней ячейки - строки, соединены с входом логического нуля устройства, вход переноса одноразрядного сумматоре последней ячейки у строки соединен с выходом первого элемента И, второй вход которого соединен с вто рым входом задания режима устройства, выход первого элемента НЕ соединен с вторым входом первого коммутатора столбца и первым входом первого коммутатора операнда, S-й вход старшего разряда операнда устройства (S=1,2, ... N-1) соединен с первым входом (S+l)-ro коммутатора операнда, третьим входом S-ro и вторым входом (S+1) -го коммутатора столбца и вторым входом соответствующего элемента И группы, вход N-го разряда операнда соединен с вторым входом первого коммутатора операнда, S-й вход младшего разряда операнда устройства (S=N+1, ... 2N-1) соединен соответственно с вторым входом (S-N+1)-ro коммутатора операнда, вход 2N-ro разряда операнда устройства соединен с вторым входом второго элемента И, выход второго элемента НЕ соединен с вторыми управляющими входами коммутаторов операнда, управляющий вход коммутаторов всех корректирующих ячеек соединен с первым входом задания режима устройства, выходы коммутаторов результата являются соответст венно выходами старших разрядов устройства, выходы элементов НЕ группы с N+1 по 2N-1 являются соответственно выходами младших разрядов устройства, вторые входы одноразрядных сумматоров двух последних суммируюN щих ячеек —я— строк, за исключением N последней суммирующей ячейки строки, подключены соответственно к выходам элементов И группы, второй' вход одноразрядного сумматора последN ней суммирующей ячейки —строки подключен к выходу первого коммутатора операнда, выходы остальных коммутаторов операнда соответственно подключены к вторым входам одноразрядных сумматоров двух последних суммирующих ячеек вторых — строк, второй вход одноразрядного сумматора последней суммирующей ячейки N-й строки подключен к выходу второго элемента И.

   1 11071