JPH07131295A - デジタルフィルタ - Google Patents
デジタルフィルタInfo
- Publication number
- JPH07131295A JPH07131295A JP27869793A JP27869793A JPH07131295A JP H07131295 A JPH07131295 A JP H07131295A JP 27869793 A JP27869793 A JP 27869793A JP 27869793 A JP27869793 A JP 27869793A JP H07131295 A JPH07131295 A JP H07131295A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- accumulator
- input
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】 ＱＭＦを用いる分離フィルタの回路規模を縮
小する。 【構成】 ＲＡＭ３１から順に読み出される入力データ
Ｘ(n)にＲＯＭ３２から順に読み出されるフィルタ係数
ｈ(n)が乗算され、その乗算結果がアキュムレータ３４
で累加算される。そして、アキュムレータ３４の累加算
結果が２つのレジスタ３７、３８に交互に取り込まれ、
加減算器３９により互いに減算及び加算される。第４の
レジスタ４０から、減算結果が出力データＹa(n)として
出力され、加算結果が出力データＹb(n)として出力され
る。
小する。 【構成】 ＲＡＭ３１から順に読み出される入力データ
Ｘ(n)にＲＯＭ３２から順に読み出されるフィルタ係数
ｈ(n)が乗算され、その乗算結果がアキュムレータ３４
で累加算される。そして、アキュムレータ３４の累加算
結果が２つのレジスタ３７、３８に交互に取り込まれ、
加減算器３９により互いに減算及び加算される。第４の
レジスタ４０から、減算結果が出力データＹa(n)として
出力され、加算結果が出力データＹb(n)として出力され
る。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルオーディオ機
器等に用いられるデジタルフィルタに係り、詳しくは、
ＱＭＦ(Quadrature Mirror Filter)を用い、データを複
数の成分に分離する分離フィルタに関する。
器等に用いられるデジタルフィルタに係り、詳しくは、
ＱＭＦ(Quadrature Mirror Filter)を用い、データを複
数の成分に分離する分離フィルタに関する。
【０００２】
【従来の技術】デジタルフィルタの代表的なものとし
て、ＦＩＲ(Finite Impulse Responce)型及びＩＩＲ(In
finite Impulse Responce)型がある。ＦＩＲ型は、出力
データに対する入力データのインパルス応答がの影響が
一定の期間に限られる方式であり、ＩＩＲ型は、出力デ
ータに対する入力データのインパルス応答が無期限に影
響する方式である。
て、ＦＩＲ(Finite Impulse Responce)型及びＩＩＲ(In
finite Impulse Responce)型がある。ＦＩＲ型は、出力
データに対する入力データのインパルス応答がの影響が
一定の期間に限られる方式であり、ＩＩＲ型は、出力デ
ータに対する入力データのインパルス応答が無期限に影
響する方式である。
【０００３】ＦＩＲ型デジタルフィルタは、式(1)に示
すように、入力データＸ(n)とインパルス応答との畳み
込みによって出力データＹ(n)を得るように構成され
る。
すように、入力データＸ(n)とインパルス応答との畳み
込みによって出力データＹ(n)を得るように構成され
る。
【０００４】
【数１】
【０００５】ここで、ｈ(k)はフィルタ係数、Ｎはタッ
プ数である。そこで、式(1)をＺ変換すると、
プ数である。そこで、式(1)をＺ変換すると、
【０００６】
【数２】
【０００７】が得られ、この式(2)より、
【０００８】
【数３】
【０００９】となり、周波数応答がわかる。そして、ω
＝２πｋ／Ｎとすると、式(3)は、
＝２πｋ／Ｎとすると、式(3)は、
【００１０】
【数４】
【００１１】となる。この式(4)は、離散的フーリエ変
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。標準的なＦＩＲ型デジタルフィルタの構成を図１
０に示す。
換(ＤＦＴ:Discrete Fourier Transform)の式とみなす
ことができる。従って、フィルタ係数ｈ(k)は、式(4)に
よって与えられる周波数特性を逆変換(ＩＤＦＴ:Invers
e Discrete Fourier Transform)することにより求めら
れる。標準的なＦＩＲ型デジタルフィルタの構成を図１
０に示す。
【００１２】直列に接続される複数の遅延素子１は、シ
フトレジスタにより構成され、入力データＸ(n)を順次
一定の期間（Ｔ）だけ遅延する。各遅延素子１の出力側
に接続された複数の乗算器２は、各遅延素子１の出力に
フィルタ係数ｈ(k)をそれぞれ乗算する。これにより、
入力データＸ(n)に対してインパルス応答との畳み込み
処理が行われる。総和加算器３は、各乗算器２の出力、
即ち、所定のフィルタ係数ｈ(k)が乗算された各遅延素
子１の出力の総和をとり、出力データＹ(n)を出力す
る。従って、式(1)に従う演算が実行されたことにな
る。
フトレジスタにより構成され、入力データＸ(n)を順次
一定の期間（Ｔ）だけ遅延する。各遅延素子１の出力側
に接続された複数の乗算器２は、各遅延素子１の出力に
フィルタ係数ｈ(k)をそれぞれ乗算する。これにより、
入力データＸ(n)に対してインパルス応答との畳み込み
処理が行われる。総和加算器３は、各乗算器２の出力、
即ち、所定のフィルタ係数ｈ(k)が乗算された各遅延素
子１の出力の総和をとり、出力データＹ(n)を出力す
る。従って、式(1)に従う演算が実行されたことにな
る。
【００１３】このようなＦＩＲ型デジタルフィルタは、
タップ数Ｎが大きくなるのに伴い、回路規模が大きくな
るという問題を有している。そこで、図１１に示すよう
に、ストアードプログラム方式のＦＩＲ型デジタルフィ
ルタが提案されている。ＲＡＭ１１は、時系列で入力さ
れる入力データＸ(n)を順次記憶する。ＲＯＭ１２は、
複数のフィルタ係数ｈ(k)を記憶し、１ステップごとに
増加するｋの値に対応して特定のフィルタ係数ｈ(k)を
読み出して出力する。なお、このｋは、式(1)に示した
ｋに一致するものである。乗算器１３は、ＲＡＭ１１か
ら読み出された入力データＸ(n-k)にＲＯＭ１２から読
み出されたフィルタ係数ｈ(k)を乗算する。アキュムレ
ータ１４は、加算器１５及び第１のレジスタ１６からな
り、乗算器１３の乗算結果を累加算する。即ち、加算器
１５により乗算器１３の出力とレジスタ１６の出力とが
加算され、その加算結果が再びレジスタ１６に格納され
ることにより、乗算器１３の乗算結果が順次加算され
る。第２のレジスタ１７は、アキュムレータ１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。
タップ数Ｎが大きくなるのに伴い、回路規模が大きくな
るという問題を有している。そこで、図１１に示すよう
に、ストアードプログラム方式のＦＩＲ型デジタルフィ
ルタが提案されている。ＲＡＭ１１は、時系列で入力さ
れる入力データＸ(n)を順次記憶する。ＲＯＭ１２は、
複数のフィルタ係数ｈ(k)を記憶し、１ステップごとに
増加するｋの値に対応して特定のフィルタ係数ｈ(k)を
読み出して出力する。なお、このｋは、式(1)に示した
ｋに一致するものである。乗算器１３は、ＲＡＭ１１か
ら読み出された入力データＸ(n-k)にＲＯＭ１２から読
み出されたフィルタ係数ｈ(k)を乗算する。アキュムレ
ータ１４は、加算器１５及び第１のレジスタ１６からな
り、乗算器１３の乗算結果を累加算する。即ち、加算器
１５により乗算器１３の出力とレジスタ１６の出力とが
加算され、その加算結果が再びレジスタ１６に格納され
ることにより、乗算器１３の乗算結果が順次加算され
る。第２のレジスタ１７は、アキュムレータ１４から出
力される累加算結果を取り込み、出力データＹ(n)とし
て出力する。
【００１４】このＦＩＲ型デジタルフィルタでは、ＲＡ
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するＦＩＲ型デジ
タルフィルタに対し、
Ｍ１１及びＲＯＭ１２からそれぞれ入力データＸ(n)及
びフィルタ係数ｈ(k)を順次読み出して積和演算を繰り
返すことにより、式(1)に従う演算を実行して出力デー
タＹ(n)を得ている。このため、タップ数Ｎが大きくな
ったとしても、回路規模が大きくなることはない。とこ
ろで、第１のフィルタ係数ｈ1(n)を有するＦＩＲ型デジ
タルフィルタに対し、
【００１５】
【数５】
【００１６】により与えられる第２のフィルタ係数ｈ
2(n)を有するＦＩＲ型デジタルフィルタは、その周波数
応答性からミラーフィルタと称される。このようなミラ
ーフィルタにおけるＺ変換の関係は、
2(n)を有するＦＩＲ型デジタルフィルタは、その周波数
応答性からミラーフィルタと称される。このようなミラ
ーフィルタにおけるＺ変換の関係は、
【００１７】
【数６】
【００１８】である。ここで、周波数応答性を考える
と、
と、
【００１９】
【数７】
【００２０】であることから、式(6)は、
【００２１】
【数８】
【００２２】となる。これにより、ミラーフィルタの周
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このＱＭＦについては、アイイー
イーイー・トランザクションズ・オン・アコースティッ
クス・スピーチ・アンド・シグナル・プロセッシング，
エイエスエスピー３２巻３号，１９８４年６月，(IEEE
Trans. Acoust.,Speech,Signal Process.,Vol.ASSP-32,
No.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。
波数応答性が、π／２で対称となることがわかる。ここ
で、π／２がサンプリング周期の１／４であることか
ら、このミラーフィルタは、ＱＭＦ(Quadrature Mirror
Filter)と称される。このＱＭＦについては、アイイー
イーイー・トランザクションズ・オン・アコースティッ
クス・スピーチ・アンド・シグナル・プロセッシング，
エイエスエスピー３２巻３号，１９８４年６月，(IEEE
Trans. Acoust.,Speech,Signal Process.,Vol.ASSP-32,
No.3,June1984)第５２２頁〜第５３１頁に詳述されてい
る。
【００２３】上述のＱＭＦにより、周波数成分の帯域分
離が行われる分離フィルタにおいては、式(9)及び式(1
0)に示すように、入力データＸ(n)とインパルス応答と
の畳み込み処理と、それらの加算または減算処理によ
り、入力データＸ(n)の分離データである２つの出力デ
ータＹa(n)、Ｙb(n)を得るように構成される。
離が行われる分離フィルタにおいては、式(9)及び式(1
0)に示すように、入力データＸ(n)とインパルス応答と
の畳み込み処理と、それらの加算または減算処理によ
り、入力データＸ(n)の分離データである２つの出力デ
ータＹa(n)、Ｙb(n)を得るように構成される。
【００２４】
【数９】
【００２５】
【数１０】
【００２６】このような帯域分離が行われる分離フィル
タを図１２に示す。直列に接続される各遅延素子２１
は、入力データＸ(n)を順次一定期間（Ｔ）だけ遅延す
る。偶数段の遅延素子２１の出力側に接続された乗算器
２２は、各遅延素子２１の出力にフィルタ係数ｈ(2k)を
乗算し、総和加算器２３に入力する。また、奇数段の遅
延素子２１の出力側に接続された乗算器２４は、各遅延
素子２１の出力にフィルタ係数ｈ(2k+1)を乗算し、総和
加算器２５に入力する。これにより、入力データＸ(n)
とインパルス応答との畳み込み処理が成される。総和加
算器２３は、各乗算器２２の出力、即ち、所定のフィル
タ係数ｈ(2k)が乗算された各遅延素子２１の出力の総和
をとり、データＡnを出力する。一方、総和加算器２５
は、所定のフィルタ係数ｈ(2k+1)が乗算された各遅延素
子２１の出力の総和をとり、データＢnを出力する。減
算器２６は、総和加算器２３が出力するデータＡnか
ら、総和加算器２５が出力するデータＢnを減算し、出
力データＹa(n)として出力する。また、加算器２７は、
総和加算器２３が出力するデータＡnと、総和加算器２
５が出力するデータＢnとを加算し、出力データＹb(n)
として出力する。
タを図１２に示す。直列に接続される各遅延素子２１
は、入力データＸ(n)を順次一定期間（Ｔ）だけ遅延す
る。偶数段の遅延素子２１の出力側に接続された乗算器
２２は、各遅延素子２１の出力にフィルタ係数ｈ(2k)を
乗算し、総和加算器２３に入力する。また、奇数段の遅
延素子２１の出力側に接続された乗算器２４は、各遅延
素子２１の出力にフィルタ係数ｈ(2k+1)を乗算し、総和
加算器２５に入力する。これにより、入力データＸ(n)
とインパルス応答との畳み込み処理が成される。総和加
算器２３は、各乗算器２２の出力、即ち、所定のフィル
タ係数ｈ(2k)が乗算された各遅延素子２１の出力の総和
をとり、データＡnを出力する。一方、総和加算器２５
は、所定のフィルタ係数ｈ(2k+1)が乗算された各遅延素
子２１の出力の総和をとり、データＢnを出力する。減
算器２６は、総和加算器２３が出力するデータＡnか
ら、総和加算器２５が出力するデータＢnを減算し、出
力データＹa(n)として出力する。また、加算器２７は、
総和加算器２３が出力するデータＡnと、総和加算器２
５が出力するデータＢnとを加算し、出力データＹb(n)
として出力する。
【００２７】
【発明が解決しようとする課題】しかしながら、図１２
に示すような分離フィルタは、タップ数が大きくなるの
に伴い回路規模が増大するという問題を有している。特
に、１つの入力データを３つ以上の成分に分離するよう
な場合には、上述の分離フィルタを多重化する必要があ
り、回路規模はさらに増大する。
に示すような分離フィルタは、タップ数が大きくなるの
に伴い回路規模が増大するという問題を有している。特
に、１つの入力データを３つ以上の成分に分離するよう
な場合には、上述の分離フィルタを多重化する必要があ
り、回路規模はさらに増大する。
【００２８】そこで本発明は、タップ数が大きくなって
も回路規模が増大することのない分離フィルタを提供す
ると共に、回路規模を増大させることなくフィルタを多
重化することを目的とする。
も回路規模が増大することのない分離フィルタを提供す
ると共に、回路規模を増大させることなくフィルタを多
重化することを目的とする。
【００２９】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の手段は、入力時
系列データを記憶するメモリと、このメモリから読み出
した入力時系列データに所定のフィルタ係数を乗算する
乗算器と、この乗算器の乗算結果を順次累加算するアキ
ュムレータと、このアキュムレータの累加算結果を交互
に取り込む一対のレジスタと、これら一対のレジスタか
ら取り出される２つの累加算結果を加算または減算し、
その演算値を入力時系列データの分離データとなる２つ
の出力時系列データとして出力する加減算器と、を備え
たことを特徴としている。
解決するために成されたもので、第１の手段は、入力時
系列データを記憶するメモリと、このメモリから読み出
した入力時系列データに所定のフィルタ係数を乗算する
乗算器と、この乗算器の乗算結果を順次累加算するアキ
ュムレータと、このアキュムレータの累加算結果を交互
に取り込む一対のレジスタと、これら一対のレジスタか
ら取り出される２つの累加算結果を加算または減算し、
その演算値を入力時系列データの分離データとなる２つ
の出力時系列データとして出力する加減算器と、を備え
たことを特徴としている。
【００３０】第２の手段は、入力時系列データを記憶す
るメモリと、このメモリから読み出した入力時系列デー
タに所定のフィルタ係数を乗算する乗算器と、この乗算
器の乗算結果を順次累加算するアキュムレータと、この
アキュムレータの累加算結果を交互に取り込む一対のレ
ジスタと、これら一対のレジスタから取り出される２つ
の累加算結果を加算または減算し、その演算値を入力時
系列データの分離データとなる２つの出力時系列データ
として出力する加減算器と、この加減算器から出力され
る出力時系列データを入力時系列データに置き換えて上
記メモリに入力するセレクタと、を備えたことを特徴と
している。
るメモリと、このメモリから読み出した入力時系列デー
タに所定のフィルタ係数を乗算する乗算器と、この乗算
器の乗算結果を順次累加算するアキュムレータと、この
アキュムレータの累加算結果を交互に取り込む一対のレ
ジスタと、これら一対のレジスタから取り出される２つ
の累加算結果を加算または減算し、その演算値を入力時
系列データの分離データとなる２つの出力時系列データ
として出力する加減算器と、この加減算器から出力され
る出力時系列データを入力時系列データに置き換えて上
記メモリに入力するセレクタと、を備えたことを特徴と
している。
【００３１】第３の手段は、入力時系列データを記憶す
るメモリと、このメモリから読み出した入力時系列デー
タに所定のフィルタ係数を乗算する乗算器と、この乗算
器の乗算結果を順次累加算するアキュムレータと、この
アキュムレータの累加算結果を交互に取り込む一対のレ
ジスタと、これら一対のレジスタから取り出される２つ
の累加算結果を加算または減算し、その演算値を入力時
系列データの分離データとなる２つの出力時系列データ
として出力する加減算器と、この加減算器から出力され
る出力時系列データを入力時系列データに置き換えて上
記メモリに入力する第１のセレクタと、この第１のセレ
クタから上記メモリに入力され、所定期間が経過した後
に読み出される時系列出力データを上記加減算器から出
力される時系列出力データに置き換えて出力する第２の
セレクタと、を備えたことを特徴としている。
るメモリと、このメモリから読み出した入力時系列デー
タに所定のフィルタ係数を乗算する乗算器と、この乗算
器の乗算結果を順次累加算するアキュムレータと、この
アキュムレータの累加算結果を交互に取り込む一対のレ
ジスタと、これら一対のレジスタから取り出される２つ
の累加算結果を加算または減算し、その演算値を入力時
系列データの分離データとなる２つの出力時系列データ
として出力する加減算器と、この加減算器から出力され
る出力時系列データを入力時系列データに置き換えて上
記メモリに入力する第１のセレクタと、この第１のセレ
クタから上記メモリに入力され、所定期間が経過した後
に読み出される時系列出力データを上記加減算器から出
力される時系列出力データに置き換えて出力する第２の
セレクタと、を備えたことを特徴としている。
【００３２】
【作用】本発明の第１の手段によれば、メモリから読み
出される時系列入力データに所定のフィルタ係数が乗算
され、その乗算値がアキュムレータで累加算される。そ
して、アキュムレータの累加算値が一対のレジスタに交
互に取り込まれ、各レジスタに取り込まれた累加算値が
互いに加算及び減算されて、２つの成分に分離された時
系列出力データが得られる。
出される時系列入力データに所定のフィルタ係数が乗算
され、その乗算値がアキュムレータで累加算される。そ
して、アキュムレータの累加算値が一対のレジスタに交
互に取り込まれ、各レジスタに取り込まれた累加算値が
互いに加算及び減算されて、２つの成分に分離された時
系列出力データが得られる。
【００３３】第２の手段によれば、セレクタが切り換え
られ、第１の手段と同様にして得られる時系列出力デー
タが再びメモリに記憶される。メモリに記憶された時系
列出力データは、新たな時系列入力データとして取り扱
われ、再度フィルタ係数の乗算、累加算及び加減算処理
が成される。従って、時系列入力データに対して多重の
分離処理が施され、３つ以上の成分に分離された時系列
出力データが得られる。
られ、第１の手段と同様にして得られる時系列出力デー
タが再びメモリに記憶される。メモリに記憶された時系
列出力データは、新たな時系列入力データとして取り扱
われ、再度フィルタ係数の乗算、累加算及び加減算処理
が成される。従って、時系列入力データに対して多重の
分離処理が施され、３つ以上の成分に分離された時系列
出力データが得られる。
【００３４】第３の手段によれば、第１のセレクタが切
り換えられ、第１の手段と同様にして得られる出力時系
列データが再びメモリに記憶される。メモリに記憶され
た時系列出力データは、第２の手段と同様に新たな時系
列入力データとして取り扱われると共に、第２のセレク
タが切り換えられてメモリから直接出力される。従っ
て、時系列入力データに対して多重の演算処理が施され
ると同時に、出力時系列データの出力を所望の期間遅延
させることができる。
り換えられ、第１の手段と同様にして得られる出力時系
列データが再びメモリに記憶される。メモリに記憶され
た時系列出力データは、第２の手段と同様に新たな時系
列入力データとして取り扱われると共に、第２のセレク
タが切り換えられてメモリから直接出力される。従っ
て、時系列入力データに対して多重の演算処理が施され
ると同時に、出力時系列データの出力を所望の期間遅延
させることができる。
【００３５】
【実施例】本発明による分離フィルタを図１に示す。Ｒ
ＡＭ３１は、時系列で入力される入力データＸ(n)を順
次記憶する。ＲＯＭ３２は、予めフィルタ係数ｈ(k)を
記憶しており、１ステップごとに増加するｋの値に対応
して特定のフィルタ係数ｈ(k)を読み出して出力する。
なお、このｋは、上述の式(9)及び式(10)に示したｋに
一致するものである。乗算器３３は、ＲＡＭ３１から読
み出された入力データＸ(n-k)にＲＯＭ３２から読み出
されたフィルタ係数ｈ(k)を乗算する。アキュムレータ
３４は、加算器３５及び第１のレジスタ３６からなり、
乗算器３３の乗算結果を累加算する。即ち、加算器３５
が乗算器３３の出力とレジスタ３６の出力とを加算し、
その加算結果を再びレジスタ３６に格納することによ
り、乗算器３３からの出力を順次加算する。第２のレジ
スタ３７及び第３のレジスタ３８は、アキュムレータ３
４から出力される累加算結果を交互に取り込み、所定の
タイミングで出力する。例えば、アキュムレータ３４か
ら奇数番目に出力される累加算結果（Ａn）が第２のレ
ジスタ３７に取り込まれ、偶数番目に出力される累加算
結果（Ｂn）が第３のレジスタ３８に取り込まれる。加
減算器３９は、２つのレジスタ３７、３８に取り込まれ
た累加算結果（Ａn、Ｂn）を減算及び加算する。第４の
レジスタ４０は、加減算器３９の減算結果（Ａn−Ｂn）
及び加算結果（Ａn＋Ｂn）を取り込み、それぞれを出力
データＹa(n)、Ｙb(n)として出力する。
ＡＭ３１は、時系列で入力される入力データＸ(n)を順
次記憶する。ＲＯＭ３２は、予めフィルタ係数ｈ(k)を
記憶しており、１ステップごとに増加するｋの値に対応
して特定のフィルタ係数ｈ(k)を読み出して出力する。
なお、このｋは、上述の式(9)及び式(10)に示したｋに
一致するものである。乗算器３３は、ＲＡＭ３１から読
み出された入力データＸ(n-k)にＲＯＭ３２から読み出
されたフィルタ係数ｈ(k)を乗算する。アキュムレータ
３４は、加算器３５及び第１のレジスタ３６からなり、
乗算器３３の乗算結果を累加算する。即ち、加算器３５
が乗算器３３の出力とレジスタ３６の出力とを加算し、
その加算結果を再びレジスタ３６に格納することによ
り、乗算器３３からの出力を順次加算する。第２のレジ
スタ３７及び第３のレジスタ３８は、アキュムレータ３
４から出力される累加算結果を交互に取り込み、所定の
タイミングで出力する。例えば、アキュムレータ３４か
ら奇数番目に出力される累加算結果（Ａn）が第２のレ
ジスタ３７に取り込まれ、偶数番目に出力される累加算
結果（Ｂn）が第３のレジスタ３８に取り込まれる。加
減算器３９は、２つのレジスタ３７、３８に取り込まれ
た累加算結果（Ａn、Ｂn）を減算及び加算する。第４の
レジスタ４０は、加減算器３９の減算結果（Ａn−Ｂn）
及び加算結果（Ａn＋Ｂn）を取り込み、それぞれを出力
データＹa(n)、Ｙb(n)として出力する。
【００３６】以上の分離フィルタの動作について、図２
のタイミングチャートに従って説明する。なお、ここで
はタップ数Ｎ＝４としている。タップ数Ｎ＝４として式
(9)及び式(10)を計算すると、式(9)について、
のタイミングチャートに従って説明する。なお、ここで
はタップ数Ｎ＝４としている。タップ数Ｎ＝４として式
(9)及び式(10)を計算すると、式(9)について、
【００３７】
【数１１】
【００３８】となり、式(10)について、
【００３９】
【数１２】
【００４０】となる。図２において、入力データＸ(0)
〜Ｘ(7)の入力に関しては省略してあるが、入力データ
Ｘ(8)、Ｘ(9)等と同様に入力され、ＲＡＭ３１に書き込
まれる。ｎ＝４では、まず、ＲＡＭ３１から入力データ
Ｘ(8)が読み出され、これに対応してＲＯＭ３２からフ
ィルタ係数ｈ(0)が読み出されると、乗算器３３でこれ
らが乗算され、乗算結果がアキュムレータ３４に供給さ
れる。このとき、アキュムレータ３４のデータはクリア
されており、入力データＸ(8)とフィルタ係数ｈ(0)との
乗算結果が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から順に入力データＸ(6)、
Ｘ(4)、Ｘ(2)が読み出されると共に、ＲＯＭ３２から順
にフィルタ係数ｈ(2)、ｈ(4)、ｈ(6)が読み出され、そ
れぞれが乗算器３３で乗算され、その乗算結果が順次ア
キュムレータ３４に供給される。アキュムレータ３４で
は、入力される乗算結果が累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1 Ａ3＝ｈ(4)・Ｘ(4)＋Ａ2 Ａ4＝ｈ(6)・Ｘ(2)＋Ａ3 なるデータが順に第１のレジスタ３６に格納される。最
終的に格納された、 Ａ4＝ｈ(0)・Ｘ(8)＋ｈ(2)・Ｘ(6)＋ｈ(4)・Ｘ(4)＋ｈ(6)・Ｘ(2) なるデータがアキュムレータ３４から出力され、第２の
レジスタ３７に格納される。
〜Ｘ(7)の入力に関しては省略してあるが、入力データ
Ｘ(8)、Ｘ(9)等と同様に入力され、ＲＡＭ３１に書き込
まれる。ｎ＝４では、まず、ＲＡＭ３１から入力データ
Ｘ(8)が読み出され、これに対応してＲＯＭ３２からフ
ィルタ係数ｈ(0)が読み出されると、乗算器３３でこれ
らが乗算され、乗算結果がアキュムレータ３４に供給さ
れる。このとき、アキュムレータ３４のデータはクリア
されており、入力データＸ(8)とフィルタ係数ｈ(0)との
乗算結果が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から順に入力データＸ(6)、
Ｘ(4)、Ｘ(2)が読み出されると共に、ＲＯＭ３２から順
にフィルタ係数ｈ(2)、ｈ(4)、ｈ(6)が読み出され、そ
れぞれが乗算器３３で乗算され、その乗算結果が順次ア
キュムレータ３４に供給される。アキュムレータ３４で
は、入力される乗算結果が累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1 Ａ3＝ｈ(4)・Ｘ(4)＋Ａ2 Ａ4＝ｈ(6)・Ｘ(2)＋Ａ3 なるデータが順に第１のレジスタ３６に格納される。最
終的に格納された、 Ａ4＝ｈ(0)・Ｘ(8)＋ｈ(2)・Ｘ(6)＋ｈ(4)・Ｘ(4)＋ｈ(6)・Ｘ(2) なるデータがアキュムレータ３４から出力され、第２の
レジスタ３７に格納される。
【００４１】同様に、ＲＡＭ３１から入力データＸ(7)
が読み出され、これに対応してＲＯＭ３２からフィルタ
係数ｈ(1)が読み出されると、乗算器３３でこれらが乗
算され、乗算結果がアキュムレータ３４に供給される。
このとき、アキュムレータ３４のデータはクリアされて
おり、入力データＸ(7)とフィルタ係数ｈ(1)との乗算値
が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から順に入力データＸ(5)、
Ｘ(3)、Ｘ(1)が読み出されると共に、ＲＯＭ３２から順
にフィルタ係数ｈ(3)、ｈ(5)、ｈ(7)が読み出され、そ
れぞれの乗算結果が順次アキュムレータ３４に供給され
る。従って、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1 Ｂ3＝ｈ(5)・Ｘ(3)＋Ｂ2 Ｂ4＝ｈ(7)・Ｘ(1)＋Ｂ3 なるデータが順に第１のレジスタ３６に格納される。最
終的に格納された、 Ｂ4＝ｈ(1)・Ｘ(7)＋ｈ(3)・Ｘ(5)＋ｈ(5)・Ｘ(3)＋ｈ(7)・Ｘ(1) なるデータがアキュムレータ３４から出力され、第３の
レジスタ３８に格納される。
が読み出され、これに対応してＲＯＭ３２からフィルタ
係数ｈ(1)が読み出されると、乗算器３３でこれらが乗
算され、乗算結果がアキュムレータ３４に供給される。
このとき、アキュムレータ３４のデータはクリアされて
おり、入力データＸ(7)とフィルタ係数ｈ(1)との乗算値
が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から順に入力データＸ(5)、
Ｘ(3)、Ｘ(1)が読み出されると共に、ＲＯＭ３２から順
にフィルタ係数ｈ(3)、ｈ(5)、ｈ(7)が読み出され、そ
れぞれの乗算結果が順次アキュムレータ３４に供給され
る。従って、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1 Ｂ3＝ｈ(5)・Ｘ(3)＋Ｂ2 Ｂ4＝ｈ(7)・Ｘ(1)＋Ｂ3 なるデータが順に第１のレジスタ３６に格納される。最
終的に格納された、 Ｂ4＝ｈ(1)・Ｘ(7)＋ｈ(3)・Ｘ(5)＋ｈ(5)・Ｘ(3)＋ｈ(7)・Ｘ(1) なるデータがアキュムレータ３４から出力され、第３の
レジスタ３８に格納される。
【００４２】そして、第２のレジスタ３７及び第３のレ
ジスタ３８からデータＡ4及びデータＢ4が加減算器３９
に入力され、データＡ4とデータＢ4とが加算された後、
データＡ4からデータＢ4が減算される。加減算器３９の
演算結果は、第４のレジスタ４０に格納され、加算結
果、即ち、 Ａ4＋Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) ＋ｈ(7)・Ｘ(1)＋ｈ(5)・Ｘ(3)＋ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) が出力データＹb(4)として出力され、同様に、減算結
果、即ち、 Ａ4−Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) −ｈ(7)・Ｘ(1)−ｈ(5)・Ｘ(3)−ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) が出力データＹa(4)として出力される。この結果、式(1
1)及び式(12)で表される演算処理が成されたことにな
る。
ジスタ３８からデータＡ4及びデータＢ4が加減算器３９
に入力され、データＡ4とデータＢ4とが加算された後、
データＡ4からデータＢ4が減算される。加減算器３９の
演算結果は、第４のレジスタ４０に格納され、加算結
果、即ち、 Ａ4＋Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) ＋ｈ(7)・Ｘ(1)＋ｈ(5)・Ｘ(3)＋ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) が出力データＹb(4)として出力され、同様に、減算結
果、即ち、 Ａ4−Ｂ4＝ｈ(6)・Ｘ(2)＋ｈ(4)・Ｘ(4)＋ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) −ｈ(7)・Ｘ(1)−ｈ(5)・Ｘ(3)−ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) が出力データＹa(4)として出力される。この結果、式(1
1)及び式(12)で表される演算処理が成されたことにな
る。
【００４３】ところで、ＲＡＭ３１及びＲＯＭ３２に与
えられるアドレスは、図３に示すような、アドレス生成
回路により生成される。プリセットカウンタ５１は、ア
キュムレータ３４の一連の動作周期に一致する第１のク
ロックＣＫ１によりカウントアップされ、アキュムレー
タ３４の累加算動作が完了する度にインクリメントされ
るプリセットデータＰＤを発生する。第１のループカウ
ンタ５２は、プリセットデータＰＤがプリセットされた
後、乗算器３３の動作周期に一致する第２のクロックＣ
Ｋ２によりカウントアップされ、乗算器３３の乗算動作
が完了する度にインクリメントされるアドレスデータＡ
Ｄ１を発生する。このアドレスデータＡＤ１は、ＲＡＭ
３１のアドレスを指定し、所定の入力データＸ(n)を読
み出す。第２のループカウンタ５３は、第１のクロック
ＣＫ１の周期に一致するリセットクロックＲＣによりリ
セットされた後、第２のクロックＣＫ２によりカウント
アップされ、乗算器３３の乗算動作が完了する度にイン
クリメントされるアドレスデータＡＤ２を発生する。こ
のアドレスデータＡＤ２は、ＲＯＭ３２のアドレスを指
定し、所定のフィルタ係数ｈ(n)を読み出す。これによ
り、ＲＡＭ３１に供給されるアドレスデータＡＤ１は、
アキュムレータ３４が累加算動作を完了する度毎に１つ
ずつずれるのに対し、ＲＯＭ３２に供給されるアドレス
データＡＤ２は、アキュムレータ３４が累加算動作する
度毎に同じアドレスを繰り返すことになる。従って、Ｒ
ＯＭ３２からは同じフィルタ係数ｈ(n)が繰り返し読み
出され、ＲＡＭ３１からは１データずつ順にずれた入力
データＸ(n)が読み出される。
えられるアドレスは、図３に示すような、アドレス生成
回路により生成される。プリセットカウンタ５１は、ア
キュムレータ３４の一連の動作周期に一致する第１のク
ロックＣＫ１によりカウントアップされ、アキュムレー
タ３４の累加算動作が完了する度にインクリメントされ
るプリセットデータＰＤを発生する。第１のループカウ
ンタ５２は、プリセットデータＰＤがプリセットされた
後、乗算器３３の動作周期に一致する第２のクロックＣ
Ｋ２によりカウントアップされ、乗算器３３の乗算動作
が完了する度にインクリメントされるアドレスデータＡ
Ｄ１を発生する。このアドレスデータＡＤ１は、ＲＡＭ
３１のアドレスを指定し、所定の入力データＸ(n)を読
み出す。第２のループカウンタ５３は、第１のクロック
ＣＫ１の周期に一致するリセットクロックＲＣによりリ
セットされた後、第２のクロックＣＫ２によりカウント
アップされ、乗算器３３の乗算動作が完了する度にイン
クリメントされるアドレスデータＡＤ２を発生する。こ
のアドレスデータＡＤ２は、ＲＯＭ３２のアドレスを指
定し、所定のフィルタ係数ｈ(n)を読み出す。これによ
り、ＲＡＭ３１に供給されるアドレスデータＡＤ１は、
アキュムレータ３４が累加算動作を完了する度毎に１つ
ずつずれるのに対し、ＲＯＭ３２に供給されるアドレス
データＡＤ２は、アキュムレータ３４が累加算動作する
度毎に同じアドレスを繰り返すことになる。従って、Ｒ
ＯＭ３２からは同じフィルタ係数ｈ(n)が繰り返し読み
出され、ＲＡＭ３１からは１データずつ順にずれた入力
データＸ(n)が読み出される。
【００４４】以上のように、ＱＭＦを用いた分離フィル
タにおいては、乗算器３３によって入力データＸ(n)と
フィルタ係数ｈ(n)との乗算処理が繰り返され、その乗
算結果がアキュムレータ３４により累加算される。これ
により、上述の式(11)及び式(12)に従う演算が実行さ
れ、入力データＸ(n)に対して２つの出力データＹ
a(n)、Ｙb(n)が得られる。従って、タップ数Ｎを大きく
する場合でも回路規模を大きくする必要はない。
タにおいては、乗算器３３によって入力データＸ(n)と
フィルタ係数ｈ(n)との乗算処理が繰り返され、その乗
算結果がアキュムレータ３４により累加算される。これ
により、上述の式(11)及び式(12)に従う演算が実行さ
れ、入力データＸ(n)に対して２つの出力データＹ
a(n)、Ｙb(n)が得られる。従って、タップ数Ｎを大きく
する場合でも回路規模を大きくする必要はない。
【００４５】続いて、分離フィルタの多重化について説
明する。１つの入力データＸ(n)を３つの成分に分離
し、３つの出力データＹa(n)、Ｙb(n)、Ｙc(n)を得る場
合には、２つの分離フィルタを用いて２度の分離処理を
施すように構成される。例えば、図３に示すように、入
力データＸ(n)を受けるＱＭＦ１の２つの出力データＹc
(n)、Ｚ(n)の一方をＱＭＦ２の入力データとすることに
より、最終的に３つの出力データＹa(n)、Ｙb(n)、Ｙ
c(n)を得るようにしている。
明する。１つの入力データＸ(n)を３つの成分に分離
し、３つの出力データＹa(n)、Ｙb(n)、Ｙc(n)を得る場
合には、２つの分離フィルタを用いて２度の分離処理を
施すように構成される。例えば、図３に示すように、入
力データＸ(n)を受けるＱＭＦ１の２つの出力データＹc
(n)、Ｚ(n)の一方をＱＭＦ２の入力データとすることに
より、最終的に３つの出力データＹa(n)、Ｙb(n)、Ｙ
c(n)を得るようにしている。
【００４６】このような多重化された分離フィルタにお
いては、式(9)及び式(10)に従い、入力データＸ(n)に対
して、まず、
いては、式(9)及び式(10)に従い、入力データＸ(n)に対
して、まず、
【００４７】
【数１３】
【００４８】なる演算処理が施され、さらに、出力デー
タＺ(n)に対して、
タＺ(n)に対して、
【００４９】
【数１４】
【００５０】なる演算処理が施されることになる。図１
に示す分離フィルタの場合、図５に示すように、１つの
セレクタ４１を追加することにより、分離フィルタを多
重化した場合と同一の演算処理が可能になる。即ち、Ｒ
ＡＭ３１の入力側にセレクタ４１を設け、入力データＸ
(n)と加減算器３９から出力される出力データＺ(n)とを
切り換えてＲＡＭ３１に記憶させることにより、出力デ
ータＺ(n)を再度入力データとして取り扱うようにして
いる。従って、入力データＸ(n)に対する１回目の演算
処理により２つの出力データＹc(n)、Ｚ(n)が得られ、
このうちの出力データＺ(n)に対する２回目の演算処理
によりさらに２つの出力データＹa(n)、Ｙb(n)が得られ
る。
に示す分離フィルタの場合、図５に示すように、１つの
セレクタ４１を追加することにより、分離フィルタを多
重化した場合と同一の演算処理が可能になる。即ち、Ｒ
ＡＭ３１の入力側にセレクタ４１を設け、入力データＸ
(n)と加減算器３９から出力される出力データＺ(n)とを
切り換えてＲＡＭ３１に記憶させることにより、出力デ
ータＺ(n)を再度入力データとして取り扱うようにして
いる。従って、入力データＸ(n)に対する１回目の演算
処理により２つの出力データＹc(n)、Ｚ(n)が得られ、
このうちの出力データＺ(n)に対する２回目の演算処理
によりさらに２つの出力データＹa(n)、Ｙb(n)が得られ
る。
【００５１】以上の分離フィルタについて、タップ数Ｎ
＝２としたときの動作を図６のタイミングチャートに従
って説明する。まず、タップ数Ｎ＝２として上述の式(1
3)及び式(14)を計算すると、
＝２としたときの動作を図６のタイミングチャートに従
って説明する。まず、タップ数Ｎ＝２として上述の式(1
3)及び式(14)を計算すると、
【００５２】
【数１５】
【００５３】となる。ここで、ｍ＝２ｎ（ｍが偶数の場
合）またはｍ＝２ｎ−１（ｍが奇数の場合）である。ま
た、上述の式(15)及び式(16)を計算すると、
合）またはｍ＝２ｎ−１（ｍが奇数の場合）である。ま
た、上述の式(15)及び式(16)を計算すると、
【００５４】
【数１６】
【００５５】となる。図６において、入力データＸ(0)
〜Ｘ(7)及び出力データＺ(1)〜Ｚ(3)のＲＡＭ３１への
書き込みに関しては省略してあるが、入力データＸ
(8)、Ｘ(9)及び出力データＺ(4)と同様に入力されてＲ
ＡＭ３１に記憶されている。ｍ＝４では、まず、ＲＡＭ
３１から入力データＸ(8)が読み出され、同時にＲＯＭ
３２からフィルタ係数ｈ(0)が読み出されると、乗算器
３３でこれらが乗算され、乗算結果がアキュムレータ３
４に供給される。アキュムレータ３４のデータはこのと
きクリアされており、入力データＸ(8)とフィルタ係数
ｈ(0)との乗算結果が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から入力データＸ(6)が読み
出されると共に、ＲＯＭ３２からフィルタ係数ｈ(2)が
読み出され、それぞれが乗算器３３で乗算され、その乗
算結果がアキュムレータ３４に供給される。アキュムレ
ータ３４では、入力される乗算結果が累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。
〜Ｘ(7)及び出力データＺ(1)〜Ｚ(3)のＲＡＭ３１への
書き込みに関しては省略してあるが、入力データＸ
(8)、Ｘ(9)及び出力データＺ(4)と同様に入力されてＲ
ＡＭ３１に記憶されている。ｍ＝４では、まず、ＲＡＭ
３１から入力データＸ(8)が読み出され、同時にＲＯＭ
３２からフィルタ係数ｈ(0)が読み出されると、乗算器
３３でこれらが乗算され、乗算結果がアキュムレータ３
４に供給される。アキュムレータ３４のデータはこのと
きクリアされており、入力データＸ(8)とフィルタ係数
ｈ(0)との乗算結果が、 Ａ1＝ｈ(0)・Ｘ(8) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から入力データＸ(6)が読み
出されると共に、ＲＯＭ３２からフィルタ係数ｈ(2)が
読み出され、それぞれが乗算器３３で乗算され、その乗
算結果がアキュムレータ３４に供給される。アキュムレ
ータ３４では、入力される乗算結果が累加算され、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。
【００５６】同様に、ＲＡＭ３１から入力データＸ(7)
が読み出され、これに対応してＲＯＭ３２からフィルタ
係数ｈ(1)が読み出されると、乗算器３３でこれらが乗
算され、乗算結果がアキュムレータ３４に供給される。
このとき、アキュムレータ３４のデータはクリアされて
おり、入力データＸ(7)とフィルタ係数ｈ(1)との乗算結
果が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとして第１のレジスタ３６に格納される。続
いて、ＲＡＭ３１から入力データＸ(5)が読み出される
と共に、ＲＯＭ３２からフィルタ係数ｈ(3)が読み出さ
れ、それぞれの乗算結果が順次アキュムレータ３４に供
給される。従って、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1＝ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
が読み出され、これに対応してＲＯＭ３２からフィルタ
係数ｈ(1)が読み出されると、乗算器３３でこれらが乗
算され、乗算結果がアキュムレータ３４に供給される。
このとき、アキュムレータ３４のデータはクリアされて
おり、入力データＸ(7)とフィルタ係数ｈ(1)との乗算結
果が、 Ｂ1＝ｈ(1)・Ｘ(7) なるデータとして第１のレジスタ３６に格納される。続
いて、ＲＡＭ３１から入力データＸ(5)が読み出される
と共に、ＲＯＭ３２からフィルタ係数ｈ(3)が読み出さ
れ、それぞれの乗算結果が順次アキュムレータ３４に供
給される。従って、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1＝ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
【００５７】そして、第２のレジスタ３７及び第３のレ
ジスタ３８からデータＡ2及びデータＢ2が加減算器３９
に入力され、データＡ2とデータＢ2とが加算された後、
データＡ2からデータＢ2が減算される。加減算器３９の
加算結果、即ち、 Ａ2＋Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)＋ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータは、第４のレジスタ４０に格納され、出力デ
ータＹc(4)として出力される。また、加減算器３９の減
算結果、即ち、 Ａ2−Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)−ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) なるデータは、新たな入力データＺ(4)としてセレクタ
４１からＲＡＭ３１に記憶される。この結果、式(17)及
び式(18)で表される演算処理が成されたことになる。
ジスタ３８からデータＡ2及びデータＢ2が加減算器３９
に入力され、データＡ2とデータＢ2とが加算された後、
データＡ2からデータＢ2が減算される。加減算器３９の
加算結果、即ち、 Ａ2＋Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)＋ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータは、第４のレジスタ４０に格納され、出力デ
ータＹc(4)として出力される。また、加減算器３９の減
算結果、即ち、 Ａ2−Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)−ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) なるデータは、新たな入力データＺ(4)としてセレクタ
４１からＲＡＭ３１に記憶される。この結果、式(17)及
び式(18)で表される演算処理が成されたことになる。
【００５８】ｍ＝４ではｎ＝２であり、ＲＡＭ３１から
入力データＺ(4)が読み出され、同時にＲＯＭ３２から
フィルタ係数ｈ(0)が読み出されると、乗算器３３で互
い乗算され、乗算結果がアキュムレータ３４に供給され
る。アキュムレータ３４はデータがクリアされており、
入力データＺ(4)とフィルタ係数ｈ(0)との乗算値が、 Ｃ1＝ｈ(0)・Ｚ(4) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から入力データＺ(2)が読み
出されると共に、ＲＯＭ３２からフィルタ係数ｈ(2)が
読み出され、それぞれが乗算器３３で乗算され、その乗
算結果がアキュムレータ３４に供給される。アキュムレ
ータ３４では、入力される乗算結果が累加算され、 Ｃ2＝ｈ(2)・Ｚ(2)＋Ｃ1＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｘ(4) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。
入力データＺ(4)が読み出され、同時にＲＯＭ３２から
フィルタ係数ｈ(0)が読み出されると、乗算器３３で互
い乗算され、乗算結果がアキュムレータ３４に供給され
る。アキュムレータ３４はデータがクリアされており、
入力データＺ(4)とフィルタ係数ｈ(0)との乗算値が、 Ｃ1＝ｈ(0)・Ｚ(4) なるデータとしてそのまま第１のレジスタ３６に格納さ
れる。続いて、ＲＡＭ３１から入力データＺ(2)が読み
出されると共に、ＲＯＭ３２からフィルタ係数ｈ(2)が
読み出され、それぞれが乗算器３３で乗算され、その乗
算結果がアキュムレータ３４に供給される。アキュムレ
ータ３４では、入力される乗算結果が累加算され、 Ｃ2＝ｈ(2)・Ｚ(2)＋Ｃ1＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｘ(4) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。
【００５９】同様に、ＲＡＭ３１から入力データＺ(3)
が読み出され、これに対応してＲＯＭ３２からフィルタ
係数ｈ(1)が読み出されると、乗算器３３で互いに乗算
され、乗算結果がアキュムレータ３４に供給される。こ
のとき、アキュムレータ３４はデータがクリアされてお
り、入力データＺ(3)とフィルタ係数ｈ(1)との乗算値
が、 Ｄ1＝ｈ(1)・Ｚ(3) なるデータとして第１のレジスタ３６に格納される。続
いて、ＲＡＭ３１から入力データＺ(1)が読み出される
と共に、ＲＯＭ３２からフィルタ係数ｈ(3)が読み出さ
れ、それぞれの乗算結果が順次アキュムレータ３４に供
給される。従って、 Ｄ2＝ｈ(3)・Ｚ(1)＋Ｄ1＝ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
が読み出され、これに対応してＲＯＭ３２からフィルタ
係数ｈ(1)が読み出されると、乗算器３３で互いに乗算
され、乗算結果がアキュムレータ３４に供給される。こ
のとき、アキュムレータ３４はデータがクリアされてお
り、入力データＺ(3)とフィルタ係数ｈ(1)との乗算値
が、 Ｄ1＝ｈ(1)・Ｚ(3) なるデータとして第１のレジスタ３６に格納される。続
いて、ＲＡＭ３１から入力データＺ(1)が読み出される
と共に、ＲＯＭ３２からフィルタ係数ｈ(3)が読み出さ
れ、それぞれの乗算結果が順次アキュムレータ３４に供
給される。従って、 Ｄ2＝ｈ(3)・Ｚ(1)＋Ｄ1＝ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
【００６０】そして、第２のレジスタ３７及び第３のレ
ジスタ３８からデータＣ2及びデータＤ2が加減算器３９
に入力され、データＣ2とデータＤ2とが加算された後、
データＣ2からデータＤ2が減算される。加減算器３９の
演算結果は第４のレジスタ４０に格納され、加算結果、
即ち、 Ｃ2＋Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)＋ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) が出力データＹb(2)として出力され、同様に、減算結
果、即ち、 Ｃ2−Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)−ｈ(3)・Ｚ(1)−ｈ(1)・Ｚ(3) が出力データＹa(2)として出力される。この結果、式(1
9)及び式(20)で表される演算処理が成されたことにな
る。
ジスタ３８からデータＣ2及びデータＤ2が加減算器３９
に入力され、データＣ2とデータＤ2とが加算された後、
データＣ2からデータＤ2が減算される。加減算器３９の
演算結果は第４のレジスタ４０に格納され、加算結果、
即ち、 Ｃ2＋Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)＋ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) が出力データＹb(2)として出力され、同様に、減算結
果、即ち、 Ｃ2−Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)−ｈ(3)・Ｚ(1)−ｈ(1)・Ｚ(3) が出力データＹa(2)として出力される。この結果、式(1
9)及び式(20)で表される演算処理が成されたことにな
る。
【００６１】なお、入力データＺ(n)に対して乗算され
るフィルタ係数ｈ(n)については、入力データＸ(n)に乗
算されるフィルタ係数ｈ(1)と異なるものであってもよ
い。以上のようにして多重化された分離フィルタにおい
ては、図１に示す分離フィルタと比較してセレクタ４１
のみが付加されており、多重化に起因する回路規模の増
大は極めて少ない。
るフィルタ係数ｈ(n)については、入力データＸ(n)に乗
算されるフィルタ係数ｈ(1)と異なるものであってもよ
い。以上のようにして多重化された分離フィルタにおい
ては、図１に示す分離フィルタと比較してセレクタ４１
のみが付加されており、多重化に起因する回路規模の増
大は極めて少ない。
【００６２】ところで、多重化された分離フィルタにお
いては、複数の出力データＹa(n)、Ｙb(n)、Ｙc(n)の出
力タイミングが一致しないといった問題が生じる。即
ち、２度の演算処理により得られる出力データＹa(n)、
Ｙb(n)と、１度の演算処理により得られる出力データＹ
c(n)との出力タイミングがずれることになる。このよう
な出力タイミングのずれを補償するため、図７に示すよ
うに、出力データＹc(n)を遅延することにより、各出力
データＹa(n)、Ｙb(n)、Ｙc(n)の出力タイミングの一致
が図られる。
いては、複数の出力データＹa(n)、Ｙb(n)、Ｙc(n)の出
力タイミングが一致しないといった問題が生じる。即
ち、２度の演算処理により得られる出力データＹa(n)、
Ｙb(n)と、１度の演算処理により得られる出力データＹ
c(n)との出力タイミングがずれることになる。このよう
な出力タイミングのずれを補償するため、図７に示すよ
うに、出力データＹc(n)を遅延することにより、各出力
データＹa(n)、Ｙb(n)、Ｙc(n)の出力タイミングの一致
が図られる。
【００６３】図５に示した分離フィルタにおいては、第
１のセレクタ４１に加えて、第２のセレクタ４２を設け
ることにより、出力データＹc(n)に対する遅延処理が可
能になる。即ち、ＲＡＭ３１入力側に入力データＸ(n)
と加減算器３９から出力されるデータとを切り換える第
１のセレクタ４１が設けられると共に、第４のレジスタ
４０の入力側にＲＡＭ３１から読み出されるデータと加
減算器３９から出力されるデータとを切り換える第２の
セレクタ４２が設けられる。これにより、加減算器３９
から出力される出力データＹc(n)を一旦ＲＡＭ３１に記
憶し、所定のタイミングでＲＡＭ３１から読み出して第
２のセレクタ４２から第４のレジスタ４０に取り込むよ
うにすることができる。従って、ＲＡＭ３１が遅延回路
として機能し、２度の演算処理により得られる出力デー
タＹa(n)、Ｙb(n)に対して、１度の演算処理により得ら
れる出力データＹc(n)が同じタイミングで出力されるよ
うになる。
１のセレクタ４１に加えて、第２のセレクタ４２を設け
ることにより、出力データＹc(n)に対する遅延処理が可
能になる。即ち、ＲＡＭ３１入力側に入力データＸ(n)
と加減算器３９から出力されるデータとを切り換える第
１のセレクタ４１が設けられると共に、第４のレジスタ
４０の入力側にＲＡＭ３１から読み出されるデータと加
減算器３９から出力されるデータとを切り換える第２の
セレクタ４２が設けられる。これにより、加減算器３９
から出力される出力データＹc(n)を一旦ＲＡＭ３１に記
憶し、所定のタイミングでＲＡＭ３１から読み出して第
２のセレクタ４２から第４のレジスタ４０に取り込むよ
うにすることができる。従って、ＲＡＭ３１が遅延回路
として機能し、２度の演算処理により得られる出力デー
タＹa(n)、Ｙb(n)に対して、１度の演算処理により得ら
れる出力データＹc(n)が同じタイミングで出力されるよ
うになる。
【００６４】以上の分離フィルタについて、タップ数Ｎ
＝２としたときの動作を図９のタイミングチャートに従
って説明する。図９において、入力データＸ(0)〜Ｘ(7)
及び出力データＺ(1)〜Ｚ(3)の入力に関して省略してあ
るが、入力データＸ(8)、Ｘ(9)と同様に入力されてＲＡ
Ｍ３１に記憶されている。なお、ここで実行される演算
処理自体は、図６に示される演算処理と同一のもので、
それぞれ上述の式(19)及び式(20)に従う。
＝２としたときの動作を図９のタイミングチャートに従
って説明する。図９において、入力データＸ(0)〜Ｘ(7)
及び出力データＺ(1)〜Ｚ(3)の入力に関して省略してあ
るが、入力データＸ(8)、Ｘ(9)と同様に入力されてＲＡ
Ｍ３１に記憶されている。なお、ここで実行される演算
処理自体は、図６に示される演算処理と同一のもので、
それぞれ上述の式(19)及び式(20)に従う。
【００６５】ｍ＝４では、ＲＡＭ３１から入力データＸ
(8)、Ｘ(6)が順に読み出され、同時にＲＯＭ３２からフ
ィルタ係数ｈ(0)、ｈ(2)が読み出されると、それぞれが
乗算器３３で乗算され、乗算結果がアキュムレータ３４
に供給される。アキュムレータ３４では乗算器３３の乗
算結果が累加算され、最終的に、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。同様に、ＲＡＭ３１から入力データＸ(7)、Ｘ(5)
が順に読み出され、これに対応してＲＯＭ３２からフィ
ルタ係数ｈ(1)、ｈ(3)が読み出されると、乗算器３３で
これらが乗算され、乗算結果がアキュムレータ３４に供
給される。リセットされたアキュムレータ３４では乗算
器３３の乗算結果が累加算され、最終的に、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1＝ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
(8)、Ｘ(6)が順に読み出され、同時にＲＯＭ３２からフ
ィルタ係数ｈ(0)、ｈ(2)が読み出されると、それぞれが
乗算器３３で乗算され、乗算結果がアキュムレータ３４
に供給される。アキュムレータ３４では乗算器３３の乗
算結果が累加算され、最終的に、 Ａ2＝ｈ(2)・Ｘ(6)＋Ａ1＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。同様に、ＲＡＭ３１から入力データＸ(7)、Ｘ(5)
が順に読み出され、これに対応してＲＯＭ３２からフィ
ルタ係数ｈ(1)、ｈ(3)が読み出されると、乗算器３３で
これらが乗算され、乗算結果がアキュムレータ３４に供
給される。リセットされたアキュムレータ３４では乗算
器３３の乗算結果が累加算され、最終的に、 Ｂ2＝ｈ(3)・Ｘ(5)＋Ｂ1＝ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
【００６６】この後、ＲＡＭ３１からは過去に記憶され
た出力データＹc(2)が読み出されて、第２のセレクタ４
２を通して第４のレジスタ４０に格納される。そして、
第２のレジスタ３７及び第３のレジスタ３８からデータ
Ａ2及びデータＢ2が加減算器３９に入力され、データＡ
2とデータＢ2とが加算された後、データＡ2からデータ
Ｂ2が減算される。加減算器３９の加算結果、即ち、 Ａ2＋Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)＋ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータは、出力データＹc(4)として、第１のセレク
タ４１からＲＡＭ３１に一旦記憶される。ここで記憶さ
れた出力データＹc(4)は、所定の期間の後に読み出さ
れ、第２のセレクタ４２を通して第４のレジスタ４０に
格納される。また、加減算器３９の減算結果、即ち、 Ａ2−Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)−ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) なるデータについても、新たな入力データＺ(4)として
セレクタ４１からＲＡＭ３１に記憶される。
た出力データＹc(2)が読み出されて、第２のセレクタ４
２を通して第４のレジスタ４０に格納される。そして、
第２のレジスタ３７及び第３のレジスタ３８からデータ
Ａ2及びデータＢ2が加減算器３９に入力され、データＡ
2とデータＢ2とが加算された後、データＡ2からデータ
Ｂ2が減算される。加減算器３９の加算結果、即ち、 Ａ2＋Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)＋ｈ(3)・Ｘ(5)＋ｈ(1)・Ｘ(7) なるデータは、出力データＹc(4)として、第１のセレク
タ４１からＲＡＭ３１に一旦記憶される。ここで記憶さ
れた出力データＹc(4)は、所定の期間の後に読み出さ
れ、第２のセレクタ４２を通して第４のレジスタ４０に
格納される。また、加減算器３９の減算結果、即ち、 Ａ2−Ｂ2＝ｈ(2)・Ｘ(6)＋ｈ(0)・Ｘ(8)−ｈ(3)・Ｘ(5)−ｈ(1)・Ｘ(7) なるデータについても、新たな入力データＺ(4)として
セレクタ４１からＲＡＭ３１に記憶される。
【００６７】さらに、ＲＡＭ３１から入力データＺ
(4)、Ｚ(2)が順に読み出され、同時にＲＯＭ３２からフ
ィルタ係数ｈ(0)、ｈ(2)順に読み出されると、乗算器３
３で互い乗算され、乗算結果がアキュムレータ３４に供
給される。アキュムレータ３４では、乗算器３３の乗算
結果が累加算され、 Ｃ2＝ｈ(2)・Ｚ(2)＋Ｃ1＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｘ(4) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。同様に、ＲＡＭ３１から入力データＺ(3)、Ｚ(1)
が順に読み出され、これに対応してＲＯＭ３２からフィ
ルタ係数ｈ(1)、ｈ(3)が読み出されると、乗算器３３で
互いに乗算され、乗算結果がアキュムレータ３４に供給
される。このとき、アキュムレータ３４はデータがクリ
アされており、乗算器３３の乗算結果が累加算されて、 Ｄ2＝ｈ(3)・Ｚ(1)＋Ｄ1＝ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
(4)、Ｚ(2)が順に読み出され、同時にＲＯＭ３２からフ
ィルタ係数ｈ(0)、ｈ(2)順に読み出されると、乗算器３
３で互い乗算され、乗算結果がアキュムレータ３４に供
給される。アキュムレータ３４では、乗算器３３の乗算
結果が累加算され、 Ｃ2＝ｈ(2)・Ｚ(2)＋Ｃ1＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｘ(4) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第２のレジスタ３７に格納さ
れる。同様に、ＲＡＭ３１から入力データＺ(3)、Ｚ(1)
が順に読み出され、これに対応してＲＯＭ３２からフィ
ルタ係数ｈ(1)、ｈ(3)が読み出されると、乗算器３３で
互いに乗算され、乗算結果がアキュムレータ３４に供給
される。このとき、アキュムレータ３４はデータがクリ
アされており、乗算器３３の乗算結果が累加算されて、 Ｄ2＝ｈ(3)・Ｚ(1)＋Ｄ1＝ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) なるデータが第１のレジスタ３６に格納され、アキュム
レータ３４から出力されて第３のレジスタ３８に格納さ
れる。
【００６８】そして、第２のレジスタ３７及び第３のレ
ジスタ３８からデータＣ2及びデータＤ2が加減算器３９
に入力され、データＣ2とデータＤ2とが加算された後、
データＣ2からデータＤ2が減算される。加減算器３９の
演算結果は第４のレジスタ４０に格納され、加算結果、
即ち、 Ｃ2＋Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)＋ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) が出力データＹb(2)として出力され、同様に、減算結
果、即ち、 Ｃ2−Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)−ｈ(3)・Ｚ(1)−ｈ(1)・Ｚ(3) が出力データＹa(2)として出力される。ここで、第４の
レジスタ４０には、過去の演算処理によって得られた出
力データＹc(4)が先に格納されており、出力データＹ
a(2)、Ｙb(2)と共に出力されることになる。
ジスタ３８からデータＣ2及びデータＤ2が加減算器３９
に入力され、データＣ2とデータＤ2とが加算された後、
データＣ2からデータＤ2が減算される。加減算器３９の
演算結果は第４のレジスタ４０に格納され、加算結果、
即ち、 Ｃ2＋Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)＋ｈ(3)・Ｚ(1)＋ｈ(1)・Ｚ(3) が出力データＹb(2)として出力され、同様に、減算結
果、即ち、 Ｃ2−Ｄ2＝ｈ(2)・Ｚ(2)＋ｈ(0)・Ｚ(4)−ｈ(3)・Ｚ(1)−ｈ(1)・Ｚ(3) が出力データＹa(2)として出力される。ここで、第４の
レジスタ４０には、過去の演算処理によって得られた出
力データＹc(4)が先に格納されており、出力データＹ
a(2)、Ｙb(2)と共に出力されることになる。
【００６９】以上のようにして遅延機能が付加され、且
つ、多重化された分離フィルタにおいては、図１に示す
分離フィルタと比較して２つのセレクタ４１、４２のみ
が付加されており、回路規模の増大は極めて少ない。な
お、以上の実施例においては、１つの入力データＸ(n)
から２つあるいは３つの出力データＹa(n)、Ｙb(n)、Ｙ
c(n)を得る場合を例示したが、さらに加減算器３９から
出力されるデータを繰り返しＲＡＭ３１に記憶させ、フ
ィルタ係数ｈ(n)の乗算処理を施すことにより、入力デ
ータＸ(n)を４つ以上の成分に分離することも可能であ
る。
つ、多重化された分離フィルタにおいては、図１に示す
分離フィルタと比較して２つのセレクタ４１、４２のみ
が付加されており、回路規模の増大は極めて少ない。な
お、以上の実施例においては、１つの入力データＸ(n)
から２つあるいは３つの出力データＹa(n)、Ｙb(n)、Ｙ
c(n)を得る場合を例示したが、さらに加減算器３９から
出力されるデータを繰り返しＲＡＭ３１に記憶させ、フ
ィルタ係数ｈ(n)の乗算処理を施すことにより、入力デ
ータＸ(n)を４つ以上の成分に分離することも可能であ
る。
【００７０】
【発明の効果】本発明によれば、タップ数が大きくなっ
た場合でも回路規模を増大させることなく演算処理を行
わせることができる。また、フィルタを多重化し、１つ
の入力データから３つ以上の出力データを得る場合で
も、セレクタを追加することで対応することができた
め、回路規模の増大を防止することができる。
た場合でも回路規模を増大させることなく演算処理を行
わせることができる。また、フィルタを多重化し、１つ
の入力データから３つ以上の出力データを得る場合で
も、セレクタを追加することで対応することができた
め、回路規模の増大を防止することができる。
【図１】本発明のデジタルフィルタの第１の実施例を示
すブロック図である。
すブロック図である。
【図２】第１の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図３】アドレス生成回路の構成を示すブロック図であ
る。
る。
【図４】ＱＭＦを多重化する構成を示すブロック図であ
る。
る。
【図５】本発明のデジタルフィルタの第２の実施例を示
すブロック図である。
すブロック図である。
【図６】第２の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図７】ＱＭＦを多重化し、遅延回路を付加する構成を
示すブロック図である。
示すブロック図である。
【図８】本発明のデジタルフィルタの第３の実施例を示
すブロック図である。
すブロック図である。
【図９】第３の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図１０】ＦＩＲ型デジタルフィルタの構成図である。
【図１１】従来のデジタルフィルタを示すブロック図で
ある。
ある。
【図１２】ＱＭＦを用いた分離フィルタの構成図であ
る。
る。
１、２１ 遅延素子 ２、２２、２４ 乗算器 ３、２３、２５ 総和加算器 ２６ 減算器 ２７ 加算器 １１、３１ ＲＡＭ １２、３２ ＲＯＭ １３、３３ 乗算器 １４、３４ アキュムレータ １５、３５ 加算器 １６、３６ 第１のレジスタ １７、３７ 第２のレジスタ ３８ 第３のレジスタ ３９ 加減算器 ４０ 第４のレジスタ ４１ 第１のセレクタ ４２ 第２のセレクタ ５１ プリセットカウンタ ５２、５３ ループカウンタ
Claims (3)
- 【請求項１】 入力時系列データを記憶するメモリと、
このメモリから読み出した入力時系列データに所定のフ
ィルタ係数を乗算する乗算器と、この乗算器の乗算結果
を順次累加算するアキュムレータと、このアキュムレー
タの累加算結果を交互に取り込む一対のレジスタと、こ
れら一対のレジスタから取り出される２つの累加算結果
を加算または減算し、その演算値を入力時系列データの
分離データとなる２つの出力時系列データとして出力す
る加減算器と、を備えたことを特徴とするデジタルフィ
ルタ。 - 【請求項２】 入力時系列データを記憶するメモリと、
このメモリから読み出した入力時系列データに所定のフ
ィルタ係数を乗算する乗算器と、この乗算器の乗算結果
を順次累加算するアキュムレータと、このアキュムレー
タの累加算結果を交互に取り込む一対のレジスタと、こ
れら一対のレジスタから取り出される２つの累加算結果
を加算または減算し、その演算値を入力時系列データの
分離データとなる２つの出力時系列データとして出力す
る加減算器と、この加減算器から出力される出力時系列
データを入力時系列データに置き換えて上記メモリに入
力するセレクタと、を備えたことを特徴とするデジタル
フィルタ。 - 【請求項３】 入力時系列データを記憶するメモリと、
このメモリから読み出した入力時系列データに所定のフ
ィルタ係数を乗算する乗算器と、この乗算器の乗算結果
を順次累加算するアキュムレータと、このアキュムレー
タの累加算結果を交互に取り込む一対のレジスタと、こ
れら一対のレジスタから取り出される２つの累加算結果
を加算または減算し、その演算値を入力時系列データの
分離データとなる２つの出力時系列データとして出力す
る加減算器と、この加減算器から出力される出力時系列
データを入力時系列データに置き換えて上記メモリに入
力する第１のセレクタと、この第１のセレクタから上記
メモリに入力され、所定期間が経過した後に読み出され
る時系列出力データを上記加減算器から出力される時系
列出力データに置き換えて出力する第２のセレクタと、
を備えたことを特徴とするデジタルフィルタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27869793A JP3177358B2 (ja) | 1993-11-08 | 1993-11-08 | デジタルフィルタ |
| KR1019940000940A KR100295257B1 (ko) | 1993-01-20 | 1994-01-19 | 디지탈필터 |
| US08/183,601 US5438532A (en) | 1993-01-20 | 1994-01-21 | Digital filter for use in synthesizing filter or a separation filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27869793A JP3177358B2 (ja) | 1993-11-08 | 1993-11-08 | デジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131295A true JPH07131295A (ja) | 1995-05-19 |
| JP3177358B2 JP3177358B2 (ja) | 2001-06-18 |
Family
ID=17600928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27869793A Expired - Fee Related JP3177358B2 (ja) | 1993-01-20 | 1993-11-08 | デジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3177358B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6279021B1 (en) | 1998-01-30 | 2001-08-21 | Sanyo Electric Co. Ltd. | Digital filters |
| US6363406B1 (en) | 1998-01-30 | 2002-03-26 | Sanyo Electric Co., Ltd. | Audio data compression/expansion apparatus and digital filter |
| US6405229B1 (en) | 1998-01-29 | 2002-06-11 | Sanyo Electric Co., Ltd. | Digital filters |
-
1993
- 1993-11-08 JP JP27869793A patent/JP3177358B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6405229B1 (en) | 1998-01-29 | 2002-06-11 | Sanyo Electric Co., Ltd. | Digital filters |
| US6279021B1 (en) | 1998-01-30 | 2001-08-21 | Sanyo Electric Co. Ltd. | Digital filters |
| US6363406B1 (en) | 1998-01-30 | 2002-03-26 | Sanyo Electric Co., Ltd. | Audio data compression/expansion apparatus and digital filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3177358B2 (ja) | 2001-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3291461B2 (ja) | デジタルフィルタ | |
| US6405229B1 (en) | Digital filters | |
| JP3636361B2 (ja) | 高精度及び高効率を有するディジタルフィルタ | |
| GB2184312A (en) | Linear phase filter | |
| KR100295257B1 (ko) | 디지탈필터 | |
| JP2002158561A (ja) | Ｆｉｒフィルタ及びそのデータ処理方法 | |
| JP3177358B2 (ja) | デジタルフィルタ | |
| WO2008018197A1 (fr) | Filtre numérique, son dispositif de synthèse, programme de synthèse, et support d'enregistrement de programme de synthèse | |
| JPH0834407B2 (ja) | 入力加重形トランスバーサルフィルタ | |
| JP2004525463A (ja) | ピラミッド・フィルタ | |
| JP3197648B2 (ja) | ディジタルフィルタ | |
| JP3296772B2 (ja) | デジタルフィルタ | |
| JPH11220358A (ja) | デジタルフィルタ | |
| JP2513218B2 (ja) | Ｆｉｒデイジタルフイルタ | |
| JPH11220357A (ja) | デジタルフィルタ | |
| JPH06216715A (ja) | ディジタルフィルタ | |
| JP3141523B2 (ja) | 有限インパルス応答フィルタ装置 | |
| JP2002117017A (ja) | 再帰型離散フーリエ変換装置 | |
| JP2004128858A (ja) | Ｆｉｒデジタルフィルタ | |
| JP3555551B2 (ja) | マルチパイロットトーン検出方法および整合フィルタ | |
| JP4267293B2 (ja) | フィルタ処理装置 | |
| JPH03211910A (ja) | ディジタルフィルタ | |
| JPH05283979A (ja) | Ｆｉｒ型フィルタ | |
| JP2001308946A (ja) | マルチパイロットトーン検出方法および整合フィルタ | |
| JP2001024480A (ja) | 信号処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |