KR0133403B1

KR0133403B1 - 대칭계수를 갖는 일차원 유한충격응답(fir) 필터

Info

Publication number: KR0133403B1
Application number: KR1019940038215A
Authority: KR
Inventors: 김영준
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1994-12-28
Filing date: 1994-12-28
Publication date: 1998-04-23
Also published as: KR960027273A

Abstract

본 발명은 디지탈 필터에 있어서 일차원 유한충격응답(Finite Impulse Response : FIR) 필터에 관한 것이다. 본 발명은 필터링하고자 입력되는 신호를 소정의 클럭에 의해 지연시키는 종속 접속된 제1 내지 제3지연기를 구비하면, 제1 내지 제3지연기의 출력에 각각 소정의 제1 내지 제3필터계수(여기서, 제1 및 제3필터계수는 동일한 값을 가짐)가 곱해진 값을 더하여 필터링된 신호로 출력하는 일차원 유한충격응답필터에 있어서, 제1지연기의 출력과 제3지연기의 출력을 가산하는 제1가산기; 제1가산기의 출력에 소정의 제1필터계수를 승한하는 제1승산기; 제2지연기의 출력에 상기 소정의 제2필터계수를 승산하기 위한 제2승산기; 및 제1승산기의 출력과 제2승산기의 출력을 가산하여 필터링된 신호로 출력하는 제2가산기로 구성된다. 따라서, 승산기의 수를 줄임으로써 처리속도를 줄이고 구현된 하드웨어의 면적을 줄일 수 있다.

Description

대칭계수를 갖는 일차원 유한충격응답(FIR) 필터

제1도는 종래의 3-tap을 갖는 일차원 유한충격응답 필터를 도시한 블럭도.

제2도는 본 발명에 의한 3-tap을 갖는 일차원 유한충격응답 필터를 도시한 블럭도이다.

*도면의 주요부분에대한 부호의 설명*

110 : 제1지연기120 : 제2지연기

130 : 제3지연기140 : 제1가산기

150 : 제1승산기160 : 제2승산기

170 : 제2가산기

본 발명은 디지탈 필터에 있어서 일차원 유한충격응답필터(Finite Impulse Response : 이하 FIR라 약함)필터에 관한 것으로, 특히 필터의 계수가 대칭인 경우, 처리 속도 및 구현된 하드웨어의 면적에 큰 영향을 미치는 승산기의 수를 줄여서 구현한 대칭계수를 갖는 일차원 FIR 필터에 관한 것이다.

일반적으로 디지탈 필터는 실시간 영상처리시 매우 중요한 기능을 수행하며, 아날로그 필터와는 달리 지연소자를 사용하면서 사칙연산으로 이루어져서 LSI(Large Scale Integration)화에 적합하며, 2차원 또는 3차원 처리에 알맞다. 또한 선형, 비선형, 시불변, 시분할 다중 연산이 가능하여 음성신호와 영상신호 등의 필터링에 사용된다.

이러한 디지탈 필터의 종류에는 무한 충격 응답(Infinite Impulse Response : 이하 IIR이라 약함) 필터와 유한 충격 응답 필터가 있다. IIR 필터는 임펄스 응답이 무한히 계속되는 것으로, Z평면상에 극점과 영점이 존재하며, 귀환로가 있어 순환특성을 갖는다. FIR 필터는 임펄스 응답이 유한한 것으로, Z평면상에 영점만 존재하며, 귀환로가 없어 비순환특성을 갖는다.

이 중에서 FIR 필터는 입력 데이타와 그 과거 값들의 선형 결합으로 출력을 나타내는 필터로서, 시간축에서 보면 그 충격 응답이 유한한 길이의 형태로 나타난다. 따라서, FIR 필터를 사용하면 주파수 응답의 위상이 선형이 되도록 하는 것이 가능하므로, 위상의 영향을 많이 받는 영상신호를 필터링할 때 많이 이용된다.

제1도는 종래의 일차원 FIR 필터를 구현한 예를 보여주는 도면이다. 이것은 3-탭(tap) 일차원 FIR 필터를 실현한 것으로, 클럭(CLK) 신호에 의해 입력신호(X(n))을 지연시키는 제1지연기(1), 제1지연기(1)의 출력을 클럭(CLK) 신호에 의해 다시 지연시키는 제2지연기(2), 제2지연기(2)의 출력을 클럭(CLK) 신호에 의해 다시 지연시키는 제3지연기(3), 제1지연기(1)이 출력과 계수 A를 승산하는 제1승산기(11), 제2지연기(2)의 출력과 계수 B를 승산하는 제2승산기(12), 제3지연기(3)의 출력과 계수 C를 승산하는 제3승산기(13), 제1 내지 제3승산기(11~13)의 출력을 가산하는 가산기(20)로 구성된다. 여기서 제1 내지 제3지연기(1~3)는 소정의 클럭에 의해 입력된 데이타를 일정 시간동안 래치하여 플립플롭으로 구현할 수 있다.

먼저, N탭 일차원 FIR 필터의 전달함수 특성은 다음 식(1)과 같이 나타낼 수 있다.

따라서, 각 클럭에 따라 3-탭 일차원 FIR 필터의 동작 과정을 나타내면 다음과 같다.

클럭 0 : (-)+(-)+(x(n-2)×C)=-

클럭 1 : (-)+(x(n-2)×B)+(x(n-1)×C)=-

클럭 2 : (x(n-2)×A)+(x(n-1)×B)+(x(n)×C)=y(n)

클럭 3 : (x(n-1)×A)+(x(n)×B)+(x(n+1)×C)=y(n+1)

클럭 4 : (x(n)×A)+(x(n+1)×B)+(x(n+2)×C)=y(n+2)

클럭 0에서 제1승산기(11)는 제1지연기(1)의 출력(x(n-2)과 계수 C를 승산한다. 클럭 1에서 제1승산기(11)는 제1지연기(1)의 출력(x(n-1)과 계수 C를 승산하고, 제2승산기(12)는 제2지연기(2)의 출력 x(n-2)과 계수 B를 승산하고, 가산기(20)는 제1승산기(11)의 출력과 제2승산기(12)의 출력을 가산한다. 클럭 2에서 제1승산기(1)는 제1지연기(1)의 출력(x(n)과 계수 C를 승산하고, 제2승산기(12)는 제2지연기(2)의 출력 x(n-1)과 계수 B를 승산하고, 제3승산기(13)는 제3지연기(3)의 출력(x(n-2)과 계수 A를 승산한다. 가산기(20)는 제1승산기(11)의 출력, 제2승산기(12)의 출력과 제3승산기(13)의 출력을 가산하여 y(n)을 출력한다.

이때 클럭 2부터의 가산기(20)의 출력이 실질적인 필터의 출력 y(n)이 된다.

그런데 이와 같은 종래의 FIR 필터는 처리속도가 느리며 하드웨어로 구현시 많은 면적을 차지하는 승산기가 필터 탭의 수가 늘어남에 따라 같이 증가하게 되므로, 구현된 하드웨어의 처리속도가 늦을 뿐 아니라 면적을 많이 차지하는 문제점이 있었다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 필터의 계수가 대칭인 경우, 처리속도와 구현된 하드웨어의 면적에 큰 영향을 미치는 승산기의 수를 줄여서 구현한 대칭계수를 갖는 일차원 유한충격응답(FIR) 필터를 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 대칭계수를 갖는 일차원 유한충격응답필터는 필터링하고자 입력되는 신호를 소정의 클럭에 의해 지연시키는 종속 접속된 제1 내지 제3 지연기를 구비하며, 제1 내지 제3지연기의 출력에 각각 소정의 제1 내지 제3필터계수(여기서, 제1 및 제3필터계수는 동일한 값을 가짐)가 곱해진 값을 더하여 필터링된 신호로 출력하는 일차원 유한충격응답필터에 있어서, 상기 제1지연기의 출력과 상기 제3지연기의 출력을 가산하기 위한 제1가산기; 상기 제1지연기의 출력에 상기 소정의 제1필터계수를 승산하기 위한 제1승산기; 상기 제2지연기의 출력에 상기 소정의 제2필터계수를 승산하기 위한 제2승산기; 및 상기 제1승산기의 출력과 상기 제2승산기의 출력을 가산하여 필터링된 신호로 출력하기 위한 제2가산기를 포함하는 것을 특징으로 한다.

이어서, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 기술하기로 한다.

제2도는 본 발명에 의한 일차원 FIR 필터를 도시한 블록도로서, 3-탭을 갖는 것을 가정한다. 이 FIR 필터는 입력 x(n)을 지연시키기 위한 제1지연기(110), 제1지연기(110)의 출력을 지연시키기 위한 제2지연기(120), 제2지연기(120)의 출력을 지연시키기 위한 제3지연기(130), 제1지연기(110)의 출력과 제3지연기(130)의 출력을 가산하기 위한 제1가산기(140), 제1가산기(140)의 출력에 소정의 계수 A를 승산하기 위한 제1승산기(150), 제2지연기(120)의 출력에 소정의 계수 B를 승산하기 위한 제2승산기(160), 제1승산기(150)의 출력과 제2승산기(160)의 출력을 가산하여 y(n)으로 출력하기 위한 제2가산기(170)로 구성된다.

그러면 상기와 같이 구성되는 본 발명의 동작을 설명하면 다음과 같다.

본 발명은 제1도에 도시된 종래의 3-탭 일차원 FIR 필터에서 제1지연기(1)의 출력에 승산되는 계수와 제3지연기(3)의 출력에 승산되는 계수가 동일(A=C)한 경우를 구현한 것이다.

FIR 필터가 2의 지수승 대칭계수를 가질 때 전달함수 특성에 따른 필터링 과정은 다음과 같다.

클럭 0 : (-)+(x(n-2)×A)=-

클럭 1 : (x(n-2)×B)+(-+x(n-1)×A)=-

클럭 2 : (x(n-1)×A)+(x(n-2)×B)+(x(n)×C)=y(n)

클럭 3 : (x(n)×B)+(x(n-1)+(x(n+1)×A)=y(n+1)

클럭 4 : (x(n+1)×B)+(x(n)+(x(n+2))×A)=y(n+2)

클럭 0에서 제1가산기(110)의 출력은 제1가산기(140)에서 제3지연기(130)의 출력과 가산되어 제1승산기(150)에서 계수 A와 승산한다. 이때 제2승산기(120)와 제3지연기(130)의 출력은 없으므로 제1승산기(150)의 출력은 제1지연기(110)의 출력에 계수 A를 승산한 것과 같다.

클럭 1에서는 제1지연기(110)와 제2지연기(120)에서 출력이 발생한다. 따라서 제2지연기(120)의 출력은 제2승산기(160)에서 B와 승산되며, 제1지연기(110)의 출력은 제1승산기(150)에서 A와 승산된다. 제2가산기(170)는 제1승산기(150)의 출력과 제2승산기(160)의 출력을 가산하여 y(n)으로 출력한다.

클럭 3에서는 제1 및 제2 및 제3지연기9110,120,130)가 모두 출력을 가진다. 따라서 제1지연기(110)의 출력과 제3지연기(130)의 출력이 제1가산기(140)에서 가산되어 제1승산기(150)에서 계수 A와 승산되고, 제2지연기(120)의 출력이 제2승산기(160)에서 계수 B와 승산된다. 제2가산기(170)는 제1 및 제2승산기(150,160)의 출력을 가산하여 y(n)으로 출력한다.

다음 클럭에서도 상기와 같은 동작이 반복된다.

상기와 같이 필터가 동일한 계수를 가질 때, 동일한 계수를 갖는 지연기의 출력을 먼저 가산함으로써 승산기의 수를 줄일 수 있다.

상술한 바와 같이 본 발명에 의하면, 필터의 계수가 대칭일 때 처리속도와 구현된 하드웨어의 면적에 큰 영향을 미치는 승산기의 수를 줄임으로써, 처리속도를 줄이고 구현된 하드웨어의 면적을 줄일 수 있다.

Claims

필터링하고자 입력하는 신호를 소정의 클럭에 의해 지연시키는 종속 접속된 제1 내지 제3 지연기를 구비하며, 제1 내지 제3지연기의 출력에 각각 소정의 제1 내지 제3필터계수(여기서, 제1 및 제3필터계수는 동일한 값을 가짐)가 곱해진 값을 더하여 필터링된 신호로 출력하는 일차원 유한충격응답필터에 있어서, 상기 제1지연기의 출력과 상기 제3지연기의 출력을 가산하기 위한 제1가산기(140), 상기 제1가산기의 출력에 상기 소정의 제1필터계수를 승산하기 위한 제승산기(150), 상기 제2지연기의 출력에 상기 소정의 제2필터계수를 승산하기 위한 제2승산기(160) 및 상기 제1승산기의 출력과 상기 제2승산기의 출력을 가산하여 필터링된 신호로 출력하기 위한 제2가산기(170)를 포함하는 것을 특징으로 하는 대칭계수를 갖는 일차원 유한충격응답필터.