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Aufzeichnungs-
und/oder Wiedergabegerät für optische
Aufzeichnungsträger
mit Mitteln zum Erhöhen
der Auflösung
eines Digital-Analog-Wandlers im Servoregelkreis
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Die
Erfindung betrifft ein Aufzeichnungs- und/oder Wiedergabegerät für optische
Aufzeichnungsträger
mit Mitteln zum Erhöhen
der Auflösung eines
Digital-Analog-Wandlers im Servoregelkreis, wie er beispielsweise
zur Spurregelung und/oder Fokussierung in einem Aufzeichnungs- und/oder
Wiedergabegerät
für optische
Aufzeichnungsträger
verwendet wird. Insbesondere werden ein Verfahren und eine Anordnung
zum Erhöhen
der Auflösung
beziehungsweise Genauigkeit des Digital-Analog-Wandlers ohne Erhöhung der
Bitbreite des Digital-Analog-Wandlers angegeben.
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Beispiele
für optische
Aufzeichnungs- und/oder Wiedergabegeräte sind CD- oder DVD-Spieler und Aufnahmegeräte, die
mittels einer optischen Abtastvorrichtung, einem so genannten Pick-Up,
ausgerüstet
sind, um Daten von einem optischen Aufzeichnungsträger, einer
Kompaktplatte – abgekürzt CD – oder einer
Digital Versatile Disc – abgekürzt DVD – zu lesen
oder auf den Aufzeichnungsträger
zu schreiben. Mittels eines Spurregelkreises wird der Pick-Up so
geführt,
dass der die Daten eines optischen Aufzeichnungsträgers lesende
oder Daten auf den optischen Aufzeichnungsträger schreibende Lichtstrahl,
ein Laserstrahl, entlang den Datenspuren des optischen Aufzeichnungsträgers geführt wird.
Mit einem Fokusregelkreis wird der Laserstrahl auf den optischen
Aufzeichnungsträger
beziehungsweise eine Datenträgerebene
des optischen Aufzeichnungsträgers
fokussiert und gegebenenfalls ist ein weiterer Regelkreis zum senkrechten
Ausrichten des Laserstrahls auf den Aufzeichnungsträger vorgesehen.
Für derartige
Regelkreise ist der Oberbegriff Servoregelkreis gebräuchlich.
Vorzugsweise werden in Aufzeichnungs- und/oder Wiedergabegeräten für optische
Aufzeichnungsträger
digitale Servoregelkreise verwendet. Eine als analoges Signal auftretende
Regelabweichung wird mit einem Analog-Digital-Wandler digitalisiert,
digital verarbeitet und mit einem Digital-Analog-Wandler, dessen Auflösung in der
Regel geringer als die des digital verarbeiteten Signals ist, ein
Stellsignal zum Verringern der Regelabweichung bereitgestellt. Die
Auflösung
des Analog-Digital-Wandlers beträgt
beispielsweise 16 Bit oder wird bei geringerer Auflösung durch
Oversampling und Filter im digitalen Bereich auf beispielsweise 16
Bit gerechnet, während
die Auflösung
beziehungsweise Bitbreite des Digital-Analog-Wandlers, in der Regel
aus Gründen
des Aufwands für
den Digital-Analog-Wandler, beispielsweise auf acht Bit beschränkt ist.
Aufgrund der geringen Auflösung
des Digital-Analog-Wandlers
kann die Stellgröße nicht
mit einer Auflösung
beziehungsweise Genauigkeit bereitgestellt werden, die der analogen
Regelabweichung entspricht. Die Auflösung eines 8-Bit-Digital-Analog-Wandlers
beträgt
bei der Spurführung etwa
10 – 20 μm. Der Abstand
der Spuren beträgt
jedoch nur 0,74 μm
bei der DVD bzw. 1,6 μm
bei der CD. Die Stellgröße beziehungsweise
das Stellsignal verursacht eine Regelabweichung, die der Regler
im Rahmen der Dynamik des Regelkreises auszugleichen versucht. Dies
führt im
Regelkreis zu einer Schwingung um die Spur, deren Frequenz unterhalb der
Durchtrittsfrequenz des Regelkreises von 1 – 2 kHz liegt. Da diese Frequenz
durch die Quantisierung bedingt ist und sich mit der Lage der Spur
innerhalb der Quantisierungsstufe ändert, wird sie auch als Quantisierungsrauschen
bezeichnet. Das Einstellen von Zwischenwerten beziehungsweise das
Mitteln der Schwankungsbreite des Stellsignals wird mit der Tiefpass-Charakteristik
des Stellgliedes erreicht, die in diesem Frequenzbereich ausschließlich von
der Masse beziehungsweise Trägheit
eines Motors oder eines Aktuators gebildet wird. Die durch die Wicklung gebildete
Tiefpass-Charakteristik von > 10
kHz hat auf das Quantisierungsrauschen keinen Einfluss. Dieses führt jedoch
nachteilig dazu, dass sich der Aktuator zusätzlich zu den durch Störgrössen verursachten
Abweichungen durch das Quantisierungsrauschen bedingt, im Bereich
von ca. 10% des Spurabstandes um die Spurmitte bewegt. Grundsätzlich ist
das Beseitigen dieser Nachteile oder das Erhöhen der Auflösung beziehungsweise
Genauigkeit des Stellsignals in Aufzeichnungs- und/oder Wiedergabegeräten für optische
Aufzeichnungsträger
höherer Speicherdichte
mit einem Digital-Analog-Wandler größerer Bitbreite möglich. Digital-Analog-Wandler größerer Bitbreite
erfordern jedoch neben dem erhöhten
Aufwand auch eine größere Chipfläche im analogen
Bereich eines Schaltkreises, was jedoch insbesondere für integrierte
Schaltkreise mit hohem Integrationsgrad nachteilig ist.
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Es
ist daher Aufgabe der Erfindung, die Auflösung eines Digital-Analog-Wandlers im Servoregelkreis
eines Aufzeichnungs- und/oder Wiedergabegerätes für optische Aufzeichnungsträger ohne
Veränderung
der Bitbreite des Digital-Analog-Wandlers mit geringem Aufwand zu
erhöhen.
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Diese
Aufgabe wird mit den in unabhängigen Ansprüchen angegebenen
Merkmalen gelöst.
Vorteilhafte Ausgestaltungen sind in abhängigen Ansprüchen angegeben.
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Es
ist ein Aspekt der Erfindung, die Auflösung beziehungsweise Genauigkeit
eines Digital-Analog-Wandlers für
einen vorgegebenen Servoregelkreis eines Aufzeichnungs- und/oder
Wiedergabegerätes
für optische
Aufzeichnungsträger
zum Bereitstellen eines Stellsignals mit höherer Auflösung und zum Verringern des
Quantisierungsrauschens im Regelkreis zu erhöhen. Weder die Bitbreite des
Digital-Analog-Wandlers noch die digitale Datenquelle, die dem Digital-Analog-Wandler
die Daten zur Digital-Analog-Wandlung
bereitstellt, sollen verändert und
dennoch soll der vorgegebene Digital-Analog-Wandler mit geringem
Aufwand dem Stellglied ein Stellsignal mit erhöhter Auflösung bereitstellen. Das präzise Steuern
des Stellgliedes auf einen Zielwert ist beispielsweise sowohl für die Spurführung bei geringem
oder geringerem Spurabstand als auch generell für ein genaueres Steuern nach
einer Unterbrechung der Regelung, die beispielsweise von Kratzern oder
Verschmutzungen des optischen Aufzeichnungsträgers verursacht wird, von besonderer
Bedeutung. Obwohl die digitalen Regel- oder Stellsignale im Servoregelkreis
mit einer Bitbreite zur Verfügung
stehen, die größer als
die Bitbreite des Digital-Analog-Wandlers
ist, soll die Bitbreite des Digital-Analog-Wandlers nicht erhöht und dennoch
soll die Auflösung
beziehungsweise Präzision,
mit welcher der Digital-Analog-Wandler das analoge Stellsignal bereitstellt,
erhöht
werden. Darüber
hinaus sollen auch die Dynamik des Regelkreises sowie die Grenzfrequenz
und die Tiefpasscharakteristik des Stellgliedes nicht verändert werden.
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Im
Servoregelkreis werden dem Digital-Analog-Wandler aufgrund der Beschränkung seiner
Bitbreite nur die höherwertigen
Bits einer digitalen Datenquelle zugeführt. Die digitale Datenquelle
ist beispielweise ein digitaler Servoprozessor, das Tiefpassfilten
eines digitalen Servoprozessors oder ein Mikrocontroller, deren
Taktfrequenz beispielsweise 100 KHz beträgt. Der Digital-Analog-Wandler
wird dann in der Regel ebenfalls mit der Frequenz der digitalen
Datenquelle getaktet, da Auflösung
und Genauigkeit des Signals bereits durch Taktfrequenz und Bitbreite
der digitalen Datenquelle vorgegeben sind, so dass auch mit einer Überabtastung
oder höheren Taktrate
eine höhere
Auflösung
des Digital-Analog-Wandlers nicht erreicht werden kann.
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Um
dennoch die Auflösung
des Digital-Analog-Wandlers beziehungsweise die Auflösung des vom
Digital-Analog-Wandler bereitgestellten Stellsignals zu erhöhen, sind
ein Verfahren und eine Schaltungsanordnung vorgesehen, die darin
bestehen, dass die niederwertigen Bit der digitalen Datenquelle, die üblicher
Weise dem Digital-Analog-Wandler aufgrund der vorgegebenen Bitbreite
des Digital-Analog-Wandlers nicht zugeführt werden, integriert werden
und sobald die Integration die Quantisierungsstufe überschreitet,
diese Stufe auf die höherwertigen
Bits aufaddiert wird, bei gleichzeitiger Einnahme der Quantisierungsstufe
aus der Integration der niederwertigen Bits. Die ausgegebene Quantisierungsstufe
wird in Tiefpass-Gliedern gefiltert beziehungsweise integriert.
Da diese Änderung
hochfrequent ist, erfolgt die Tiefpassfilterung schon in der Treiberelektronik,
bzw. in der Wicklung des Aktuators bzw. Motors. Die Masse sieht
nur noch den gefilterten Mittelwert, die hochfrequente Modulation
hat keinen nachteiligen Einfluss auf die Position der Masse des
Aktuators oder Motors. Die Masse sieht nur noch den analogen Mittelwert,
der zwischen den Quantisierungsstufen des Digital-Analog-Wandlers liegt
und beispielweise dem 16 Bit Eingangswert entspricht. Die Masse
ist somit mit 16 Bit Auflösung
positionienbar und beträgt
beim Aktuator etwa 0,05 μm,
das Quantisierungsrauschen wird somit eliminiert.
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Zum
Quantisieren der niederwertigen Bit, die dem Digital-Analog-Wandler üblicher
Weise nicht zugeführt
werden, sind ein Pulsdichte- und ein Pulsweiteverfahren sowie entsprechende
Schaltungsanordnungen vorgesehen, die sich in der Anzahl erforderlicher
Bitumschaltungen unterscheiden. Beim Pulsdichteverfahren werden
die niederwertigen Bit akkumuliert und ein dabei entstehender Überlauf
wird dem digitalen Wert höherwertiger
Bits mit Ausnahme des Höchstwertes
der höherwertigen
Bits hinzugefügt.
Dadurch wird ein die niederwertigen Bits integrierendes Filter zum
Erhöhen
der Auflösung
des Digital-Analog-Wandlers durch Integration der niederwertigen
Bits verwrendet. Der Mittelwert über
die Zeit integrierter Ausgangssignale des Digital-Analog-Wandlers
weist dadurch mit der gleichen Bitbreite eine vergleichsweise höhere Auflösung beziehungsweise
Genauigkeit auf. Die Überläufe werden
den höherwertigen
Bits der digitalen Datenquelle mit Ausnahme des Höchstwertes
der höherwertigen
Bits hinzugefügt,
da das Inkrementieren des Höchstwertes zu
einem Ergebnis außerhalb
der Bitbreite des Digital-Analog-Wandlers führt. Am Ausgang des Digital-Analog-Wandlers
wird ein Stellsignal bereitgestellt, das in seinem Mittel dem zu
realisierenden Zielwert mit höherer
Genauigkeit beziehungsweise Auflösung
entspricht. Dadurch, dass auf den Zielwert mit erhöhter Auflösung gesteuert
wird, wird auch das Quantisierungsrauschen verringert. Schaltungsanordnungen
zur Realisierung des Verfahrens sind unmittelbar vor dem Digital-Analog-Wandler
vorgesehen und erfordert lediglich Baugruppen mit einer der Anzahl
niederwertigen Bit entsprechende Bitbreite. Der Digital-Analog-Wandler
kann mit einer der digitalen Datenquelle entsprechenden oder einer
höheren Taktrate
betrieben werden. Die niederwertigen Bits, die dem Digital-Analog-Wandler
aufgrund seiner Bitbreite üblicher
Weise nicht zugeführt
werden, werden einem ersten Ausführungsbeispiel
entsprechend in einem ersten Addierer addiert und bei der Addition auftretende Überläufe werden
dann mit einem zweiten Addierer zu den höherwertigen Bits der digitalen Datenquelle
addiert. Die vom zweiten Addierer gebildete Summe, die auf den Höchstwert
der höherwertigen
Bits begrenzt ist, wird dem Digital-Analog-Wandler zugeführt, der
aus der empfangenen Summe mit erhöhter Pulsdichte ein Stellsignal
mit erhöhter
Genauigkeit bzw. Auflösung
bereitstellt. Das Datensignal einer digitalen Datenquelle wird mit
einem Digital-Analog-Wandler DA vergleichsweise geringerer Bitbreite
in ein korespendierendes Signal mit einer Auflösung transformiert, die höher als
die Bitbreite des Digital-Analog-Wandlers ist. Mit der Maßnahme, die
niederwertigen Bits, die über
die Auflösung
beziehungsweise Bitbreite des Digital-Analog-Wandlers hinausgehen,
aufzuaddieren und dabei auftretende Überläufe in der oben genannten Art
zu den höherwertigen
Bits zu addieren, wird ohne Erhöhung
der Bitbreite des Digital-Analog-Wandlers die Auflösung des
Digital-Analog-Wandlers erhöht
und das Quantisierungsrauschen verringert, ohne dass hierzu Digital-Analog-Wandler und Addierer
mit größerer Bitbreite
erforderlich sind. Am Ausgang des Digital-Analog-Wandlers wird eine
Stellgröße bereitgestellt,
deren Auflösung
der Auflösung
eines Digital-Analog-Wandlers entsprechend größerer Bitbreite entspricht.
So wird beispielsweise die Auflösung
des Ausgangssignals eines 8 Bit Digital-Analog-Wandlers, der an
einer Datenquelle mit 16 Bit-Auflösung angeschlossen ist, ohne
Veränderung
der 8 Bit Bitbreite des Digital-Analog-Wandlers um 8 Bit erhöht.
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Da
die Datenrate, mit der die digitale Datenquelle digitale Daten bereitstellt,
vorgegeben ist, könnte
mit einem Digital-Analog-Wandler entsprechend größerer Bitbreite, der eine erheblich
größere Chipfläche im analogen
Bereich erfordert, ebenfalls nur die Auflösung erreicht werden, die der
digitalen Datenquelle entspricht. Mit höherer Bitbreite des Digital-Analog-Wandlers können jedoch
bei unveränderter
Datenrate der digitalen Datenquelle weder die Genauigkeit des analogen
Stellsignals erhöht
noch das Quantisierungsrauschen weiter verringert werden. Die Mittelwertbildung
des unter Berücksichtigung
niederwertiger Bit und mit gleicher oder erhöhter Datenrate bereitgestellten
Stellsignals erfolgt in bekannter Weise mit Stellgliedern, die ein
Tiefpassverhalten aufweisen, wie beispielsweise der Motor des Spurnegelkreises
oder der Aktuator des Fokusregelkreises. Die zur Realisierung des
Verfahrens erforderlichen Addierer werden im digitalen Bereich eines
Schaltkreises realisiert und benötigen
dadurch eine geringere Fläche
im Vergleich zum Digital-Analog-Wandler entsprechend größerer Bitbreite,
so dass mit geringem Aufwand die Auflösung und Genauigkeit eines
Digital-Analog-Wandlers vorgegebener Bitbreite im Servoregelkreis
erhöht
wird.
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Das
Pulsdichteverfahren, das bereits bei relativ geringem Tiefpassverhalten
am Digital-Analog-Wandler angeschlossener Stellglieder eine Erhöhung der Auflösung bewirkt,
führt jedoch
bei hoher Taktrate der Akkumulation zu zahlreichen Umschaltungen
des Digital-Analog-Wandlers. Da Digital-Analog-Wandler in der Regel eine weit höhere Grenzfrequenz
aufweisen, als die Signale im Servoregelkreis verarbeitet werden,
ist dies in der Regel unkritisch. Um dennoch die Anzahl erforderlicher
Umschaltungen des Digital-Analog-Wandlers
zu verringern, ist einer zweiten Ausführung entsprechend ein Pulsweiteverfahren
vorgesehen. Beim Pulsweiteverfahren ist zum Quantisieren der niederwertigen
Bit, die dem Digital-Analog-Wandler infolge begrenzter Bitbreite nicht
zugeführt
werden, vorgesehen, den Wert der niederwertigen Bit mit einem periodisch
bis zum Maximalwert der niederwertigen Bit ansteigenden Wert zu
vergleichen. Das Ergebnis des Vergleichs ist dann ein Bit, dessen
Status Null oder Eins dem Verhältnis des
Zeitraums entspricht, über
den der Wert der niederwertigen Bit größer oder kleiner als der periodisch bis
zum Maximalwert der niederwertigen Bit ansteigende Wert ist. Das
Ergebnis der Quantisierung entspricht dem im Zusammenhang mit dem
Pulsdichteverfahren erwähnten Überlauf
mit einer geringeren Anzahl von Umschaltungen, da das Ergebnis der Quantisierung
niederwertiger Bit, im Gegensatz zur Anzahl mit der Dauer des Erhöhens des
Wertes der höherwertigen
Bit dargestellt wird. Beim Pulsweiteverfahren wird das Ergebnis
der Quantisierung ebenfalls einem Addierer zugeführt, der auf den Höchstwert
der höherwertigen
Bit begrenzt ist. Zur Realisierung des Verfahrens ist eine Schaltungsanordnung vorgesehen,
in der im Vergleich zum Pulsdichteverfahren der erste Addierer durch
einen Komparator und das Register durch einen Zähler ersetzt ist. Die Auflösung beziehungsweise
Genauigkeit des Digital-Analog-Wandlers wird ohne Erhöhung der
Bitbreite des Digital-Analog-Wandlers erhöht und da der Komparator und
der Zähler
im digitalen Bereich realisiert werden, wird mit geringem Aufwand
und geringem Platzbedarf ein Digital-Analog-Wandler erhöhter Auflösung realisiert.
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Die
Erfindung wird an Hand von in Zeichnungen dargestellten Ausführungsbeispielen
näher erläutert.
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Es
zeigen:
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1 Blockschaltbild
eines ersten Ausführungsbeispiels
zum Erhöhen
der Auflösung
eines Digital-Analog-Wandlers im Servoregelkreis,
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2 Diagram
der Binärwerte
eines linear ansteigenden Datensignals bei unterschiedlicher Auflösung,
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3 Diagram
der Binärwerte
eines Digital-Analog-Wandlers mit erhöhter Auflösung und als Stellgröße nach
Tiefpassfilterung,
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4 Diagram
der Binärwerte
der positiven Halbwelle eines sinusförmigen Signals mit einem Digital-Analog-Wandler
vorgegebener Bitbreite,
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5 Diagram
der Binärwerte
der positiven Halbwelle eines sinusförmigen Signals mit einem Digital-Analog-Wandler
vorgegebener Bitbreite und mit Mitteln zum Erhöhen der Auflösung,
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6 Diagram
der Binärwerte
der negativen Halbwelle eines sinusförmigen Signals mit einem Digital-Analog-Wandler
vorgegebener Bitbreite,
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7 Diagram
der Binärwerte
der negativen Halbwelle eines sinusförmigen Signals mit einem Digital-Analog-Wandler
vorgegebener Bitbreite und mit Mitteln zum Erhöhen der Auflösung,
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8 Blockschaltbild
eines zweiten Ausführungsbeispiels
zum Erhöhen
der Auflösung
eines Digital-Analog-Wandlers im Servoregelkreis,
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9 Diagram
der Binärwerte
eines Digital-Analog-Wandlers mit erhöhter Auflösung nach dem Pulsweiteverfahren
und
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10 Diagram
der Binärwerte
eines Digital-Analog-Wandlers mit erhöhter Auflösung nach dem Pulsdichteverfahren.
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Das
in 1 dargestellte Blockschaltbild zeigt in einem
ersten Ausführungsbeispiel
Mittel zum Erhöhen
der Auflösung
eines Digital-Analog-Wandlers
DA in einem nicht dargestellten Servoregelkreis eines Aufzeichnungs-
und/oder Wiedergabegerätes für optische
Aufzeichnungsträger.
Diese Mittel bestehen darin, dass an einer digitalen Datenquelle
DD, deren höherwertige
Bit H üblicher
Weise dem Digital-Analog-Wandler
DA zugeführt
werden, ein Akkumulator für
niederwertige Bit L der digitalen Datenquelle DD und ein Inkrementierer,
dem die höherwertigen
Bit H und die Überläufe des
Akkumulators zugeführt
werden, angeschlossen sind. Die höherwertigen Bit H der digitalen
Datenquelle DD werden mit den Überläufen des
Akkumulators mit Ausnahme des Höchstwertes
der höherwertigen
Bit H inkrementiert. Der Akkumulator ist ein als Zwischenspeicher
ausgebildetes Register, der im Ausführungsbeispiel mit einem ersten
Addierer A1 und einem Register R gebildet ist. Dem ersten Addierer
A1, an dessen Ausgang A das Register R angeschlossen ist, werden
die niederwertigen Bit L der digitalen Datenquelle DD zugeführt, im
Register R summiert und vom Ausgang des Registers R auf einen Eingang
des ersten Addierers A1 zurückgeführt. Dadurch
entstehen im ersten Addierer A1 Überläufe C, die
dem Inkrementieren zugeführt
werden, der mit einem zweiter Addierer A2 gebildet ist, dem die
höherwertigen
Bits H zugeführt werden.
Der Inkrementierer beziehungsweise zweiter Addierer A2 ist derart
auf die Bitbreite des Digital-Analog-Wandlers DA begrenzt, dass
die höherwertigen
Bits H mit Ausnahme des Höchstwertes
der höherwertigen
Bits H mit dem Überlauf
C des ersten Addierens A1 inkrementiert werden. Der am zweiten Addierer
A2 angeschlossene Digital-Analog-Wandler DA, der im Regelkreis eine
Stellgröße S zum
Verringern der Regelabweichung eines Stellgliedes G oder zum Steuern
des Stellgliedes G auf einen vorgegebenen Wert bei einer Unterbrechung
oder bei offenem Regelkreis bereitstellt, wird in der dargestellten
Ausführung
mit einem Taktgenerator CL getaktet, der eine der Taktrate bereitstellt,
die der digitalen Datenquelle DD entspricht oder vorzugsweise eine
höhere Taktfrequenz
ist. Mit dieser Taktfrequenz wird auch das Register R gesteuert.
Die digitale Datenquelle DD, die beispielweise ein digitaler Servoprozessor, das
Tiefpassfilter eines digitalen Servoprozessors oder ein Mikrocontroller
ist, weist im dargestellten Ausführungsbeispiel
eine Bitbreite von 16 Bit auf, die mit einer Taktfrequenz von 100
kHz bereitgestellt wird. Von den 16 Bit, die als digitales Steuersignal oder
als Regelsignal mit einer beispielsweise vorausgehenden Überabtastung,
Interpolation und Filterung bereitgestellt werden, werden in bekannten
Servoregelkreisen häufig
ausschließlich
acht höherwertige Bit
H verwendet, die gemäß 1 dem
zweiten Addierer A2 zugeführt
werden. Bei einer vorgegebenen Bitbreite von acht Bit für den Digital-Analog-Wandler DA
und mit einer vorgegebenen digitalen Datenquelle DD, die mit 100
kHz 16 Bit bereitstellt, scheinen die Auflösung für eine Stellgröße S und
das Quantisierungsrauschen im Servoregelkreis eines Aufzeichnungs-
und/oder Wiedergabegerätes
für optische Aufzeichnungsträger ohne
Veränderung anderer
Parameter des Regelkreises festgelegt zu sein. Dennoch werden mit
den in den 1 und 8 angegebenen
Mitteln die Genauigkeit beziehungsweise Auflösung der Stellgröße S erhöht und das
Quantisierungsrauschen verringert. Als Stellgröße S wird in einem Regelkreis
der Ausgang eines Reglers bezeichnet, mit dem das Stellglied G des
Regelkreises zum Verringern der Regelabweichung beeinflusst wird. Stellglieder
G sind beispielsweise der Fokusaktuator oder ein in der Regel aus
Feinantrieb und Grobantrieb bestehendes Antriebssystem zum Führen des Abtast-
oder Aufzeichnungsstrahls auf der Spur des optischen Aufzeichnungsträgers. Quantisierungsrauschen
ist ein Rauscheffekt digitaler Signale, der von der Anzahl bei der
Quantisierung verwendeter digitaler Pegelstufen abhängig ist.
Das Quantisierungsrauschen stellt die Differenz des augenblicklich
gültigen Abtastwertes
zum Originalsignal dar. Je höher
die Auflösung
der Quantisierung, desto geringer wird das Quantisierungsrauschen.
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Dem
in 1 dargestellten Ausführungsbeispiel entsprechend
sind die Ausgänge
der digitalen Datenquelle DD, an denen die höherwertigen Bits H abnehmbar
sind, mit Eingängen
des zweiten Addierers A2 verbunden, während diejenigen Ausgänge, an
denen die niederwertigen Bits L anliegen, mit Eingängen des
ersten Addierers A1 verbunden sind. Die digitale Datenquelle DD,
die eine Bitbreite von 16 Bit aufweist, stellt der Bitbreite des
Digital-Analog-Wandlers DA entsprechend acht höherwertige Bits H und acht
niederwertige Bit L bereit. Die acht niederwertigen Bit L werden
dem ersten Addierer A1 zugeführt, der
ein acht und acht Bit Addierer ist, und dessen Ausgang A mit dem
Eingang des Registers R verbunden ist, dessen Ausgang auf die Eingangsseite
des ersten Addierers A1 rückgekoppelt
ist. Im Register R werden acht niederwertige Bit L, die dem Register
R über
den ersten Addierer A1 zugeführt
werden, mit der am Register R angelegten Taktfrequenz summiert und
auf den ersten Addierer A1 zurückgeführt, so
dass im ersten Addierer A1 ein als Übertrag bezeichneter Überlauf
C entsteht. Um die Auflösung
der mit dem acht Bit Digital-Analog-Wandler DA bereitgestellten
Stellgröße S entsprechend
der digitalen Datenquelle DD, die ein 16 Bitwort mit 100 kHz bereitstellt,
um acht Bit zu erhöhen,
ist eine Taktfrequenz des Taktgenerators CL vorzusehen, die ebenfalls
100 kHz beträgt
oder einen höheren
Wert aufweist. Der Übertrag
beziehungsweise Überlauf
C wird dem zweiten Addierer A2 zugeführt, der ein acht Bit und ein
Bit Addierer mit einer Begrenzung auf acht Bit ist. Die Überläufe C, mit
denen die höherwertigen
Bit H mit Ausnahme des Höchstwertes
der höherwertigen Bit
im zweiten Addierer A2 inkrementiert werden, bewirken, dass der
Digital-Analog-Wandler
DA eine Stellgröße S mit
einer um acht Bit erhöhten
Genauigkeit beziehungsweise Auflösung
bereitstellt. Die Auflösung
der digitalen Datenquelle DD beträgt in diesem Ausführungsbeispiel
16 Bit, während
die Auflösung
der restlichen Komponenten, der Addierer A1 und A2, des Registers
R sowie des Digital-Analog-Wandlers DA nur acht Bit beträgt. Obwohl
die Bitbreite des Digital-Analog-Wandlers DA nicht verändert wurde,
wird durch die Maßnahme,
die niederwertigen Bits L zu addieren und dabei auftretende Überläufe C zu
den höherwertigen
Bits H zu addieren, annähernd
die gleiche Auflösung
und/oder Genauigkeit erzielt wie bei Einsatz eines Digital-Analog-Wandlers DA
mit entsprechend größerer Bitbreite.
Es ist deshalb ausreichend, nur für den Analog-Digital-Wandler oder
den digitalen Regler eine entsprechend hohe Auflösung vorzusehen, während für die restlichen Komponenten,
wie insbesondere den Digital-Analog-Wandler DA, eine wesentlich
geringere Bitbreite vorgesehen werden kann, um im Servoregelkreises nahezu
dieselbe Auflösung
zu erzielen, wie sie bei der Realisierung mit Komponenten entsprechend
höherer
Bitbreite zu erwarten ist. Die Realisierung der in 1 angegebenen
Schaltungsanordnung erfordert einen geringen Aufwand und einen geringen
Platzbedarf auf einem integrierten Schaltkreis oder wird als Softwarelösung ausgeführt, die
die Funktion der Schaltungsanordnung mit mathematischen Mittel nachbildet.
Zur Verringerung des Aufwands trägt
insbesondere die Tatsache bei, dass die Mittel zum Erhöhen der
Auflösung
des Digital-Analog-Wandlers DA im digitalen Bereich vorgesehen sind.
Durch Integration der niederwertigen Bits L der digitalen Datenquelle
DD und inkrementieren der höherwertigen
Bit H wird eine Summe der höherwertigen
Bit H gebildet, die dem Digital-Analog-Wandler DA unter Berücksichtigung der Bedingungen
zugeführt
wird, dass die Bitbreite des Digital-Analog-Wandlers DA nicht überschritten
wird. Dadurch wird bei Erreichen des Höchstwertes der höherwertigen
Bit H ein Ergebnis außerhalb
der Bitbreite des Digital-Analog-Wandlers DA verhindert.
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Anderenfalls
gibt der Digital-Analog-Wandler DA den Wert der höherwertigen
Bit H oder einen um ein Bit der höherwertigen Bit H erhöhten Wert
aus. Der Wert der höherwertigen
Bit H wird dem Integrationsergebnis der niederwertiger Bit L entsprechend um
ein Bit der höherwertigen
Bit H erhöht.
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Das
Erhöhen
der Auflösung
eines Digital-Analog-Wandlers DA im Servoregelkreis wird anhand
der in den 2 bis 7 dargestellten
Diagramme veranschaulicht, in denen Binärwerte BW über eine Taktanzahl T des Digital-Analog-Wandlers DA
dargestellt sind. 2 zeigt in einer aufgrund zu geringer
Auflösung
als Gerade erscheinenden Linie DD1 die Binärwerte BW einer digitalen Datenquelle DD
in 16 Bit Auflösung,
deren Daten mit 100 kHz bereitgestellt und nach jeweils 256 Takten
T um einen Binärwert
BW von 1 erhöht
werden. Dadurch, dass der Binärwert
BW nach jeweils 256 Takten T um einen Binärwert BW erhöht wird
und in diesem Ausführungsbeispiel
eine Taktfrequenz des Digital-Analog-Wandlers DA von 25,6 MHz gewählt wurde,
gibt ein bekannter 8 Bit Digital-Analog-Wandler DA, dem nur die
höherwertigen
Bit H der digitalen Datenquelle DD zugeführt werden, erst nach 66536
Takten T einen Binärwert
BW von 256 aus. Das Ausgangssignal DA1 des Digital-Analog-Wandlers
DA, dem in bekannter Weise nur die höherwertigen Bit H zugeführt werden,
weist somit eine in 2 dargestellte Stufung auf,
die sich bei einem alle 256 Takte um einen Binärwert kontinuierlich ansteigenden
Eingangssignal erst nach 66536 Takten T um einen 256 entsprechenden
Binärwert
BW erhöht.
Trotz einer hohen Taktfrequenz des Digital-Analog-Wandlers DA von 25,6
MHz, weist das in 2 dargestellte Ausgangssignal
DA1 des Digital-Analog-Wandlers DA, dem in bekannter Weise nur die
höherwertigen
Bit H zugeführt
werden, nur eine geringe Auflösung
auf. Das Einstellen von Zwischenwerten innerhalb der Stufen des
Ausgangssignals DA1 des Digital-Analog-Wandlers DA, wie es beispielweise
nach einer Unterbrechung des Regelkreises oder für Abgleichvorgänge in einem
Servoregelkreis erforderlich ist, ist deshalb nicht mit hinreichender
Genauigkeit möglich.
Eine dadurch hervorgerufene Abweichung von einem gewünschten
Zielwert wird erst durch entsprechendes Steuern in einem Regelkreis
und gegebenenfalls nach einer relativ langen Einschwingperiode ausgeglichen.
Da das Ausgangssignal DA1 nicht präzise auf den gewünschten
Zielwert zwischen den möglichen
Ausgabewerten des Digital-Analog-Wandlers DA einstellbar ist, wird
der Regler in nachteiliger Weise mit einer auch als Quantisierungsrauschen
bezeichneten Grundschwingung belastet. Um diese Nachteile bekannter
Digital-Analog-Wandler DA in Servoregelkreisen ohne Erhöhung der
Bitbreite des Digital-Analog-Wandlers DA zu beseitigen, ist das oben
angegebene Integrieren der niederwertigen Bit L vorgesehen. Mit
den vorgenannten Parametern und der in 1 angegebenen
Schaltungsanordnung, mit der beispielhaft das vorgeschlagene Verfahren
durchgeführt
wird, erzeugt der Digital-Analog-Wandler DA ein in 3 dargestelltes
Ausgangssignal DA2, das aufgrund der in 3 nicht
darstellbaren Auflösung
als aneinandergereihte schwarze Rechtecke erscheint. Tatsächlich handelt
es sich bei den Rechtecken um Einzelimpulse, die in ihrem Mittel der
in 2 dargestellten Linie DD1 entsprechen, welche
die Binärwerte
BW einer digitalen Datenquelle DD in 16 Bit Auflösung angibt, deren Daten mit
100 kHz bereitgestellt und nach jeweils 256 Takten T um einen Binärwert BW
von 1 erhöht
werden. Mit einem 100 kHz Tiefpassfilter am Ausgang des Digital-Analog-Wandlers DA,
das beispielsweise von dem am Ausgang des Digital-Analog-Wandlers DA
angeschlossenen Stellglied G oder mit einem zusätzlichen Tiefpassfilter gebildet
wird, wird dann ein Stellsignal S1 gebildet, das in 3 als
unterbrochenen weiße Linie
dargestellt ist. Ein Vergleich des Stellsignals S1 in 3 mit
dem in 2 als Linie DD1 dargestellten Binärwerten
BW der digitalen Datenquelle DD in 16 Bit Auflösung zeigt, dass der 8-Bit-Digital-Analog-Wandler
DA ohne Erhöhung
seiner Bitbreite ein Ausgangssignal DA2 bereitstellt, das der digitalen Datenquelle
DD in 16 Bit Auflösung
entspricht. Mit der hier vorgeschlagenen Lösung wird in vorteilhafter Weise
ein Stellsignal S1 bereitgestellt, das bezüglich seiner Auflösung beziehungsweise
Genauigkeit dem Signal entspricht, welches ein 16-Bit-Digital-Analog-Wandler
DA mit dem Nachteil des größeren Platzbedarfs
in einem Schaltkreis bereitstellen würde. Die Auflösung eines
Digital-Analog-Wandlers DA im Servoregelkreis wird mit den angegeben
Mitteln ohne Erhöhung
seiner Bitbreite erhöht.
Dadurch, dass der Digital-Analog-Wandler
DA das Stellsignal S1 mit vergleichsweise höherer Auflösung bereitstellt, sind Zwischenwerte
innerhalb der bekannten Stufen direkt einstellbar, so dass unmittelbar
nach einer Unterbrechung des Regelkreises ein gewünschter
beziehungsweise von der digitalen Datenquelle DD bereitgestellter
Zielwert ohne Verzögerung
mit entsprechender Genauigkeit dem Stellglied G bereitgestellt wird.
Um die Vorteile der hier angegebenen Lösung weiter zu veranschaulichen,
sind in den 4 bis 6 sinusförmige Signale
der digitalen Datenquelle DD, wie sie in der Regel in einem Servoregelkreisen
auftreten, und die entsprechenden Ausgangssignale mit und ohne der
angegebenen Mittel zum Erhöhen
der Auflösung
des Digital-Analog-Wandlers DA dargestellt. In den 4 und 5 sind
die Binärwerte
BW eines positiven sinusförmigen
Signals DD2P und in den 6 und 7 sind die
Binärwerte
BW eines negativen sinusförmigen
Signals DD2N der digitalen Datenquelle DD dargestellt, die eine
Bitbreite von 16 Bit aufweist und die Daten mit einer Frequenz von
100 kHz bereitgestellt. Der Digital-Analog-Wandler DA transformiert
das Datensignal der digitalen Datenquelle DD in dem hier gewählten Ausführungsbeispiel
mit einer Frequenz von 25,6 MHz in ein analoges Signal. Ein bekannter
Digital-Analog-Wandler DA mit einer Bitbreite von 8 Bit stellt dann
an seinem Ausgang ein in 4 dargestelltes, stufenförmiges Signal
DA3P bereit. Das positive, stufenförmige Signal DA3P des Digital-Analog-Wandlers
DA ohne Mittel zum Erhöhen
der Auflösung
ist, wie in 4 dargestellt, im wesentlichen und
generell im Mittel kleiner als das positive, sinusförmige Signal
DD2P der digitalen Datenquelle DD und weist mit diesem nur eine
geringe Anzahl von Übereinstimmungen
auf. Zwischenwerte können nicht
direkt und nur mit einer Regelung gegebenenfalls erst nach mehreren
Steuervorgängen
des Reglers und mit entsprechender Tiefpassfilterung erzeugt werden.
Mit den Mitteln zum Erhöhen
der Auflösung des
Digital-Analog-Wandlers DA stellt der Digital-Analog-Wandler DA, der ebenfalls nur
eine Bitbreite von 8 Bit aufweist, an seinem Ausgang ein Signal
DA4P bereit, das eine erhöhte
Auflösung
besitzt und im Mittel exakt dem positiven, sinusförmigen Signal
DD2P der digitalen Datenquelle DD entspricht. Anhand der erhöhten Anzahl
von Übereinstimmungen,
die das Signal DA4P am Ausgang des Digital-Analog-Wandlers DA mit dem
Signal DD2P der digitalen Datenquelle DD aufweist, wird bereits
deutlich, dass ein gewünschter
Zielwert schneller und mit erhöhter
Genauigkeit eingestellt wird. Eine nahezu vollständige Übereinstimmung zwischen dem
Signal DD2P der digitalen Datenquelle DD und dem Signal am Ausgang
des Digital-Analog-Wandlers DA wird mit einer Tiefpassfilterung
erreicht, die beispielsweise von einem am Digital-Analog-Wandler DA angeschlossenen
Stellglied G mit 100 kHz Tiefpasscharakteristik gebildet wird.
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In
Analogie zu den 4 und 5 ist der mit
den Mitteln zum Erhöhen
der Auflösung
des Digital-Analog-Wandlers DA erreichte Effekt auch anhand der 6 und 7 für ein negatives,
sinusförmiges
Signal DD2N der digitalen Datenquelle DD zu erkennen. Das Ausgangssignal
DA3N des Digital-Analog-Wandlers
DA ohne Mittel zum Erhöhen der
Auflösung
des Digital-Analog-Wandlers
DA ist im Mittel geringer und weist im Vergleich zum Ausgangssignal
DA4N des Digital-Analog-Wandlers DA mit den genannten Mitteln zum
Erhöhen
der Auflösung
des Digital-Analog-Wandlers DA sowohl eine geringere Auflösung als
auch Genauigkeit auf, obwohl in beiden Fällen übereinstimmend ein Digital-Analog-Wandler
DA mit einer Bitbreite von 8 Bit verwendet wird.
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Neben
dem genannten Ausführungsbeispiel, bei
dem die Auflösung
des Digital-Analog-Wandlers DA dadurch erhöht wird, dass der Wert der
höherwertigen
Bit mit dem Ergebnis einer Quantisierung der niederwertigen Bit
inkrementiert wird, die auf einem Pulsdichteverfahren basiert, wird
ein zweites Ausführungsbeispiel
angegeben, das ein Pulsdauerbeziehungsweise Pulsweiteverfahren beinhaltet.
Zum Vergleich sind in den 9 und 10 die
Ausgangssignale DA5, DA6 eines Digital-Analog-Wandlers DA mit erhöhter Auflösung für die unterschiedlichen verfahren
dargestellt, wobei aus Gründen
der Darstellbarkeit eine unterschiedliche Skalierung der Taktanzahl
T vorgenommen wurde und eine Quantisierung von fünf niederwertigen Bit dargestellt
ist. Die digitale Datenquelle DD mit einer Bitbreite von 16 Bit
stellt in den 9 und 10 übereinstimmend
Binärwerte BW
mit einem Verlauf DD3 bereit, der sich jeweils nach 32 Takten T
annähernd
um den Wert 10 erhöht. Die
stufenweise Erhöhung
des Binärwertes
BW der digitalen Datenquelle DD mit dem Verlauf DD3 bei der Quantisierung
niederwertiger Bits nach dem in 9 dargestellten
Pulsweiteverfahren führt
zu einer Veränderung
des Verhältnisses
der Dauer, in der der Digital-Analog-Wandler DA den höheren beziehungsweise
niedrigeren Analogsignalwert bereitstellt. Mit steigendem Wert der
niederwertigen Bit L innerhalb der Auflösungsstufen des Digital-Analog-Wandlers DA erhöht sich
der Zeitraum über
den der Digital-Analog-Wandler DA den höheren Wert bereitstellt. Das
Ausgangssignal des Digital-Analog-Wandlers DA ähnelt einer Pulsweitenmodulation,
so dass für diese
Art der Quantisierung niederwertiger Bit L der Begriff Pulsweiteverfahren
gewählt
wurde, obwohl das Verfahren zum Erhöhen der Auflösung des
Digital-Analog-Wandlers
DA trotz Beibehaltung seiner Bitbreite nicht auf einer Modulation
der höherwertigen
Bit H beruht. Mit dem Begriff Quantisierung wird eine Bewertung
des Wertes niederwertiger Bit L zum Ausdruck gebracht, die in die
höherwertigen
Bit H einfließt
und sich in der Ausgabe von Analogsignalen des Digital-Analog-Wandlers
DA mit erhöhter
Genauigkeit beziehungsweise Auflösung
widerspiegelt. Der Begriff Quantisierung, der üblicher Weise die Anzahl der
digitalen Pegelstufen kennzeichnet, die bei der Analog/Digital-Wandlung
verwendet werden, wird hier synonym für eine digitale Pegelstufe
verwendet deren Ausgabehäufigkeit
oder Ausgabedauer dem Wert niederwertiger Bit L entspricht und in
den Wert der höherwertigen
Bit H mit Ausnahme des Höchstwertes
der höherwertigen
Bit H einfließt.
Die Ausgabedauer eines höherwertigen
Bit H quantisiert den Wert niederwertiger Bit L mit dem Pulsweiteverfahren und
die Ausgabehäufigkeit
eines höherwertigen
Bit H quantisiert den Wert niederwertiger Bit L mit dem Pulsdichteverfahren.
Folglich wird der Begriff Quantisierung hier entsprechend seiner
allgemeinen Definition verwendet, die eine Methode zum Ausgleichen von
Ungenauigkeiten bezeichnet.
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Das
Erhöhen
der Auflösung
des Digital-Analog-Wandlers DA mit dem Pulsdichteverfahren, wie es
in 10 dargestellt ist und im ersten Ausführungsbeispiel
erläutert
wurde, beruht darauf, dass der Digital-Analog-Wandler DA das höhere Analogsignal seiner Stufe
mit einer Häufigkeit
ausgibt, die dem Wert der niederwertigen Bit L entspricht. Dabei ist
der Frequenzbereich, mit dem die Ausgabe erfolgt, relativ unabhängig von
der Frequenz, mit der die digitale Datenquelle DD Daten bereitstellt.
Das ermöglicht
die Verwendung hoher Frequenzen, so dass bereits ein geringes Tiefpassverhalten
des Stellgliedes G oder bereits die Anschlusskapazität eines Schaltkreises
zur Filterung beziehungsweise Analogsignalbildung mit hoher Genauigkeit
ausreichend ist. Mit einer hohen Taktfrequenz beziehungsweise Taktanzahl
T des Digital-Analog-Wandlers DA pro Zeiteinheit wird dann am Ausgang
des Digital-Analog-Wandlers DA bereits ein quasi analoges Signal bereitgestellt.
Der Vorteil der Quantisierung mit dem Pulsdichteverfahren besteht
folglich in der höheren Geschwindigkeit
und besseren Filtereigenschaft des Ausgangssignals DA6 des Digital-Analog-Wandlers DA.
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Aufgrund
der geringeren Anzahl von Umschaltungen des Digital-Analog-Wandlers DA bei der Quantisierung
nach dem Pulsweiteverfahren, treten beim Pulsweiteverfahren, dessen
Ergebnis in 9 dargestellt ist, weniger Umschaltfehler
auf. Andererseits ist für
eine vollständige
beziehungsweise genaue Quantisierung niederwertiger Bit L mit dem Pulsweiteverfahren
eine Abhängigkeit
im Zusammenhang mit der Frequenz beziehungsweise zu einem Takt CL2
zu beachten, mit dem die digitale Datenquelle DD Daten bereitstellt.
Zur Realisierung der Quantisierung niederwertiger Bit L mit dem
Pulsweiteverfahren wird eine Schaltungsanordnung verwendet, die
in 8 als Blockschaltbild dargestellt ist. Wie in 8 dargestellt,
sind an der digitalen Datenquelle DD ein Komparator CP1, dem niederwertige Bit
L der digitalen Datenquelle DD und ein Addier A2, dem höherwertige
Bit H der digitalen Datenquelle DD zugeführt werden, angeschlossen.
Der Addierer A2 und dem Addierer A2 nachgeschaltete Elemente, wie der
Digital-Analog-Wandler
DA und das Stellglied G entsprechen dabei den in 1 dargestellten
Elementen des ersten Ausführungsbeispiels.
Der Digital-Analog-Wandler
DA und ein Zähler
CNT, der vorzugsweise eine mit dem Komparator CP1 und der Anzahl
niederwertiger Bits übereinstimmende
Bitbreite aufweist, werden mit einem Taktgenerator CL angesteuert,
der vorzugsweise einen mit dem Systemtakt des nicht dargestellten
Regelkreises übereinstimmenden
oder einen davon abgeleiteten Takt bereitstellt. Mit dem Zähler CNT
werden dann ein die Taktfrequenz des Taktgenerators CL um die Bitbreite des
Zählers
CNT verringernder Takt CL2 und ein periodisch mit den Takten des
Taktgenerators CL bis zur Bitbreite des Zählers CNT ansteigender Zählwert CV erzeugt.
Der den Zählwert
CV des Zählers
CNT bereitstellende Ausgang ist auf einen zweiten Eingang des Komparators
CP1 geführt
und der Ausgang, der den um die Bitbreite des Zählers CNT verringerten Takt
CL2 bereitstellt, ist mit dem Takteingang der digitalen Datenquelle
DD verbunden. Das Steuern der digitale Datenquelle DD mit dem um
die Bitbreite des Zählers
CNT verringerten Takt CL2 gewährleistet, dass
eine Quantisierung niederwertiger Bit L mit dem Pulsweitenverfahren,
das innerhalb eines vorgegebenen Intervalls ein zu realisierendes
Puls – Pausen – Verhältnis erfordert,
durchgeführt
werden kann. Niederwertige Bit L werden dem Komparator CP1 jeweils
für einen
Zeitraum unverändert
zugeführt,
der dem verringerten Takt CL2 entspricht. Während dieses Zeitraums wird
im Komparator CP1 der Wert der niederwertigen Bit L mit dem ansteigenden
Zählwert CV
verglichen, der vom Zähler
CNT bereitgestellt wird, so dass am Ausgang des Komparators CP1 während einer
Taktperiode des Taktes CL2 ein Überlauf
C entsteht, dessen Status Null oder Eins dem Verhältnis des
aktuellen Wertes niederwertiger Bit L zum Maximalwert der niederwertigen
Bit L entspricht. Der den Überlauf
C bildende Ausgang des Komparators CP1 ist mit einem Eingang des
Addieres A2 verbunden, so dass innerhalb einer Taktperiode des Taktes
CL2 der Wert der höherwertigen
Bit H für
einen Zeitraum um ein Bit erhöht
wird, der dem Verhältnis des
aktuellen Wertes niederwertiger Bit L zum Maximalwert der niederwertigen
Bit L entspricht. Das Erhöhen
des Wertes der höherwertigen
Bit H wird jedoch nur bis zum Maximalwert der höherwertigen Bit H durchgeführt, um
ein Ergebnis außerhalb
der Bitbreite des Digital-Analog Wandlers DA zu verhindern.
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Niederwertige
Bits L der digitalen Datenquelle DD werden als Pulsweiterverhältnis akkumuliert und
die höherwertigen
Bits H der digitalen Datenquelle DD mit der Akkumulation der niederwertigen
Bits L mit Ausnahme des Höchstwertes
der höherwertigen Bits
H inkrementiert, wodurch die Genauigkeit beziehungsweise Auflösung des
Ausgangssignals des Digital-Analog-Wandlers DA erhöht wird.
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Da
ein Digital-Analog-Wandler DA mit einer Bitbreite von 16 Bit im
Vergleich zu einem Digital-Analog-Wandler DA mit einer Bitbreite
von 8 Bit insbesondere im analogen Bereich eines Schaltkreises eine
größere Fläche beziehungsweise
einen größeren Raum
erfordert, sind die Verfahren und Anordnungen auch in den Fällen vorteilhaft
anwendbar, in denen eine große
Anzahl elektronischer Bauelemente auf geringem Raum, wie beispielweise
auf sogenannten Ein-Chip-Schaltkreisen, anzuordnen ist. Als Mittel
zum Erhöhen
der Auflösung
des Digital-Analog-Wandlers DA werden ausschließlich digitale Schaltungselemente
verwendet, die vergleichsweise einen wesentlich geringeren Raum
beanspruchen. In digitalen Servoregelkreisen werden das Quantisierungsrauschen
ohne Erhöhung
der Bitbreite des Digital-Analog-Wandlers DA verringert und die
Auflösung des
Digital-Analog-Wandlers DA erhöht.
Grundsätzlich
sind das Verfahren und die Anordnung auch mit anderen bekannten
Verfahren zum Erhöhen
der Genauigkeit des Digital-Analog-Wandlers, wie beispielsweise
dem sogenannten Noise-Shaping kombinierbar.
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Die
hier beschriebenen Ausführungsformen sind
nur als Beispiele angegeben und ein Fachmann kann andere Ausführungsformen
der Erfindung realisieren, die im Bereich der Erfindung bleiben.