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Die
Erfindung bezieht sich auf ein Verfahren zur Wandlung eines n-Binärstellen
breiten Binärwortes
in ein eine Binärstelle
breites Binärsignal
in Form eines Pulspausensignals. Das Verfahren lässt sich insbesondere zur Wandlung
der Geschwindigkeitssollwerte von Lagereglern in numerischen Steuerungen
einsetzen.
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Bei
handelsüblichen
numerischen Steuerungen ist eine standardisierte +/–10 V-Schnittstelle
zu Antrieben noch weit verbreitet. Zur Realisierung einer solchen
Schnittstelle sind hochauflösende,
driftarme und monotone Digital-Analog-Wandler notwendig, um aus
vorgegebenen digitalen Steuersignalen, die als n-Bit breite Binärworte vorliegen,
die gewünschte
analoge Ausgangsgröße zu erzeugen.
Dabei bestehen die Forderungen, einen großen Drehzahlstellbereich zu
realisieren, eine Anpassung an die Auflösung der Messwerterfassung
und die Dynamik des jeweiligen Antriebs inklusive der Mechanik zu
ermöglichen,
eine Einstellbarkeit der Geschwindigkeitsverstärkung in weiten Grenzen zu
realisieren und die Langzeitstabilität des Nullpunktes und Monotonie
der analogen Sollwertausgabe zum jeweiligen Antrieb zu gewährleisten.
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Handelsübliche Digital-Analog-Umsetzer,
die diese Forderungen erfüllen,
sind jedoch relativ komplizierte und teuere Gebilde. Eine kostengünstige Alternative
wäre eine
Digital-Analog-Umsetzung
auf der Basis der Pulsweitenmodulation, wie diese durch einige Mikrocontroller
bereits unterstützt
wird und die von Natur aus Monotonie gewährleistet. Das Prinzip der
Pulsweitenmodulation ist beispielsweise aus dem Fachbuch "Halbleiter-Schaltungstechnik", U.Tietze und Ch.Schenk,
9.Auflage, Seite 566 und 567 bekannt. Bei einer derartigen Schaltungsanordnung
nimmt bei konstanter Taktperiode T0 die
Periodendauer gemäß der Beziehung
T = 2n∙T0 zu.
Dabei entspricht der Wert n der Auflösung in Bit. Eine große Periodendauer
T bedingt jedoch eine entsprechend niedrige Grenzfrequenz der Filter
zur Einglättung
der Pulsweitenmodulation. Im für
die eingangs genannte Schnittstelle üblichen bipolaren Mode entspricht
der Spannung 0 Volt ein Tastverhältnis
von 1 : 1 bei der Periodendauer T. Hinsichtlich der Glättung der
Pulsweitenmodulation tritt bei diesem Tastverhältnis der ungünstigste
Fall ein, weil die darin enthaltene Grundwelle bewirkt, daß der Antrieb
um die Stillstandsposition pendelt. Soll auf eine Welligkeit der
analogen Spannung von 1LSB (least significant bit) eingeglättet werden, dann
ergibt sich für
einen solchen bipolaren Wandler eine sehr hohe Dämpfung. Beispielsweise wäre für einen 13
Bit Wandler eine Dämpfung
von –74,35
db erforderlich.
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Nimmt
man an, daß Antrieb
und mechanisches System in erster Näherung einen Tiefpass erster
Ordnung mit einer Zeitkonstante Tt von 0,001
bis 0,2 Sekunden darstellen und als Filter wirken sollen, darf die
Frequenz der Pulsweitenmodulation 83 kHz bzw. 4 kHz nicht unterschreiten.
Nimmt man eine Taktfrequenz von 20 MHz an, dann ist eine Pulsweitenmodulationsfrequenz
größer 4 kHz
bereits bei einer Auflösung
von 13 Bit nicht mehr erreichbar. Zur Erzielung der oben geforderten
Dämpfung
wären also
zusätzliche
Filter höherer Ordnung
erforderlich. Diese Filter weisen jedoch große Einschwingzeiten auf und
würden
die Gesamtdynamik des Systems verschlechtern.
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Aus
der deutschen Offenlegungsschrift 32 35 741 A1 ist ein Digital-Analog-Wandler
mit Potentialtrennung bekannt. Bei dem Digital-Analog-Wandler folgt
auf einen an einen digitalen Datenkanal angeschlossenen Zwischenspeicher
mit parallelen Speicherplätzen
für n-Bit
ein Volladdierer, an dessen Eingang auch der Ausgang eines freilaufenden
Zählers
mit n-Bit angeschlossen ist.
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Aus
der US-Patent 4 256 954 ist ein binärcodierter Dezimalinkrementierer
mit Speicher bekannt.
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Aufgabe
der Erfindung ist es, ein Verfahren zur Erzeugung eines Pulspausensignals
aus einem Binärwort
anzugeben, das technisch einfach realisierbar ist und wobei gerade
in dem Bereich, bei dem die analoge Ausgangsgröße sich in der Nähe des Nullpunktes
befindet, d.h. die jeweils anzusteuernden Antriebe nur sehr langsam
bewegt werden sollen, eine solche Binärsignalfolge vorliegt, die
einfach auf ihren Gleichanteil hin eingeglättet werden kann.
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Die
Erfinder gehen dabei von der Erkenntnis aus, daß gerade bei sehr langsamen
Bewegungen eine gute Einglättung
erforderlich ist, damit diese langsamen Bewegungen durch die Restwelligkeit
der analogen Führungsgröße nicht
relativ stark verfälscht
werden, während
die Restwelligkeit bei hohen Drehzahlen als unkritisch angesehen
werden kann.
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Die
Aufgabe wird gelöst
durch ein Verfahren zur Wandlung eines n Binärstellen breiten Binärwortes
in ein eine Binärstelle
breites Binärsignal
in Form eines Pulspausensignals, wobei logisch „1" dessen Puls und logisch „0" dessen Pause angibt,
unter Verwendung einer n Binärstellen
und ein Überlaufbit
verarbeitenden bzw. generierenden Additionsstufe, wobei das Binärwort mit
seinen Binärstellen
20 bis 2n–1 im
Zeittakt T0 rekursiv zum jeweils vorliegenden
Additionsergebnis addiert wird und ein jeweils entstehendes bzw.
nicht entstehendes Überlaufbit
der Additionsstufe den Puls bzw. die Pause des Pulspausensignal
angibt.
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Es
entsteht dabei ein Pulspausensignal mit einer minimalen Periodendauer
von 2∙T0 bzw. einer maximalen Periodendauer von
T = 2n∙T0,
wobei jeder Impuls die konstante Zeit T0 aktiv
ist.
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Die
Lösung
des gestellten Problems führt
also zunächst
zurück
auf das grundsätzliche
Problem der Erzeugung eines Pulspausensignals aus einem Binärwort. Dieses
Verfahren kann vorteilhaft zur Ansteuerung eines Aktuators mittels
einer numerischen Steuerung verwendet werden, wenn als Binärworte die
Geschwindigkeitssignale eines Lagereglers, der Bestandteil der numerischen
Steuerung ist, in das Pulspausensignal gewandelt werden, und die
höchstwertige
Stelle des Binärwortes
zusätzlich
als Richtungssignal verwendet wird. Wenn als Aktuator ein Schrittmotor
verwendet wird, können
das Pulspausensignal und das Richtungssignal direkt zu dessen Ansteuerung
verwendet werden.
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Für die Ansteuerung
eines Analogmotors kann nach einer vorteilhaften Ausbildung des
Verfahrens aus dem Pulspausensignal ein analoger Spannungswert erzeugt
werden.
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Zur
direkten Ansteuerung eines Schrittmotors ist es vorteilhaft, das
vom Lageregler generierte Geschwindigkeitssignal vor der Wandlung
in das Pulspausensignal digital zu filtern oder, wie in einer weiteren Ausbildung
der Erfindung vorgesehen zu interpolieren.
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Ein
Ausführungsbeispiel
der Erfindung ist in der Zeichnung dargestellt und wird im folgenden
näher erläutert. Dabei
zeigen:
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1 ein Blockschaltbild einer
ersten Einrichtung zur Durchführung
des Verfahrens,
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2 eine signifikante Binärsignalfolge,
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3 ein Blockschaltbild einer
zweiten Einrichtung zur Durchführung
des Verfahrens und
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4 eine Schaltung der Ausgangsstufe.
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5 ein Beispiel der Impulsverteilung
bei der direkten Wegfeininterpolation.
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6 das Prinzip der direkten
Wegfeininterpolation.
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Das
in 1 dargestellte Blockschaltbild
einer ersten Einrichtung zur Durchführung des Verfahrens zeigt
ein Register R1 zur Aufnahme eines n-Bit breiten Binärwortes,
ein diesem Register R1 nachgeschaltetes Addierwerk AD sowie ein
diesem Addierwerk RD nachgeschaltetes zweites Register R2. Der Ausgang
des zweiten Registers R2 ist auf den zweiten Eingang des Addierwerkes
AD rückgekoppelt.
Das Addierwerk AD weist einen zusätzlichen Speicherplatz für ein Überlaufbit Ü auf, außerdem verfügt es über einen
Steuereingang, über
den es durch ein Taktsignal T0 aktivierbar
ist. Am Ausgang des Registers R1 wird das höchstwertige Bit zusätzlich für ein Richtungssignal
abgegriffen.
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Die
Arbeitsweise dieser ersten Einrichtung ist wie folgt. Wird in das
Register R1 ein n-Bit breites Binärwort eingegeben, so wird dieses
Binärwort,
wenn am Addierwerk AD ein Taktsignal T0 anliegt,
zum Inhalt des Registers R2 addiert und das Additionsergebnis wiederum
in das zweite Register R2 eingeschrieben. Bei jedem weiteren anliegenden
Taktsignal T0 wiederholt sich dieser Vorgang.
Am Ausgang des Speichers für das Überlaufbit Ü erhält man dann
jeweils ein Signal logisch "0", falls die Addition
der Registerinhalte R1 + R2 innerhalb des jeweiligen Modulobereiches
liegt. Wird jedoch der Modulowert überschritten, so entsteht im
Addierwerk ein sogenanntes Überlaufbit,
das in den dafür
vorgesehenen Speicher Ü eingeschrieben
und an dessen Ausgang abgegriffen wird. Auf diese Weise entsteht
zu jedem n-Bit breiten Binärwort
ein charakteristisches Pulspausensignal mit einer maximalen Periodendauer
von T = 2n∙T0.
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In
der nachfolgenden Tabelle 1 ist die Erzeugung eines Pulspausensignales
für den
Binärwert
im Zweierkomplement Ze = 0100 Hexadezimal, der dem Wert +4 Dezimal
entspricht, angegeben. Das dazugehörige Pulspausensignal ist in 2, 4. Zeile gezeigt. Der Übersichtlichkeit
halber wird nicht mit den Binärzahlen
sondern mit Dezimalzahlen zur Basis 16 (Modulo 16)
gerechnet.
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Es
sei vorausgesetzt, daß die
Register R1 und R2 zunächst
mit der Zahl 4 beschrieben werden. Zu den Taktzeiten T0 ergeben sich dann die in der Tabelle 1
dargestellten Werte des überlaufbits Ü.
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In 2 sind die Pulspausensignale
für den
Wertebereich von Dezimal +7 bis –8 dargestellt. Dieser Wertebereich
entspricht binär
dem Zweierkomplement Ze* eines 4-Bit breiten Binärwortes mit den Binärstellen 20, 21, 22 und
23. Die 2n–1 -te
Stelle, die im Beispiel 23 lautet, ergibt
dabei gleichzeitig das Vorzeichen. Wenn also das Pulspausensignal
am Ausgang Ü des
Addierwerkes gemäß 1 zur Ansteuerung eines
Aktuators benutzt wird, so kann die 2n–1 -te
Stelle gleichzeitig als Richtungssignal für die Drehrichtung des Aktuators
verwendet werden.
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In
der Ausführungsform
gemäß 3 ist ein Blockschaltbild
einer zweiten Einrichtung zur Durchführung des Verfahrens dargestellt.
Dort wird über
einen Geber G eine im Zweierkomplement vorliegende Binärzahl Ze*
an den ersten Eingang einer Additionsstufe AS geführt. Hier
sei kurz auf die Darstellung gemäß 2 zurückgegriffen, in der gezeigt
ist, daß das
Binärwort
beispielsweise 4-Bit breit sein kann und dann von Werten "0111" bis "1000" Dezimalzahlen +7
bis –8
verschlüsseln
kann, die wiederum eine zwischen einem oberen positiven und einem
unteren negativen Wert liegende Spannung angeben. Nun wieder zu 3. Das Ausgangssignal der
Additionsstufe AS gelangt zum einen an den ersten Eingang E1 eines
Komparators K und zum anderen an den Minuendeneingang einer Subtraktionsstufe
SS1. Mit einem Taktgeber TG wird der Takt T0 vorgegeben,
mit dem das Ausgangssignal der Subtraktionsstufe SS1 an den zweiten
Eingang der Additionsstufe AS durchgeschaltet wird.
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An
den zweiten Eingang des Komparators K wird ein Wert Zmax aus einem
Speicher SP2 gegeben, wobei dieser Wert sich entsprechend der Breite
n der Binärwörter für das Steuersignal
Ze* als 2n; als Binärzahl somit als "10000"; ergibt. Der Komparator
K ist so ausgebildet, daß sein
Ausgangssignal A von niedrigem Pegel "low",
im folgenden als "L" bezeichnet, auf
hohen Pegel "high", im folgenden als "H" bezeichnet, wechselt, sofern der Wert
am ersten Eingang des Komparators K größer oder gleich dem Wert am
zweiten Eingang des Komparators K ist. Dazu ist der Speicher SP2
direkt mit dem zweiten Eingang des Komparators K verbunden. Ferner
führt der
Speicher SP2 auf einen Multiplexer M1, der andererseits auch mit
einem Speicher SP1 verbunden ist, in dem ein Wert "0" vorliegt. Der Multiplexer M1 ist an
den Minuendeneingang der Subtraktionsstufe SS1 geschaltet.
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Bei
einem angenommenen Ruhezustand, d.h. bei niedrigem Pegel L am Ausgang
des Komparators K, wird der Wert "0" aus
dem Speicher SP1 wie dargestellt über den Multiplexer M1 an den
Minuendeneingang der Subtraktionsstufe SS1 geleitet. Bei hohem Pegel
H am Ausgang des Komparators K wird dann anstelle dieses Wertes "0" der Wert 2n,
d.h. das Binärwort "10000" an den Subtrahendeneingang
der Subtraktionsstufe SS1 über
den Multiplexer M1 geschaltet.
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Durch
diese Schaltung werden, wie in 2 gezeigt,
zu Dezimalzahlen DZ von –8
bis +7, denen Binärworte
Ze von "1000" bis "0111" entsprechen, Binärsignalfolgen
ausgelöst,
die jeweils im rechten Teil der 2 gezeigt
sind. Der Gleichanteil dieser Binärsignalfolgen ist proportional
zu den Dezimalzahlen. Dabei ist ersichtlich, daß die Binärsignalfolgen jeweils durch
Taktrahmen von jeweils 16 Abschnitten mit Zeitdauern T0 gegeben
sind, wobei die fortlaufenden Zeitabschnitte in der Darstellung
gemäß 2 mit t1 bis t16 bezeichnet sind
und wobei in den Signalverläufen
jeweils der untere wert dem Pegel L (der bei positiver Logik dem
logischen Zustand "0" entspricht) und
der obere Wert dem Pegel H (logischer Zustand "1")
zugeordnet ist. Es ist dabei ausgehend von einem Startzustand jeweils
nur der erste Zeitrahmen mit der Periodizität T = 2n∙T0 gezeigt.
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An
diesen ersten Zeitrahmen schließen
sich für
weitere Steuersignale weitere, in gleicher Weise gebildete Zeitrahmen
mit den entsprechenden Binärsignalfolgen
an.
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Anhand
eines Zahlenbeispiels sei nun die Funktionsweise der Schaltung in
Zusammenschau der 3 und 2 erläutert. Wieder sei angenommen,
daß die
Dezimalzahl "+4d" in das System eingespeist
wird. Die zugehörige
Binärzahl
Ze lautet dann "0100". Für Zmax ergibt
sich ein Wert von 10000 hexadezimal = 16 dezimal. Ausgehend von
einem Startzustand des Systems wird zunächst an den ersten Eingang
AS1 der Additionsstufe AS der Wert 4d gelegt, der dem angenommenen
Wert Ze* entspricht. Am zweiten Eingang der Additionsstufe AS möge noch
kein zu addierender Wert vorliegen. Am Komparator K wird nun festgestellt,
daß der
am Eingang E1 vorliegende Wert kleiner ist als der im Speicher SP2
eingespeicherte Wert Zmax von 16 und demzufolge liegt am Ausgang
des Komparators K ein Signal L vor, das dem Logiksignal "0" entspricht. Damit bleibt der Multiplexer
M1 in der dargestellten Schaltstelle und in der Subtraktionsstufe
SS1 wird vom eingespeisten Signal 4d der Wert "0" subtrahiert.
Dieser Wert gelangt nach der Zeitdauer T0,
d.h. nach Ablauf der Zeit t1, wieder über den Eingang AS2 an die
Additionsstufe AS und wird dort zum gemäß den Ausführungsbeispiel noch immer anliegenden
Wert 4d addiert.
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Der
weitere Verlauf des Ausgangssignals A am Komparator K ergibt sich
aus der Tabelle 2.
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Es
ist ersichtlich, daß,
solange das Eingangssignal E1 am Komparator kleiner als 16 ist,
am Ausgang A des Komparators immer der Wert logisch "0" ansteht. Ergibt sich am Ausgang der
Additionsstufe AS und somit am Eingang E1 des Komparators K ein
Wert der größer gleich
16 ist, so wird am Ausgang des Komparators A ein Signal logisch "1" erzeugt, wie aus der Zeile zum Zeitpunkt
ti = T4 hervorgeht. Dies bewirkt, daß der Multiplexer M1 von der
Stellung L auf die Stellung H umgeschalten wird und an der Subtraktionsstufe
SS1 nunmehr nicht mehr Null sondern der Maximalwert subtrahiert
wird. Im Beispiel ergibt sich damit am Ausgang der Subtraktionsstufe
SS1 der Wert 0, da ja am Eingang E1 des Komparators K der Wert 16
anliegt und im Speicher Zmax ebenfalls der Wert 16 gespeichert ist.
In Folge entsteht somit die in 2 zum
Wert 4d gehörende
und dargestellte Binärsignalfolge
als Pulspausensignal. Das am Ausgang des Komparators K erzeugte Pulspausensignal
kann somit – wie
bereits erwähnt – zur Ansteuerung
eines Aktuators, beispielsweise eines Schrittmotors oder eines Analogmotors,
verwendet werden. Dabei kann auch gemäß der Einrichtung nach 3 die höchstwertige Stelle des Binärwortes
Ze* als Signal für
die Drehrichtung des Aktuators verwendet werden.
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Zur
Ansteuerung eines Analogmotors kann der Gleichanteil des Pulspausensignals
am Ausgang A des Komparators K verwendet werden. Zur Bildung dieses
Gleichanteils eignet sich vorteilhaft die Schaltung gemäß 4, die aus zwei UND-Gattern,
verschiedenen Widerständen,
Kondensatoren und Negatoren sowie einem Differenzverstärker D besteht.
Das vom Komparator kommende Pulspausensignal wird auf den Eingang A
der Analogschaltung gelegt ein zweiter Eingang ist für das Richtungssignal
Ze* vorgesehen und ein dritter Eingang für ein Enable-Signal. Die Widerstände und
Kondensatoren R8 und C3 bzw. R9 und C4 stellen Tiefpässe zum
Einglätten
des Pulspausensignals dar. Auch bei niedrigen Bitwechselfrequenzen
um den Nullpunkt herum läßt sich
das Pulspausensignal noch gut einglätten, da die darin enthaltene
Grundwelle nur noch mit einer Amplitude von 2LSB (least significant
bit) auftritt. Die Widerstände
R8 bis R13 und der Operationsverstärker D bringen die Ausgangsspannung
auf den geforderten Pegel. Ein Vorteil der gezeigten Schaltung ist, daß bei Vorzeichenwechsel
am Operationsverstärker
keine Polaritätsumschaltung
nötig ist.
Die bei Vorzeichenwechsel der Eingangsgröße Ze* erzeugten Impulse geringer
Frequenz werden lediglich auf den anderen Eingang des Operationsverstärkers umgesteuert.
Arbeitspunktmäßig wird
nichts umgeschaltet, und somit sind Offset-Sprünge ausgeschlossen. Beide UND-Gatter
sollten sich auf einen gemeinsamen Chip befinden, damit bei der
Ausgabe von 0, also wenn kein Impuls auftritt, ihre dann nahezu
gleichen Restspannungen keinen zusätzlichen Offset erzeugen. Über einen
zusätzlichen
Enable-Eingang für
beide Gatter kann auf einfache Art und Weise bei beliebiger Ansteuerung über die
Eingänge
A und Ze* die Ausgangsspannung Ua = 0V für sicherheitsrelevante Maßnahmen
erzwungen werden.
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Die
Genauigkeit an den maximalen Spannungsendwerten des Wandlers ist
zum einen von der Genauigkeit der Betriebsspannung der Gatter und
zum anderen von der unterschiedlichen Verzögerung von Ein- und Ausschaltflanke
bei den hohen Bitwechselfrequenzen abhängig. Bei Anwendung des Wandlers
in den Lagereglern spielt dies im allgemeinen keine Rolle. Sind
höhere
Genauigkeiten gefordert, besteht die Möglichkeit der Umschaltung der
Rechenfrequenz auf niedrigere Frequenz bei höherer Ausgangsspannung (vergrößern von
T0) mit Hysterese der Umschaltpunkte in
Abhängigkeit
von der Durchfahrrichtung auf der Kennlinie. Da bei höheren Spannungen
die im Pulspausensignal auftretenden niederfrequenten Spektralanteile
nach wie vor nur mit geringer Amplitude auftreten, ist die Siebung
auch bei tieferen Rechenfrequenzen bei obiger Dimensionierung gewährleistet.
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Das
Pulspausensignal stellt eine Frequenz fs mit
Ze* Impulsen je Periode T dar, das zur Ansteuerung eines Schrittmotores
verwendet werden kann. Es ist dabei zu berücksichtigen, daß der Schrittmotor
den vom Lageregler ausgegebenen Binärwerten, die der Geschwindigkeitsführungsgröße e = Ze
entsprechen, folgen kann. Ist dies nicht der Fall, so müssen die
Geschwindigkeitssollwerte zunächst
entsprechend vorverarbeitet werden, bevor sie in ein Pulspausensignal
gewandelt werden.
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Diese
Vorverarbeitung kann beispielsweise durch eine digitale Filterung
geschehen. Die Digitalisierung der vom Lageregler in der Tastzeit
Ta erzeugten Geschwindigkeitssollwerte (die bei Beschleunigungsvorgängen eine
treppenförmige
Geschwindigkeitsrampe bilden) ermöglicht eine einfache Anpassung
an die jeweilige Tastzeit der Lageregelung durch digitale Veränderung
der Filterparameter.
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Digitale
Filter werden i.a. mittels digitalen Signalprozessoren (DSP) als
FIR oder IIR Strukturen realisiert. Wenn kein DSP zur Verfügung steht,
muß eine
an das Problem angepaßte
und mit minimalen Aufwand realisierbare Filterstruktur gesucht werden.
Praktische Versuche ergaben, daß zur
Einglät tung
des Geschwindigkeitssollwertes X ein Potenzfilter zweiter Ordnung
mit der Übertragungsfunktion F(p) = Y(p)/X(p) = 1/(1+pTf)2 (1)genügt, wenn
die Grenzfrequenz des Filters so gewählt wird, daß die Bedingung fg ≈ 1/(2...4)Ta (2)mit
Ta = Abtastzeit der Lageregelung
Tf = Zeitkonstante des Filters
erfüllt ist.
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Aus
(1) erhält
man durch formale Substitution von p die für große Verhältnisse T
f/T
af gültige
Differenzengleichung:
T
af = Periode der Abtastung des Filters
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Läßt man sinnvollerweise
nur binär
gestufte Verhältnisse
Tf/Taf = 2n–1
zu, dann vereinfacht sich (3) zu Yk = 2–2nXk+2Yk–1–21–nYk–1–Yk–2+21–nYk–2–2–2nYk–2 (4)mit
Yk = Ausgangswert des Filters zum Zeitpunkt
k
Yk–1 =
Ausgangswert des Filters zum Zeitpunkt k–1
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Gleichung
(4) kommt einer Hardwarerealisierung entgegen, da lediglich Additionen
und Subtraktionen der entsprechend verschobenen Werte der Ein- bzw.
Ausgangsgrößen zu aktuellen
und vergangenen Tastzeitpunkten notwendig sind. Es sind keine Multiplikationen
mit Koeffizienten erforderlich, die nicht 2-er Potenzen sind. Die
gewählte
Filterstruktur garantiert außerdem
Stabilität.
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Es
ist sinnvoll, die Werte für
n auf 3...7 zu beschränken.
Die Anpassung der Filtergrenzfrequenz an die jeweilige Tastzeit
der Lageregelung gemäß Gleichung
(1) kann durch Festlegung von n und/oder durch die Wahl von Taf erfolgen. Der Frequenzgang des Filter
wird durch |G(f')| = 2–2n/(1+z2 ∞–2z∞cos2πf') (5)beschrieben.
Mit
z∞ =
2-fach Polstelle in der Z-Ebene bei z∞ =
(1–1/2n)
f' =
f∙Taf normierte Frequenz
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Für n = 3...7
und Abtastzeiten Taf von 8, 16, 32, 64μs ergeben
sich aus Gleichung (5) folgende Grenzfrequenzen des Filters in 1/s:
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Die
Tabelle 3 zeigt, daß mit
obiger Stufung der Filtertastzeit Taf und
der Konstanten n, die die Filterzeitkonstante Tf =
(2n–1)Taf bestimmt, die Anpassung des Filters gemäß Gleichung
(1) für
Lageregelungstastzeiten Ta von (0,5...8)ms hinreichend möglich ist.
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Als
Alternative zur Filterung bietet sich auch die Interpolation des
Geschwindigkeitssollwertes an. Die Interpolation hat den Vorteil,
daß keine
zusätzlichen
Phasendrehungen im Lage regelkreis entstehen und somit gegenüber der
Filterung höhere
Geschwindigkeitsverstärkungen
mit niedrigeren Schleppfehlern erzielbar sind. Zur Hardwarerealisierung
ist weniger Aufwand erforderlich.
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Die
Interpolation wird nach folgender Beziehung durchgeführt: Vn+m =
Vn + (Vn+1–Vn)∙m/2μ (6)Vn: Geschwindigkeitssollwert zum Zeitpunkt
t = n∙Ta
(Ta = Abtastzeit der Lageregelung)
Vn+1:
Geschwindigkeitssollwert zum Zeitpunkt
t = (n+1)∙Ta
m:
Laufparameter der Interpolation m = ∈ {0,1,2,...2μ}
Vn+m: Geschwindigkeitssollwert zum Zeitpunkt
t
= n∙Ta
+ m∙Ti
(Ti = Abtastzeit der Interpolation, wobei Ta/Ti = 2μ sein
muß)
2μ:
Interpolationsvielfaches, binär
gestuft
μ = ∈ {1,2,3,...}
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Die
Division durch 2-er Potenzen entspricht lediglich einer Verschiebung
der Differenz Vn+1–Vn.
Der Divisionsrest braucht nicht berücksichtigt zu werden, da die
Interpolation in der Geschwindigkeitsebene erfolgt und kein Wegfehler
entsteht.
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Die
Möglichkeit
der Interpolation in der Geschwindigkeitsebene ist bereits in der
Patentschrift
DD 301 369 beschrieben,
allerdings unter dem Aspekt der Reduzierung der Schwingneigung und
Erhöhung
der Dynamik von Lageregelkreisen mit analogen Antrieben. Dieselbe
Interpolation läßt sich
aber auch vorteilhaft für
den hier verfolgten Zweck einsetzen.
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Mit
dem grundlegenden Verfahren zur Wandlung eines Binärwertes
in ein Pulspausensignal ist es auch möglich, Schrittmotoren in getasteten
Systemen, die Wegzuwächse
zu äquidistanten
Tastzeitpunkten vorgeben, direkt, d.h. unter Umgehung eines geschlossenen
Lageregelungskreises, betreiben zu können. Damit können die
Vorteile des Schrittmotors (z.B. Zu- und Abschalten mit der Start-Stoppfrequenz)
voll genutzt werden. Ein Ausführungsbeispiel
dieser erfindungsgemäßen Anwendung
ist nachfolgend beschrieben.
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Die
Bewegung translatorischer oder rotatorischer Achsen im Funktionalzusammenhang
(Bahnsteuerung) wird mittels Interpolatoren realisiert, welche die
jeweiligen Achsen in äquidistanten
Zeitabständen
TA mit differentiellen Wegen Δs so beaufschlagt,
daß die
gewünschte
Bahn entsteht. Das Verhältnis Δs/TA entspricht dabei dem Geschwindigkeitssollwert
für die
entsprechende Achse.
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Die
Tastzeiten liegen bei der heute üblichen
Realisierung der Interpolatoren mit Rechnern im Millisekundenbereich.
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Die
Achsantriebe werden im einfachsten Fall der Lageregelung mit P-Regler
mit dem Wert e =
K∙Σ(vsoll –vist) (7)mit
vsoll = Δssoll/TA, vist = Δsist/TA
K = Verstärkungsfaktor
des P-Reglers
beaufschlagt. Im Ergebnis der Summation des Geschwindigkeitsfehlers
pro Tastzeit (Integration) erhält
man den sogenannten Schleppabstand, der bewertet mit K die Führungsgröße e für den Drehzahlregler
des Achsantriebes darstellt. Wegen der Integration im Kreis kann
der Lageregler einer konstanten Sollgeschwindigkeit fehlerfrei folgen.
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Aufgrund
der Tastzeit TA ändert sich in derartigen Regelungen
die Größe e bei
allen Beschleunigungsvorgängen
sprunghaft. zur Ansteuerung von Schrittantrieben ist deshalb neben
der Wandlung der Führungsgröße e in
eine proportionale Frequenz zusätzlich
noch eine Filterung bzw. Feinteilung von e innerhalb der Tastzeit
TA zur Einglättung der sprunghaften Änderungen
notwendig.
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Lösungsmöglichkeiten
zur analogen oder digitalen Realisierung der Frequenzwandlung und
Glättung sind
oben bereits ausführlich
dargestellt.
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Die
oben dargestellten Methoden zum Betreiben von Schrittantrieben in
getasteten Systemen haben folgende Nachteile:
- – Es muß stets
ein Lageregelkreis geschlossen werden, der immer einen für Schrittmotoranwendungen
unerwünschten
Schleppabstand zur Folge hat, welcher bei Anwendung der Filterung
und relativ großer
Tastzeit zunimmt, da sich die erzielbare Geschwindigkeitsverstärkung reduziert.
Aufgrund der Filter- und Streckenzeitkonstanten ist das System schwingfähig (Überschwingen
des Weges beim Positionieren bei zu hoch eingestellter Verstärkung möglich).
- – Nach
Beendigung der Sollwertvorgabe durch den Interpolator wird der Schleppabstand
durch den Lageregelkreis in Form einer e-Funktion abgebaut, woraus
erhöhte
Positionierzeiten resultieren. (bei Schrittantrieben ist sprunghaftes
Anhalten ab der zulässigen
Stoppfrequenz möglich,
ein z.B. rampenförmiges
Abbremsen bis zum Stillstand ist nicht erforderlich).
- – Relativ
großer
Hardwareaufwand zur Filterung bzw. Feinteilung der Führungsgröße e notwendig.
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Geht
man davon aus, daß vom
Interpolator Wegzuwächse Δs in Form
von Schritten, die in der Tastzeit TA abzufahren
sind, ausgegeben werden, kann zur Ansteuerung von Schrittantrieben
auf eine Lageregelung verzichtet werden, wenn eine Einrichtung die
Anzahl von Schritten des Weges Δs
möglichst
gleichförmig
verteilt und vollständig über die
Zeit TA ausgibt.
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Diese
Voraussetzungen erfüllt
das anhand von 1 beschriebene
rückgekoppelte
Addierwerk. Das Addierwerk ist somit nicht nur – wie oben beschrieben – als linearer
Frequenzwandler bzw. PWM-Generator zur Digital-Analog-Wandlung nutzbar,
sondern auch als Wegfeininterpolator zur direkten Ansteuerung eines Schrittmotors.
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Bedingung
für die
Nutzung als Wegfeininterpolator ist die Einhaltung folgenden Zusammenhangs: TA =
2n∙T0 (8)mit
T0 = Periodendauer des Rechentaktes des Addierwerkes
n
= Anzahl der Bitstellen des Addierwerkes
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Für ein 4-Bit
Addierwerk ist die Pulsausgabe für Δs1 = 3 und Δs2 = 5 in 5 dargestellt. Der Interpolator
lädt jeweils
mit CLKCY (Tastzeitpunkt TA) das Inputregister
des Addierwerkes (1)
mit dem neuen zu verfahrenden Weg. Mit dem letzten Rechentakt eines
Tastzeitzyklusses wird stets der letzte Impuls ausgegeben. Für einen
Wertebereich von maximal Ze* = 2n können dann
in der Tastzeit Ta maximal 2n –1 negative
und 2n –1–1 positive Werte interpoliert
werden.
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Zur
noch gleichförmigeren
Verteilung der Impulsfolge über
die Zeit ist dem Addierwerk ein binärer Nachteiler mit dem Teilerverhältnis 1/N
nachgeschaltet. Die Wege Δs
sind dann vor der Ausgabe zum Addierwerk mit N zu multiplizieren.
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6 zeigt das Zusammenwirken
der einzelnen Komponenten der Wegfeininterpolation.
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Selbstverständlich läßt sich
das gezeigte Prinzip zur Wegfeininterpolation auch in Verbindung
mit einem Lageregelkreis anwenden.
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Im
einfachsten Fall ist dem Addierwerk ein Vor-Rückwärtszähler nachzuschalten, der die
Sollwertimpulse vom Addierwerk und die Istwertimpulse eines Gebers
vorzeichenrichtig gemäß Gleichung
7 zählt.
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Der
Zählerstand
repräsentiert
dann die Größe e und
kann beispielsweise einem Digital-Analog-Wandler zugeführt werden.
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Ist
ein höherer
Regelalgorithmus (PID, nichtlin. Regelung, Fuzzy u.dgl.) bzw. Korrekturrechnungen oder
Fehlerkompensationen (z.B. Drift- und Spindelsteigungsfehlerkorrektur,
Reibungskompensation usw.) notwendig, dann ist es sinnvoll, Soll-
und Istwertimpulse separat zu zählen
und die gewünschten
Funktionen mittels eines Controllers über Software zu realisieren.
Die Tastzeit der dann zwangsweise notwendigen Tastung ist dabei
etwa eine 10-er Potenz unter der Tastzeit des eigentlichen Interpolators
zu erwarten, so daß auch Strecken
mit kleinen Systemzeitkonstanten in Lageregelung mit entsprechend
hoher Geschwindigkeitsverstärkung
betrieben werden können.
