KR100644277B1 - 디지털 단일칩 스테레오 진폭 변조기 - Google Patents

디지털 단일칩 스테레오 진폭 변조기 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 디지털 단일칩 스테레오 진폭 변조기에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 단일칩으로 구현하되, 단일 시스템 클럭을 사용하여 모든 신호간의 정확한 동기를 취하고, 디지털 진폭 변조기를 단일 칩화함으로써 집적도를 높이며, 또한 직접 디지털 주파수 합성기(DDFS)를 사용함으로써 위상지연을 없애고 수신측에서의 신호 분리도를 증가시킬 수 있는 디지털 단일칩 스테레오 진폭 변조기를 제공하고자 함.
3. 발명의 해결 방법의 요지
본 발명은, 좌(Left) 음성신호와 우(Right) 음성신호에 대한 위상변조각과 상기 좌 음성신호와 우 음성신호를 합성한 신호(좌/우 가산신호)를 디지털신호로 입력받아 스테레오 진폭변조를 수행하는 디지털 단일칩 스테레오 진폭 변조기에 있어서, 외부의 주파수 조정부로부터 입력되는 주파수 조정 워드를 클럭 주파수에 따라 계수하여 출력하기 위한 위상누산수단; 상기 위상누산수단의 출력값과 상기 입력된 위상 변조각을 합하여, 위상변조된 반송파의 위상 변조값을 생성하기 위한 위상변조수단; 상기 위상변조수단으로부터 위상 변조값을 입력받아 상기 위상 변조값과 소정의 제 1 기준 위상값과의 차이값(위상 차이값)을 구한 후, 상기 위상 변조값이 상기 제 1 기준 위상값보다 크면 상기 위상 차이값을 주파수 위상 제어 신호로 출력하고 상기 위상변조값이 상기 제 1 기준 위상값 이하이면 상기 위상 변조값을 주파수 위상 제어 신호로 출력하기 위한 위상제어수단; 상기 위상제어수단으로부터 입력된 주파수 위상 제어 신호와 소정의 제 2 기준 위상값과의 비교결과에 따라, 상기 위상변조값에 해당하는 정현파형의 위상변조된 반송파를 출력하기 위한 삼각함수 계산수단; 상기 삼각함수 계산수단으로부터 출력된 위상변조된 반송파를 분배하기 위한 반송파 분배수단; 상기 반송파 분배수단에서 분배된 위상변조된 반송파와 상기 좌/우 가산신호를 입력으로 하여, 반송파 억압 진폭 변조를 하기 위한 반송파억압 진폭 변조수단; 상기 반송파 분배수단에서 분배된 위상변조된 반송파와 상기 반송파 억압 진폭 변조수단의 출력신호의 동기를 맞추기 위하여, 상기 반송파 분배수단에서 분배된 위상변조된 반송파를 래치하기 위한 래치 수단; 및 상기 반송파 억압 진폭 변조수단의 출력신호와 상기 래치수단의 출력신호를 입력으로 하여, 큰 반송파 진폭 변조를 하기 위한 큰 반송파 진폭 변조수단을 포함함.
4. 발명의 중요한 용도
본 발명은 디지털 방식 스테레오 진폭 변조 등에 이용됨.
진폭 변조, 디지털 단일칩, 스테레오 진폭 변조.

Description

디지털 단일칩 스테레오 진폭 변조기{Digital one-chip Stereo Amplitude Modulating Module}
도 1 은 종래의 아날로그 양립성 직교 진폭 변조(C-QUAM) 장치의 구성도.
도 2 는 본 발명에 따른 디지털 단일칩 스테레오 진폭 변조 시스템의 일실시예 전체 구성도.
도 3 은 본 발명에 따른 상기 도 2의 디지털 단일칩 스테레오 진폭 변조기의 일실시예 상세 구성도.
도 4 는 본 발명에 따른 상기 도 3의 위상 누산기의 일실시예 상세 구성도.
도 5 는 본 발명에 따른 상기 도 3의 위상 제어기의 일실시예 상세 구성도.
도 6 은 본 발명에 따른 상기 도 3의 삼각함수 계산회로의 일실시예 상세 구성도.
도 7 은 본 발명에 따른 상기 도 3의 위상 변조기와 진폭 변조기의 일실시예 상세 구성도.
도 8 은 본 발명에 따른 상기 도 3의 파이프라인 곱셈기의 일실시예 상세 구성도.
* 도면의 주요 부분에 대한 부호 설명
201 : 위상 변조각 계산부 202,204 : 아날로그-디지털 변환기
203 : 외부 신호 가산기 205 : 반송 주파수 조정부
206 : 디지털 단일칩 스테레오 진폭 변조기
207 : 디지털-아날로그 변환기 208 : 저역 통과 필터
301 : 위상 누산기 302 : 위상 변조기
303 : 위상 제어기 304 : 삼각함수 계산회로
305 : 반송파 분배기 306 : 4단 래치
307 : 4단 파이프라인 곱셈기(반송파억압 진폭변조부)
308 : 진폭 변조기(큰반송파 진폭변조부)
본 발명은 디지털 스테레오 진폭 변조기에 관한 것으로, 특히 기존의 아날로그 방식 스테레오 방식의 양립성 직교 진폭 변조(C-QUAM : Compatible Quadrature Amplitude Modulation) 장치를 디지털 처리함으로써, 고집적도, 높은 안정성, 데이터 지연 제거 및 고해상도의 출력 등을 얻을 수 있는 디지털 단일칩 스테레오 진폭 변조기에 관한 것이다.
도 1 은 종래의 아날로그 양립성 직교 진폭 변조(C-QUAM) 장치의 구성도로서, 도면에 도시된 바와 같이, "101"은 매트릭스 회로, "102,105"는 평형 변조기, "103"은 반송파 발진기, "104"는 위상 천이부, "106"은 합성기, "107"은 진폭 변조부, 그리고 "108"은 리미터를 각각 나타낸다.
양립성 직교 진폭 변조(C-QUAM) 방식은 직교 변조 방식을 사용하여 두 개의 독립적인 음향신호를 변조하여 전송하는 방식으로서, 직교 진폭 변조(QUAM) 파의 발생은 다음과 같다.
먼저, 외부로부터 입력된 좌신호(L)와 우신호(R)를 매트릭스 회로(101)에서 가산하고, 반송파 발진기(103)로부터 발생한 반송파(cosωct)를 좌신호와 우신호의 가산신호(L+R)로 평형변조기(102)에서 평형변조하고((L+R)cosωct), 또한 외부로부터 입력된 좌신호(L)와 우신호(R)를 매트릭스 회로(101)에서 감산하고, 반송파 발진기(103)로부터 발생한 반송파(cosωct)를 위상 천이부(104)에서 π/2 만큼 위상 천이시킨 반송파(cos(ωct + π/2))를 좌신호와 우신호의 감산신호(L-R)로 평형변조기(105)에서 평형변조한다((L-R)cos(ωct + π/2)).
그리고, 합성기(106)는 상기 평형 변조된 파를 합성한 후에, 이 합성파에 반송파 발진기(103)로부터의 반송파를 다시 합성한다. 여기서, 합성파는 (L+R)로 진폭 변조되고, (L-R)로 위상변조된 것이고, θ는 위상편이로 (L-R)의 진폭에 따라서 변한다. 이 때문에 합성파 v1은 직교 위상 변조파라고도 한다.
이러한 직교 진폭 변조(QUAM)파 v1을 수학식으로 나타내면, 하기의 [수학식 1]과 같다.
v1 = (1+L+R)cosωct + (L-R)cos(ωct + π/2)
=
Figure 111999009575118-pat00001
* cos(ωct + θ)
여기서, θ= tan-1 ((L-R)/(1+L+R))
그러나, 도 1에서 발진 주파수에 대하여 π/2의 위상을 직교시킨 직교 반송파를 합성하는 과정에서 종래의 아날로그 방식에서는 주파수간의 위상 지연이 발생한다. 이러한 위상 지연이 없어야만 신호가 동일한 시간 축에서 위상 변조된 반송파에 대해 외부 음성 입력신호가 진폭 변조하게 되며, 수신 측에서도 일그러짐이 없는 신호를 수신함으로써 신호 분리도를 최대화할 수 있다.
상기한 바와 같은 종래의 아날로그 방식 양립성 직교 진폭 변조(C-QUAM) 장치에서는 기준 반송파와 직교 반송파간의 주파수 위상이 지연되고, 외부 입력 신호에 대한 데이터가 지연되며, 동기를 맞추기가 어렵고, 또한 튜닝의 정확도 및 집적도가 떨어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 단일칩으로 구현하되, 단일 시스템 클럭을 사용하여 모든 신호간의 정확한 동기를 취하고, 디지털 진폭 변조기를 단일 칩화함으로써 집적도를 높이며, 또한 직접 디지털 주파수 합성기(DDFS)를 사용함으로써 위상지연을 없애고 수신측에서의 신호 분리도를 증가시킬 수 있는 디지털 단일칩 스테레오 진폭 변조기를 제공하는데 그 목적이 있다.
삭제
상기의 목적을 달성하기 위한 본 발명은, 좌(Left) 음성신호와 우(Right) 음성신호에 대한 위상변조각과 상기 좌 음성신호와 우 음성신호를 합성한 신호(좌/우 가산신호)를 디지털신호로 입력받아 스테레오 진폭변조를 수행하는 디지털 단일칩 스테레오 진폭 변조기에 있어서, 외부의 주파수 조정부로부터 입력되는 주파수 조정 워드를 클럭 주파수에 따라 계수하여 출력하기 위한 위상누산수단; 상기 위상누산수단의 출력값과 상기 입력된 위상 변조각을 합하여, 위상변조된 반송파의 위상 변조값을 생성하기 위한 위상변조수단; 상기 위상변조수단으로부터 위상 변조값을 입력받아 상기 위상 변조값과 소정의 제 1 기준 위상값과의 차이값(위상 차이값)을 구한 후, 상기 위상 변조값이 상기 제 1 기준 위상값보다 크면 상기 위상 차이값을 주파수 위상 제어 신호로 출력하고 상기 위상변조값이 상기 제 1 기준 위상값 이하이면 상기 위상 변조값을 주파수 위상 제어 신호로 출력하기 위한 위상제어수단; 상기 위상제어수단으로부터 입력된 주파수 위상 제어 신호와 소정의 제 2 기준 위상값과의 비교결과에 따라, 상기 위상변조값에 해당하는 정현파형의 위상변조된 반송파를 출력하기 위한 삼각함수 계산수단; 상기 삼각함수 계산수단으로부터 출력된 위상변조된 반송파를 분배하기 위한 반송파 분배수단; 상기 반송파 분배수단에서 분배된 위상변조된 반송파와 상기 좌/우 가산신호를 입력으로 하여, 반송파 억압 진폭 변조를 하기 위한 반송파억압 진폭 변조수단; 상기 반송파 분배수단에서 분배된 위상변조된 반송파와 상기 반송파 억압 진폭 변조수단의 출력신호의 동기를 맞추기 위하여, 상기 반송파 분배수단에서 분배된 위상변조된 반송파를 래치하기 위한 래치 수단; 및 상기 반송파 억압 진폭 변조수단의 출력신호와 상기 래치수단의 출력신호를 입력으로 하여, 큰 반송파 진폭 변조를 하기 위한 큰 반송파 진폭 변조수단을 포함한다.
본 발명은 특히 저전력 CMOS 소자로 제작된 디지털 단일칩 스테레오 AM 변조기로서, 기존의 아날로그 스테레오 C-QUAM 방식 AM 변조 장치를 디지털 처리함으로써 데이터의 지연 제거, 고집적도, 고안정성, 고행상도의 출력 등을 얻을 수 있도록 한 고성능 디지털 단일칩 스테레오 AM 변조기에 관한 것이다.
종래의 아날로그 C-QUAM AM 변조 장치에서는 기준 반송파와 직교 반송파간의 위상 지연 및 데이터 지연, 신호간의 동기 맞춤 그리고 튜닝의 어려움 등이 발생하였으나, 본 발명에서는 이를 디지털 처리하여 단일칩화함으로써 회로의 집적도 튜닝의 안정성을 향상시킬 수 있으며, 단일 시스템 클럭을 사용하여 동기를 맞춤으로써 아날로그 회로에서 발생하는 주파수 위상 지연, 데이터 지연을 제거하고 신호의 왜곡없는 변조를 할 수 있으며, 동시에 수신측의 신호 분리도를 크게 향상시킬 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2 는 본 발명에 따른 디지털 단일칩 스테레오 진폭 변조 시스템의 일실시예 전체 구성도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 디지털 단일칩 스테레오 진폭 변조 시스템은, 독립된 적어도 두 개의 외부 신호(좌신호(L)와 우신호(R))에 대하여 위상변조각을 구하기 위한 위상변조각 계산부(201)와, 위상변조각 계산부(201)의 아날로그 출력신호(위상변조각)를 디지털 신호로 변환하기 위한 아날로그-디지털 변환기(202)와, 외부 신호(좌신호(L)와 우신호(R))를 가산하기 위한 외부 신호 가산기(203)와, 외부 신호 가산기(203)의 아날로그 출력신호를 디지털 신호로 변환하기 위한 아날로그-디지털 변환기(204)와, 반송 주파수의 합성을 위하여 주파수를 조정하기 위한 반송 주파수 조정부(205)와, 아날로그- 디지털 변환기(202,204), 반송 주파수 조정부(205)의 출력신호와 외부 제어 신호를 입력으로 하여, 디지털 스테레오 진폭 변조를 하기 위한 디지털 단일칩으로 된 스테레오 진폭 변조기(204)와, 디지털 단일칩 스테레오 진폭 변조기(206)의 출력신호를 아날로그 신호로 변환하기 위한 디지털-아날로그 변환기(207)와, 디지털-아날로그 변환기(207)의 출력신호를 필터링하기 위한 저역 통과 필터(208)를 포함한다.
위상변조각 계산부(201)는 독립된 두개의 외부 음성신호(좌신호(L)와 우신호(R))에 대하여 위상 변조각을 구하고, 이 위상각을 아날로그-디지털 변환기(202)는 디지털 값으로 변환한다.
외부신호 가산기(203)는 독립된 두개의 외부 음성신호(L, R)를 가산하고, 이 합성된 출력값을 아날로그-디지털 변환기(204)는 디지털 값으로 변환한다.
디지털 단일칩 스테레오 진폭 변조기(206)는 디지털화된 위상 변조각 계산부(201)의 출력값과 외부신호 가산기(203)의 출력값, 반송 주파수의 합성을 위해 입력되는 반송 주파수 조정부(205)의 출력값, 스테레오/ 모노 제어신호, 테스트 모드 제어신호, 반송파 억압/큰 반송파 진폭 변조 모드 제어신호, 클럭, 및 리셋 신호를 입력받아 스테레오 진폭 변조를 한다.
디지털-아날로그 변환기(207)는 디지털 스테레오 진폭 변조기(206)의 출력을 입력으로 하여 아날로그 신호로 변환시키는데, 이 변환된 아날로그 신호는 저역 통과 필터(208)를 거쳐서 스테레오 진폭 변조 신호가 출력된다.
도 3 은 본 발명에 따른 상기 도 2의 디지털 단일칩 스테레오 진폭 변조기(206)의 일실시예 상세 구성도로서, 도면에서 "301"은 위상 누산기, "302"는 위상 변조기, "303"은 위상 제어기, "304"는 삼각함수 계산회로, "305"는 반송파 분배기, "306"은 4단 래치, "307"은 4단 파이프라인 곱셈기, 그리고 "308"은 진폭 변조기를 각각 나타낸다.
주파수간의 위상지연이 없는 주파수 합성을 하며 동시에 수신측에서의 신호 분리도를 향상시킬 수 있도록 하기 위해서 직접 디지털 주파수 합성기(DDFS: Direct Digtal Frequency Synthesizer)를 사용하는데, 이는 위상 누산기(301), 위상 변조기(302), 위상 제어기(303), 삼각함수 계산회로(304), 반송파 분배기(305), 및 진폭 변조기(308)로 구성된다.
위상 변조된 반송파를 합성하기 위해 사용되는 직접 디지털 주파수 합성기는 주파수 조정 2진 데이터 워드를 클럭 주파수에 따라 계수하여 출력하도록 하는 위상 누산기(301)와, 위상 누산기(301)의 값과 외부에서 입력되는 위상 변조각을 덧셈 연산하는 위상 변조기(302)와, 위상 변조된 값을 입력으로 하여 반송파형을 나타내는 디지털 데이터로 출력하도록 하는 16비트의 입력과 16비트의 출력을 갖는 삼각함수 계산회로(304), 삼각함수 계산회로(304)로부터 출력된 반송파에 외부에서 합성된 음성신호를 곱셈 연산하는 진폭변조기(308)를 포함하며, 위상 제어기(303) 앞단에 위상 변조기(302)를 두어 기준 반송파와 90도 위상 천이된 직교 반송파간의 위상 지연이 전혀 없는 반송파를 합성한다. 또한, 반송파 억압 진폭변조를 하기 위해 삼각함수 계산회로(304) 다음에 고속 곱셈기(307)를 두어 외부 신호에 대해 반송파 억압 진폭 변조를 하며, 삼각함수 계산회로(304)의 출력 즉, 반송파를 래치(306)시켜 반송파 억압 진폭 변조된 신호와 덧셈을 통해 큰 반송파 진폭변조를 한다. 그리고, 고정된 32비트 주파수 조정 2진 데이터 비트를 입력으로 하여 반송파를 발진한다.
위상 누산기(301)는 큰 반송파 진폭변조 또는 반송파 억압 진폭 변조에서 사용되는 반송파를 합성하기 위하여, 주파수 레지스터에 주파수 조정부(205)로부터의 32비트 주파수 조정워드를 입력받으며, 주파수 조정부(205)의 출력과 위상 레지스 터의 출력을 입력으로 하여 덧셈 연산을 하는 32비트 위상 가산기와, 위상 가산기의 출력을 저장하는 위상 레지스터로 구성되며, 32비트 위상 레지스터의 출력 중 상위 16비트를 위상 변조기의 입력으로 출력한다.
위상 변조기(302)는 위상 누산기(301)에서 출력된 상위 16비트와 외부에서 받아들인 16비트 위상 변조각(θ)을 합하여 위상 변조된 반송파의 위상 변조값(ωct + θ)을 출력한다.
위상 제어기(303)는 위상 변조기(302)로부터 주파수의 위상 변조값을 입력받아, 삼각함수 계산회로(304)에 의해 합성되는 주파수의 위상을 제어하기 위한 위상 제어신호를 삼각함수 계산회로(304)로 출력한다.
삼각함수 계산회로(304)는 위상 제어기(303)의 출력을 입력으로 하여, 그 위상 변조값에 해당하는 위상 변조된 반송파를 출력한다.
반송파 분배기(305)는 삼각함수 계산회로(304)에서 출력된 위상 변조된 반송파를 4단 파이프라인 곱셈기(307)와 4단 래치(306)의 입력으로 출력시킨다.
4단 파이프라인 곱셈기(307)는 외부에서 계산되어진 좌신호(L)와 우신호(R)의 합성신호(L+R)와 반송파 분배기(305)의 출력을 입력으로 하여, 반송파 억압 진폭 변조를 하여 (L+R)cos(ωct + θ)를 출력한다.
4단 래치(306)는 4단 파이프라인 곱셈기(307)의 입력값에 대한 출력이 4클럭 이후에 생기므로, 반송파 분배기(305)의 출력과 4단 파이프라인 곱셈기(307)의 출력의 데이터 동기를 맞추기 위하여 위해 cos(ωct + θ)를 4단 래치한다.
진폭 변조기(308)는 4단 파이프라인 곱셈기(307)의 출력과 4단 래치(306)의 출력을 입력으로 하고, 선택 비트를 두어 반송파 억압 진폭변조를 출력할 경우에는 4단 파이프라인 곱셈기(307)의 출력을 진폭 변조기(308)의 출력으로 하고, 큰 반송파 진폭 변조를 할 경우에는 4단 파이프라인 곱셈기(307)의 출력과 4단 래치(306)의 출력을 덧셈 연산함으로써 (1+L+R)cos(ωct + θ)를 출력한다.
위상 누산기(301), 위상 변조기(302), 위상 제어기(303), 삼각함수 계산회로(304), 반송파 분배기(305), 4단 래치(306), 4단 파이프라인 곱셈기(307), 및 진폭 변조기(308)에 대해서 모든 신호간의 정확한 동기가 이루어지도록 단일 시스템 클럭을 사용한다.
도 4 는 본 발명에 따른 상기 도 3의 위상 누산기(301)의 일실시예 상세 구성도로서, 도면에서 "401"은 주파수 레지스터, "402"는 위상 가산기, 그리고 "403"은 위상 레지스터를 각각 나타낸다.
주파수 레지스터(401)는 큰 반송파 진폭 변조 또는 반송파 억압 진폭 변조에서 사용되는 반송파를 합성하기 위하여 주파수 조정부(205)로부터 주파수 조정 워드를 입력받는다.
위상 가산기(402)는 주파수 레지스터(401)로부터 전달되는 주파수의 위상과 위상 레지스터(403)로부터 궤환된 위상 가산값을 가산하여 위상 레지스터(403)로 출력한다. 즉, 주파수 레지스터(401)의 데이터 워드와 위상 레지스터(403)의 출력값을 가산하여 클럭 주파수에 따라 위상 레지스터(403)로 출력한다.
위상 레지스터(403)는 위상 가산기(402)의 출력을 저장하여 위상 가산기(402)로 피드백시키며, 또한 32비트 위상 레지스터의 출력 중 상위 16비트를 위상 변조기(302)의 입력으로 출력한다.
도 4와 같은 위상 누산기(301)는 상기와 같은 피드백 과정을 반복함으로써, 주파수 레지스터로부터 전달된 주파수의 위상을 누산하고, 이 누산된 위상값을 시스템 클럭에 따라 위상변조기(302)로 출력한다.
도 5 는 본 발명에 따른 상기 도 3의 위상 제어기(303)의 일실시예 상세 구성도로서, 도면에서 "501"은 위상 비교기, "502"는 멀티플렉서, "503"은 위상 감산기, 그리고 "504"는 선택신호 발생부를 각각 나타낸다.
위상 비교기(501)는 위상 변조기(302)에서 변조된 위상값(위상 변조값)과 미리 설정된 기준 위상값의 크기를 비교하고, 위상 감산기(503)는 위상 변조기(302)에 의해 변조된 위상값(위상변조값)에서 미리 설정된 기준 위상값을 감산하여 위상 차이값을 구한다. 여기서, 미리 설정된 기준 위상값은 π/2이다.
선택신호 발생부(504)는 위상 비교기(501)의 비교 결과를 입력받아 선택신호를 발생하며, 멀티플렉서(502)는 선택신호 발생부(504)로부터 전달된 선택신호에 따라 위상 누산기(301)에 의해 누산된 위상값과 위상 감산기(503)에 의해 감산된 위상값을 선택적으로 출력한다.
위상 변조기(302)에 의해 변조된 위상값이 전달되면, 위상 비교기(501)는 위상 변조기(302)에 의해 변조된 위상값을 위상 감산기(503)와 멀티플렉서(502)로 전달하면서, 위상 변조기(302)로부터 전달된 위상 변조값과 기준 위상값의 크기를 비교하여 비교 결과를 선택신호 발생부(504)로 전달한다.
이때, 위상 비교기(501)에 의한 비교 결과, 위상 변조값이 기준 위상값보다 크면, 선택신호 발생부(504)는 선택신호 '1'을 멀티플렉서(502)로 출력하고, 위상 변조값이 기준 위상값보다 작으면, 선택신호 발생부(504)는 선택신호 '0'를 멀티플렉서(502)로 출력한다.
그리고, 멀티플렉서(502)는 선택신호 발생부(504)로부터 선택신호 '1'이 전달되면, 위상 변조기(302)에 의해 감산된 위상값을 위상 제어신호로서 삼각함수 계산회로(304)로 출력한다.
즉, 위상 제어기(303)는 위상 변조에 의해 변조된 위상 변조값이 기준 위상값보다 크면, 위상 변조기(302)의 변조 위상값에서 기준 위상값을 감산하여 감산한 위상값을 위상 제어신호로서 삼각함수 계산회로(304)로 출력한다. 그렇지 않고, 위상 변조기(302)에 의해 변조된 위상 변조값이 기준 위상값보다 작으면, 위상 제어기(303)는 위상 변조기(302)에 의해 누산된 위상값을 위상 제어신호로서 삼각함수 계산회로(304)로 출력하게 된다.
도 6 은 본 발명에 따른 상기 도 3의 삼각함수 계산회로(304)의 일실시예 상세 구성도로서, 삼각함수 계산회로(304)는 부호 비트를 발생하기 위한 부호 비트 발생부(601)와 부호 비트에 따라 미리 설정된 X축 좌표값과 Y축 좌표값을 이용하여 정현파형으로 된 합성 주파수를 발생하기 위한 합성 주파수 출력부(602)로 구성되는데, 이는 구하고자 하는 각도의 값이 입력되면 그에 해당하는 사인값과 코사인값을 구하는 회로이다.
부호비트 발생부(601)는, 위상 제어기(303)로부터 출력된 위상 제어신호를 저장하기 위한 레지스터(603)와, 부호비트들을 각각 발생하는 다수의 부호비트 발생기들(604~606)로 구성된다.
다수의 부호비트 발생기(604~606)는 각각 위상 제어기(303)로부터 출력된 위상 제어신호와 외부로부터 입력된 기준 위상값을 가산하거나 또는 레지스터(603)를 통해 전달된 위상제어신호에서 외부로부터 입력된 기준 위상값을 감산하는 가산기(607)와 레지스터(608)로 구성되는데, 기준 위상값과 위상제어신호를 비교하여, 만일 기준 위상값이 위상제어신호보다 크면 가산기(607)는 기준 위상값과 위상 제어신호를 가산하고, 만일 기준 위상값이 위상제어신호보다 작으면 가산기(607)는 위상제어신호에서 기준 위상값을 감산한다. 그리고, 그 결과에 따라 부호비트를 출력하여 각각의 합성 주파수 출력기로 보낸다.
합성 주파수 출력부(602)는 X축 좌표값을 일시 저장하기 위한 레지스터(609)와 Y축 좌표값을 일시 저장하기 위한 레지스터(610)와 부호비트에 따라 X축 좌표값과 Y축 좌표값을 이용하여 합성 주파수를 출력하는 다수의 합성 주파수 출력기들(611~613)로 구성된다.
예를 들어 설명하면, 구하고자 하는 각도가 θ일 때 이를 8 비트의 디지털 값으로 레지스터(603)에 저장하고, 첫 번째 부호비트 발생기(604)의 가산기(607)는 삼각함수 회로의 롬(ROM)에 미리 저장되어 있는 기준 위상값인 알파값(α0 )과 덧셈 연산을 한다. 그 결과는 레지스터(608)에 저장되며, 그 결과는 다음의 부호비트 발생기(605)로 보내지고, 또한 그 결과의 부호에 따라서 1 비트인 부호비트를 합성 주파수 출력기(611)로 보낸다.
그러면, 합성 주파수 출력기(611)에서는 첫 번째 부호비트 발생기(604)의 출력인 부호비트를 입력받아서, 가산기(616,618)에서 덧셈 연산을 할 것인지 뺄셈 연산을 할 것인지를 선택한다. 상세하게 설명하면 다음과 같다.
COS45°값인 0.42가 디지털 값으로 레지스터(609)에 초기값으로 저장되어 있고, SIN45°값인 0.42가 디지털 값으로 레지스터(610)에 초기값으로 저장되어 있고, 이는 쉬프팅부(614,615)에서 각각 1 비트씩 오른쪽으로 쉬프트가 된다. 이후, 가산기(616,618)에서 첫 번째 부호비트 발생기(604)의 출력인 부호비트를 입력받아서 "0"이면 덧셈 연산을 하고, "1"이면 뺄셈 연산을 하여, 그 결과를 레지스터(617,618)에 저장한다. 이 저장된 값은 다음의 합성 주파수 출력기(612)의 입력으로 사용된다.
상기의 과정이 반복 수행되면, 최종적으로 COSθ, SINθ 값이 얻어지는데, 이중 SINθ 값만이 디지털 방식 스테레오 진폭 변조기에 사용된다.
도 7 은 본 발명에 따른 상기 도 3의 위상 변조기(302)와 진폭 변조기(308)의 일실시예 상세 구성도이다.
위상 변조부는 "711" 로서, 선형적 증가를 하는 위상 누산기(710)(702~704)와 정현파에 대한 2진 데이터를 발생시키는 삼각함수 계산회로(707) 사이에 덧셈 연산을 하는 덧셈기(705)를 위치시켜서, 위상 누산기(710)의 출력값과 비선형적인 값을 가지는 외부 입력값(즉, 위상 변조각)을 입력받아 덧셈 연산을 함으로써, 다시 말해 위상 어드레스 값을 변동시킴으로써, 위상 변조를 한다.
진폭 변조부(712,713)는 반송파 억압 진폭 변조부(712)와 큰 반송파 진폭 변조부(713)로 나뉘는데, 반송파 억압 진폭 변조는 4단 파이프라인 고속 곱셈기(701)에서 이루어지는데, 삼각함수 계산회로(707)에서 출력되는 값에 외부에서 입력되는 좌신호(L)와 우신호(R)의 합(L+R)을 곱함으로써 반송파 억압 진폭변조를 한다.
그리고, 큰 반송파 진폭 변조는 덧셈기(709)에서 이루어지는데, 상기 반송파 억압 진폭 변조된 신호 (L+R)cos(ωct + θ)와 반송파 억압 진폭변조에 사용된 cos(ωct + θ)를 덧셈 연산함으로써 큰 반송파 진폭변조를 한다.
도 8 은 본 발명에 따른 상기 도 3의 파이프라인 곱셈기(307)의 일실시예 상세 구성도로서, 도면에서 "801"은 배타적 논리합(XOR: Exclusive-OR) 게이트, "803,804"는 다중화기, 그리고 "805 내지 808"은 가산기를 각각 나타낸다.
또한, 도면에서 "A"는 16 비트의 반송파 분배기의 출력 신호이고, "B"는 좌신호와 우신호의 가산신호를 샘플링한 16 비트의 디지털 음성 신호이며, "C"는 4단 파이프라인 곱셈기의 출력을 의미하며, "A[15]", "B[15]", C[15]"는 최상위비트인 16번째 비트를 의미하고 "A[14:0]", "C[14:0]"는 첫 번째 비트부터 15번째 비트까지를 의미하고, "B[0]", "B[1]" 등은 신호B 의 첫 번째 비트, 두 번째 비트 등을 의미한다.
4단으로 구성된 파이프라인 곱셈기(307)는 외부 신호 가산기(203)의 출력(L+R)과, 반송파 분배기(305)의 출력을 입력으로 하고, 입력되는 두 개의 신호의 최상위 비트를 배타적 논리합(XOR) 게이트(801)에서 배타적 논리합 연산을 하여 4단 파이프라인 곱셈기(307)의 출력의 최상위 비트(C[15])를 만든다.
4단으로 구성된 파이프라인 곱셈기(307)의 제1 파이프라인은 하나의 입력에 대하여 다른 하나의 입력을 다중화기의 선택 비트로 하고, 그 출력 결과를 덧셈 연산을 하는 가산기(805)로 구성된 8개의 블록으로 이루어지고, 나머지 제2 내지 제4 파이프라인은 자리수 조정을 통한 덧셈 연산을 하는 가산기(806~808)를 각각 4개, 2개, 1개로 이루어진다.
입력되는 두 개의 신호에 대하여, 최상위 비트에 대해서만 배타적 논리합(XOR) 연산을 하며, 나머지 하위 비트들에 대하여 제1 파이프라인에서는 비트 확장된 한 개의 입력(A[14:0])에 대하여 다른 한 개의 입력(B[0], B[1])을 다중화기(803,804)에 선택 비트로 입력한다. 즉, 제1 파이프라인에서는 덧셈을 해야 할 모든 비트들을 다중화기를 통해 미리 출력을 하며, 나머지 파이프라인에서는 전 단계의 계산 결과에 대한 자리수 조정을 통하여 덧셈 연산을 한다.
다시 말해, 제1 파이프라인은 다중화기를 이용하여 B[0], B[1], … , B[14]의 비트값이 "1"인 경우에만 출력을 만들어 내고, 나머지 파이프라인은 자리수 조정을 통하여 덧셈 연산으로 첫 번째 비트부터 15번째 비트의 출력값인 C[14:0]을 만들어낸다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 디지털 처리하여 단일칩화함으로써 회로의 집적도 및 튜닝의 안정성을 향상시키고, 단일 시스템 클럭을 사용하여 동기를 맞춤으로써 아날로그 회로에서 발생하는 주파수 위상 지연과 데이터 지연을 제거하고 신호의 왜곡없는 변조를 할 수 있으며, 또한 수신측의 신호 분리도를 현저하게 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 좌(Left) 음성신호와 우(Right) 음성신호에 대한 위상변조각과 상기 좌 음성신호와 우 음성신호를 합성한 신호(좌/우 가산신호)를 디지털신호로 입력받아 스테레오 진폭변조를 수행하는 디지털 단일칩 스테레오 진폭 변조기에 있어서,
    외부의 주파수 조정부로부터 입력되는 주파수 조정 워드를 클럭 주파수에 따라 계수하여 출력하기 위한 위상누산수단;
    상기 위상누산수단의 출력값과 상기 입력된 위상 변조각을 합하여, 위상변조된 반송파의 위상 변조값을 생성하기 위한 위상변조수단;
    상기 위상변조수단으로부터 위상 변조값을 입력받아 상기 위상 변조값과 소정의 제 1 기준 위상값과의 차이값(위상 차이값)을 구한 후, 상기 위상 변조값이 상기 제 1 기준 위상값보다 크면 상기 위상 차이값을 주파수 위상 제어 신호로 출력하고 상기 위상변조값이 상기 제 1 기준 위상값 이하이면 상기 위상 변조값을 주파수 위상 제어 신호로 출력하기 위한 위상제어수단;
    상기 위상제어수단으로부터 입력된 주파수 위상 제어 신호와 소정의 제 2 기준 위상값과의 비교결과에 따라, 상기 위상변조값에 해당하는 정현파형의 위상변조된 반송파를 출력하기 위한 삼각함수 계산수단;
    상기 삼각함수 계산수단으로부터 출력된 위상변조된 반송파를 분배하기 위한 반송파 분배수단;
    상기 반송파 분배수단에서 분배된 위상변조된 반송파와 상기 좌/우 가산신호를 입력으로 하여, 반송파 억압 진폭 변조를 하기 위한 반송파억압 진폭 변조수단;
    상기 반송파 분배수단에서 분배된 위상변조된 반송파와 상기 반송파 억압 진폭 변조수단의 출력신호의 동기를 맞추기 위하여, 상기 반송파 분배수단에서 분배된 위상변조된 반송파를 래치하기 위한 래치 수단; 및
    상기 반송파 억압 진폭 변조수단의 출력신호와 상기 래치수단의 출력신호를 입력으로 하여, 큰 반송파 진폭 변조를 하기 위한 큰 반송파 진폭 변조수단
    을 포함하는 디지털 단일칩 스테레오 진폭 변조기.
  2. 제 1 항에 있어서,
    상기 위상누산수단은,
    상기 큰 반송파 진폭 변조수단 또는 상기 반송파 억압 진폭 변조수단에서 사용되는 반송파를 합성하기 위하여, 상기 주파수 조정부로부터 주파수 조정 워드를 입력받아 저장하는 주파수 저장수단;
    상기 주파수 저장수단의 데이터 워드와 위상저장수단의 출력값을 가산하여 클럭 주파수에 따라 출력하는 위상가산수단; 및
    상기 위상가산수단의 출력을 저장하는 상기 위상저장수단
    을 포함하는 디지털 단일칩 스테레오 진폭 변조기.
  3. 제 2 항에 있어서,
    상기 위상변조수단은,
    상기 위상누산수단의 선형적으로 증가하는 출력값과 상기 위상 변조각을 가산하는 덧셈기로 이루어지는 것을 특징으로 하는 디지털 단일칩 스테레오 진폭 변조기.
  4. 제 3 항에 있어서,
    상기 위상제어수단은,
    상기 위상변조수단에서 출력되는 위상 변조값과 상기 제 1 기준 위상값을 비교하기 위한 위상비교수단;
    상기 위상 변조값에서 상기 제 1 기준 위상값을 감산하여 위상 차이값을 구하기 위상감산수단;
    상기 위상비교수단의 비교 결과에 따라, 상기 위상 변조값이 상기 제 1 기준 위상값보다 크면 상기 위상감산수단의 출력값(위상 차이값)이 멀티플렉싱수단에서 출력되게 하는 선택신호를 생성하고, 상기 위상 변조값이 상기 제 1 기준 위상값 이하이면 상기 변조된 위상값이 상기 멀티플렉싱수단에서 출력되게 하는 선택신호를 생성하기 위한 선택신호 발생수단; 및
    상기 선택신호 발생수단의 선택 신호에 따라, 상기 위상 변조값 또는 상기 위상감산수단의 출력값(위상 차이값)을 위상제어신호로 선택 출력하기 위한 상기 멀티플렉싱수단
    을 포함하는 디지털 단일칩 스테레오 진폭 변조기.
  5. 제 4 항에 있어서,
    상기 삼각함수 계산수단은,
    상기 위상제어수단의 위상제어신호와 상기 제 2 기준 위상값을 비교하여, 상기 제 2 기준 위상값이 더 크면 상기 제 2 기준 위상값과 상기 위상제어신호를 가산하고 상기 제 2 기준 위상값이 더 작으면 상기 위상제어신호에서 상기 제 2 기준 위상값을 감산함으로써 부호비트를 발생시키기 위한 부호비트 발생수단; 및
    상기 부호비트 발생수단에서 발생되는 부호비트에 따라 기설정된 X축 좌표값과 Y축 좌표값을 이용하여 정현파형의 위상변조된 반송파를 출력하기 위한 합성 주파수 발생수단
    을 포함하는 디지털 단일칩 스테레오 진폭 변조기.
  6. 제 5 항에 있어서,
    상기 반송파 억압 진폭 변조수단은,
    상기 반송파 분배수단의 출력신호와 상기 좌/우 가산신호를 입력으로 하여 배타적 논리합 연산을 수행하는 배타적 논리합 연산수단;
    비트 확장된 한 개의 입력에 대하여 다른 하나의 입력을 다중화 수단의 선택비트로 사용하여 가산해야 할 모든 비트들을 다중화 수단을 통하여 출력하는 제1 파이프라인 수단; 및
    상기 제1 파이프라인 수단의 연산 결과에 대해 자리수 조정을 통한 덧셈 연산을 하는 적어도 하나의 제2 파이프라인 수단
    을 포함하는 디지털 단일칩 스테레오 진폭 변조기.
  7. 제 6 항에 있어서,
    상기 큰 반송파 진폭 변조수단은,
    상기 반송파 억압 진폭 변조수단의 출력신호와 상기 래치수단의 출력신호를 가산하는 덧셈기를 포함하는 것을 특징으로 하는 디지털 단일칩 스테레오 진폭 변조기.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 위상누산수단, 상기 위상변조수단, 상기 위상제어수단, 상기 삼각함수 계산수단, 상기 반송파 분배수단, 상기 반송파억압 진폭 변조수단, 상기 래치 수단, 및 상기 큰 반송파 진폭 변조수단은, 단일의 시스템 클럭에 따라 동기가 맞추어지는 것을 특징으로 하는 디지털 단일칩 스테레오 진폭 변조기.
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