KR20000048955A - 파형 선택을 위한 위상 에러 피드백을 가진 주파수 합성기 - Google Patents

Abstract

본 발명은 제 1 주파수를 가지는 다수의 파형을 제공하는 고정 주파수 발진부[203]를 포함하는 주파수 합성기 및 파형 선택부[210]에 관한 것이다. 상기의 각각의 파형은 다른 파형에 대해 시간 지연되고, 상기 파형 선택부는 상기 다수의 파형에서 출력 파형(Fmx)으로서 한 파형을 연속적으로 선택할수 있다. 구현예에서, 상기 파형의 상기 선택은 이상적인 파형에 대해 저-지터를 가지는 출력 파형을 공급하도록 이루어진다.

Description

파형 선택을 위한 위상 에러 피드백을 가진 주파수 합성기{FREQUENCY SYNTHESIZER HAVING PAHSE ERROR FEEDBACK FOR WAVEFORM SELECTION}

통상의 전송부는 전형적으로 주파수의 한 범위상에서의 동작을 요한다. 더우기, 단일 전자 구성 요소내의 이산적(discrete) 디지탈 회로는 특정한 주파수의 입력 클록 신호를 요구한다. 각 경우에서, 다수의 수정 발진부가 요구되는 다양한 주파수의 파형을 공급하는데 사용될수 있다. 상기와 같은 해결은 명백히 비실용적이고 비효율적이다. 특히, 단일 수정 발진부에 의한 단일의 고정된 주파수를 가지는 파형은 소망의 주파수를 가지는 출력 파형을 1 개 이상 생성할 필요에 따라 곱셈 및/또는 나눗셈 된다. 위상 로크 루프(phase-locked loop;PLL)는 출력 파형의 위상과 주파수를 고정 주파수 발진부 파형의 위상과 주파수에 동기시키는데 사용될수 있다.

(발명의 개요)

각 파형은 다른 파형에 대해 시간 지연되는, 제 1 주파수를 가지는 다수의 파형을 제공하는 고정 주파수 발진부 및 다수의 파형에서 출력 파형으로 한 파형을 연속적으로 선택할수 있는 파형 선택부를 포함하는 주파수 합성기에 관한 것이다.

본 발명은 파형 합성과 관련되고 특히, 저-지터(low-jitter) 파형의 합성과 관련된다.

도면을 참조해 하기의 상세한 설명이 더욱 용이하게 이해될수 있다.

도 1은 통상의 주파수 합성기의 계통도이다.

도 2는 본 발명의 주파수 합성기의 실시예의 계통도이다.

도 3은 4 단계(stage) 링 발진부를 위한 예시적인 타이밍도이다.

도 4는 링 발진부(Fosc), 이상적인 클록(Fid), 및 동기된 클록(Fmx)사이의 관계를 나타내는 상세한 타이밍도이다.

도 1은 통상의 PLL 주파수 합성부(frequency synthesizer)[100]의 계통도이다. 주파수 합성부[100]은 고정 주파수(Fref)를 가지는 파형(waveform)을 발생하기 위해 수정[107]을 가진 수정 발진부(crystal oscillator)[105]를 포함한다. 수정 발진부[105]의 파형은 위상 비교부(phase comparator)[115]에 공급된다. N으로 나뉘는 프로그래머블 분할부(programmable divider)[130]는 위상 비교부[115]의 다른 입력으로 연결된다. 동기된 조건하에서, 위상 비교부[115]의 두 입력은 일정한 위상 관계를 가지고 같은 주파수를 가져야 한다. 출력 주파수(Fout)은 N*Fref로 결정된다. 예를 들면, N 값이 감소하면, 분할부(divider)[130]의 주파수 출력은 Fref를 초과할 것이다. 위상 차이가 발생하고 위상 비교부[115]의 출력은 감소할 것이다. 전압 제어 발진부(voltage-controlled oscillator;VCO)[125]에 대한 튜닝 전압(tuning voltage)은 감소하고 결과로서 출력 주파수도 감소할 것이다. N 값이 증가하는 반대의 경우도 참이다. 루프 필터(loop filter)[120]는 VCO[125]에 원하지 않는 노이즈 성분을 전달하지 않기 위해 위상 검출부(phase detector)에서 생성된 원치 않는 성분을 억제한다.

추가적인 구성 요소가 PLL 주파수 합성부에 부가되어 합성될 주파수에 대한 더욱 훌륭한 분해(resolution)를 가능하게 한다. 예를 들면, M으로 나뉘는 분할부가 클록 발진부[105] 및 위상 비교부[115]사이에 삽입될수 있다. 상기 경우 Fout은 (N*Fref)/M 로 결정된다.

1 이상의 출력 클록이 시스템 클록에서 유도될때마다 지터(jitter,클록 주기동안의 시간 편차)가 문제가 된다. 예를 들면, 100 피코초(picosecond;ps)의 최고치 루트 민 스퀘어(Root Mean Square;RMS) 지터가 도 1의 위상 로크 루프 주파수 합성부의 출력에서 요구된다고 가정하자. 위상 비교부[115]의 입력이 될수 있는 가장 높은 공통 정수 주파수(common integer frequency)는 11KHz로 dø/dV에 대한 매우 높은 루프 이득을 야기한다. 높은 이득을 얻기위해 VCO[125]에 요구되는 극히 높은 안정성(stability)은 칩상에 VCO가 포함된 집적 회로(IC) 주파수 합성부를 사용해서 쉽게 얻어지지 않는다. 예를 들면, 위상 검출부(phase detector)가 매 91㎲(1/11 KHz)마다 한번씩만 VCO 위상 에러를 샘플링하므로, 지터를 100 ps로 제한하는데 백만분의 1.1비율의 오픈-루프(open-loop) VCO 안정성이 요구된다.

본 발명은 저 지터를 가지는 출력 클록 파형을 제공하는 주파수 합성부에 관한 것이다. 상기 출력 클록 파형은 통상의 PLL 회로를 사용해 참조 입력 클록에 로크된 발진부에서 유도된다. 실시예에서, 각 단계마다 고정된 공지의 지연을 가진 다단계 차동 링(multi-stage differential ring) VCO는 PLL 회로를 사용해 시스템 클록의 참조 주파수 또는 시스템 클록 주파수의 배수/약수(multiple or divisor)에 위상 로크된다. 링 발진부의 전형적인 파형은 Fosc로 정의되는 주파수를 가진다. 링 발진부의 단계들 사이의 시간 지연은 고정되고 Tdl = (1/Fosc)/(단계 번호*2)로 정의된다. 하기에서 설명하는 바와 같이, 본 발명은 링 발진부에 의한 출력인 다중 파형에서 가장 가까운 에지(edge)를 결정하여, 본 발명의 합성된 출력 클록(Fmx)의 위상 지터의 최고치가 Tdl/2 가 된다. 균일 위상 분포(uniform phase distribution)을 가정하고 랜덤 잡음(random noise)를 배제하면, RMS 위상 지터는 Tdl/2*√3 이다.

도 2는 본 발명의 주파수 합성부의 계통도이다. 주파수 합성부[200]는 시스템 참조 클록(Fref)이 입력되는 위상 비교부[201]을 포함하는 PLL[205]를 가지고 있다. 도시된 실시예에서, PLL[205]은 공칭 발진 주파수(Fosc)를 가지는 16 단계 차동 링 발진부[203]를 포함한다. 16 단계 링 발진부[203]은 각 단계에서 참(true)과 보수(complement) 탭, 32 탭을 가지고 각각은 Fosc에서 파형을 출력한다. 탭(0)에서 시작하면, 각각의 후속 번호 탭으로부터의 파형의 라이징 에지(rising edge)는 전의 탭에 대해 Tdl 만큼 지연된다. 그러므로, Tdl은 탭(n)과 탭(n+1)사이의 시간 지연과 같다. 도시된 실시예에서, 발진부[203]의 인접 탭들의 라이징 에지 출력간의 시간지연(Tdl)은 (1/Fosc)/탭의 수 = (1/Fosc)/32 이다. 상기 탭들은 0 에서 31까지 번호지어진다.

도시된 실시예에서, 탭 0 의 출력은 분할부[204]를 통해 피드백된다. 분할부[204]는 링 발진부[203]의 탭 0 의 파형의 주파수를 약수로 나누어 링 발진부[203]가 Fref보다 높은 주파수에서 동작할수 있도록 한다. 분할부[204]의 출력은 Fref와 동일한 주파수를 가지는 파형이다. 분할부[204]의 출력은 위상 비교부[201]의 두번째 입력에 공급된다.

설명의 목적으로, 4 단계 링 발진부를 위한 타이밍 계통도가 도 3에 도시되어 있다. 도시한 바와 같이, Tdl은 인접한 탭들의 파형의 라이징 에지들간의 시간이다. 임의의 한 탭의 파형의 주기(Tr)는 고정되고 공지의 값이며 1/Fosc과 동일하다. 도 3의 4단계 링 발진부를 위해 도시된 타이밍 관계가 16단계 링 발진부[203]를 위해 확장될수 있는 것을 이해할 수 있을 것이다.

링 발진부[203]의 32 탭은 32:1 멀티플렉서(multiplexer;MUX)[210]에 연결된다. 멀티플렉싱은 에지 선택 과정을 실행하는 클록 선택 로직(clock selection logic)[250]에 의해 제어된다.

에지 선택 과정을 포함하는 본 발명은, 링 발진부[203]의 파형(Fosc), 이상적인 클록(Fid), 및 동기된 클록(Fmx)간의 관계를 도시한 도 4의 상세한 타이밍 계통도를 참조해 설명될 것이다. 상기 이상적인 클록은 지터없는 출력 파형을 제공할 것이다.

Fmx 클록 색인(i)은 링 발진부의 다른 탭 출력을 선택해 발생되는 포지티브(positive) 클록 에지의 열(sequence)을 정의하고 확인하는데 사용된다. Fmx 클록 파형의 낮은 부분의 폭은 고정되어 있고 16*Tdl 과 동일하다. Fmx 클록 파형의 높은 부분의 폭은 각 사이클마다 변하고 (16-ND(i)*Tdl)값과 동일하다. 상기 ND(i)는 색인=i에서의 포지티브 클록 에지에 사용되는 탭을 선택하기 위해 색인=(i-1)에서의 포지티브 클록 에지직후 탭 위치에 적용되는 감소량이다. 색인=i에서의 Fmx 의 순간적인 주기 Tmx(i)는, 색인=i-1 과 색인=i 에서의 Fmx의 라이징 에지사이의 시간 차이로 정의된다. 색인=i일때 주기 Tmx(i)는 (32-ND(i))*Tdl 이다. 이상적인 클록 주기T(id) 및 링 발진부[203]의 주기(Tosc)는 참고로 도시되었다.

각 클록 색인 i에서 증가 위상 에러 IPE(i)는 Fmx 및 Fid 사이에서 발생하며 하기의 값을 가진다.

IPE(i) = Tdif-ND(i)*Tdl

여기서 Tdif = Tosc - Tid , 즉 링 발진부 주기와 Fmx 의 이상적인 주기사이의 차이이다.

ND(i)에 대한 선택은, ND(i) = ND1에 대해 증가 위상 에러가 포지티브이고 ND(i) = ND2에 대해 네거티브이기 위해 ND1 및 ND2 = ND1+1의 단 두가지 값만으로 한정될수 있다. 클록 Fmx의 순간적인 주기에 대해 가능한 두가지 값은 이상적인 클록 주기를 한정짓는다. 에지 선택 과정은 하기와 같이 정의되는 누적 위상 에러(cumulative phase error;CPE)를 최소화하도록 설계된다.

CPE(i)가 네거티브이면 ND(i+1) = ND1이고 포지티브 증가 위상 에러 IPE1이 되고, CPE(i)가 포지티브이면 ND(i+1) = ND2이고 네거티브 증가 위상 에러 IPE2이기 위해 에지 선택 로직은 CPE(i)의 부호를 사용해 다음 클록탭 감소값을 결정한다. IPE1 및 IPE2는 다음과 같다.

IPE1 = (Tosc - Tid) -ND1*Tdl

IPE2 = (Tosc - Tid) -ND2*Tdl

ND1의 값은 (Tdif/Tdl)의 정수 부분으로서 결정된다. 상기는 (IPE1+IPE2)/2의 평균 위상 에러 APE(i)가 된다. 이것은 이상적인 클록 및 Fmx사이의 고정된 위상 오프셋(offset)을 나타낸다. 상기 평균 위상 에러는 하기와 같이 정의된다.

표 1은 변수를 설명한 것이다.

i	Fmx 클록 에지 색인
Tap(31:0)	획득된 32 탭이 링 발진부를 구성한다. 탭(0)으로 시작해, 각각의 후속탭은 이전의 탭에대해 Tdl만큼 지연된다.
ND(i)	색인=i+1에 대한 탭을 선택하기 위해 색인=i에서의 탭위치에 적용된 감소분
Tdl	탭(n)과 탭(n+1)사이의 지연 시간
Tosc	링 발진부 주기. 각 탭의 파형의 주기와 동일
Tdif	Tosc-Tid. 링 발진부 주기와 이상적인 멀티플렉스된 출력 주기사이의 차이
CPE	누적 위상 에러 - IPE의 정수
IPE	증가 위상 에러
APE	평균 위상 에러

도 2를, 특히 도 2의 에지 선택 로직[250]을 다시 참조하면, 증가 위상 에러 1(IPE1) 및 증가 위상 에러 2(IPE2)는 2:1 멀티플렉서(MUX)[255]에 인가된다. IPE1 및 IPE2는 부호 비트를 포함한 2의 보수 포맷으로 된 12 비트 숫자이다. MUX[255]의 출력은 MUX[255]의 12 비트 2진수값 출력을 2의 보수 포맷의 13 비트 2진수 번호로 변경하는 부호 확장부[257]를 통과한다. 래치부[260]는, 예를 들면, 색인=i-1에서의 CPE에 대한 현재 값을 저장하는 13 비트 폭의 래치이다. 래치의 출력 13은, IPE1 또는 IPE2중 하나와 더해져 다음 후속의 CPE, 예를 들면 색인=i에서의 CPE를 결정하는 캐리 룩 어헤드(carry look-ahead) 가산부(adder)[262]로 피드백된다.

래치부[260]의 13 비트 워드 출력의 최상위 비트(most significant bit;MSB)는 MUX[255]를 제어하는데 사용된다. 부호 비트가 (1)일 경우 즉, 래치부[260]의 CPE 출력은 네거티브이고, MUX[255]는 IPE1을 가산부[262]로 스위칭한다. 부호 비트가 (0)일 경우 즉, 래치부[260]의 CPE 출력은 포지티브이고, MUX[255]는 IPE2를 가산부[262]로 스위칭한다. 다음 클록 사이클에서, 가산부[262]는 IPE1 또는 IPE2중 하나를 현재 CPE와 가산해 갱신된(updated) CPE를 발생한다.

래치부[260]의 값출력의 MSB는 또한 캐리-인 가산부(carry-in adder)[265]에 대한 캐리-인 값(carry-in value)으로 사용된다. ND2의 네거티브와 같은 MD2(MD2 = -(ND2))는 캐리-인 가산부[265]의 입력으로 인가된다. 래치부[260]의 2진 번호 출력의 MSB가 (1)일때, 즉 래치값이 네거티브 숫자일때, 가산부[265]의 값입력은 MD2 + 1 = MD1이 된다. 그러므로, MD1 = -(ND1)이다. ND1은 (Tdif/Tdl)의 정수 부이다. MD1 또는 MD2중 하나와 현재 탭위치값은 가산되어 다음 탭위치 세팅을 정의하고, 이것은 프리-디코더(pre-decoder)[215]에 의해 디코드되고 Fmx 주파수를 가지는 파형이 출력되는 MUX[210]에서 탭을 선택하는데 사용될 것이다. 값 MD1 및 MD2는 네거티브 숫자이다. 현재 탭위치 선택부에 네거티브 숫자를 가산하는 것은 탭위치가 다음 사이클에서 감소되는 것으로 된다. MUX[210]의 출력의 상태가 탭들이 스위칭될때 변하지 않기위해, 링 발진부[203]의 주파수(Fosc)보다 약간 더 높도록 MUX[210]에서 출력 주파수 Fmx를 선택함으로써, 필요한 새로운 탭위치는 링 발진부[203]내의 파두(wavefront)와 반대되는 방향에서 시작할 것이다.

가산부[265]대신 감산부가 대체되는 다른 구현예에서, 값 ND1 및 ND2는 현재 탭에서 감산되어 다음 탭을 선택한다.

다양한 다른 구현예에서, 1 이상의 주파수 분할부 및 곱셈부가 MUX[210]의 출력부와 연결되어 넓은 범위의 저-지터 출력 주파수(Fout)의 합성을 가능하게 할수도 있다.

본 발명은 상기 과정을 실행하는데 있어 컴퓨터를 이용한 과정 및 장치의 형태로 구현될수도 있다. 본 발명은 또한 플로피 디스켓, CD-ROM, 하드 드라이브, 또는 다른 컴퓨터 재생가능 기록매체등과 같은 유형의 매체에 구현된 컴퓨터 프로그램의 형태로 구체화될수 있다. 상기에서, 컴퓨터 프로그램 코드가 컴퓨터로 로드(load)되고 실행될때, 컴퓨터는 본 발명을 실행하기 위한 장치가 된다. 또한 본 발명은 예를 들면, 저장 매체안에 저장되거나 컴퓨터에 로드 및/또는 실행되거나 전기선 또는 케이블, 광통신, 전자기적 전파등과 같은 전송 수단을 통한 전송되는 컴퓨터 프로그램 코드의 형태로 구현될수 있다. 상기에서, 컴퓨터 프로그램 코드가 컴퓨터로 로드(load)되고 실행될때, 컴퓨터는 본 발명을 실행하기 위한 장치가 된다.

범용 마이크로프로세서상에서 실시될때는, 컴퓨터 프로그램 코드 세그먼트(segment)는 상기 마이크로프로세서를 특별한 논리 회로가 되도록 한다.

본 발명의 본질을 설명하기 위해 도시되고 기술된 부분의 세부 항목, 물질, 및 배치에 대한 다양한 변화가 통상의 기술자에 의해 본 발명의 범주내에서 가능할 것이다. 예를 들면, 본 발명의 참조 목적으로 기술된 16 단계 링 발진부대신, 다른 단계 및/또는 다른 번호탭으로 대체될수 있을 것이다.

Claims (16)

1. 주파수 합성기에 있어서,

   제 1 주파수를 포함하는 다수의 파형들을 제공하는 고정 주파수 발진부 ; 및

   상기 다수의 파형들중에서 출력 파형인 한 파형을 연속적으로 선택가능한 파형 선택부를 포함하며, 상기 파형 선택부는, 현재 누적 위상 에러를 저장하기 위한 누적 위상 에러 메모리를 포함하며 상기 저장된 누적 위상 에러의 극성으로써 선택될 파형이 결정되는 것을 특징으로 하는 주파수 합성기.
2. 제 1 항에 있어서, 상기 파형의 선택은, 이상적인 파형에 대해 저-지터(low-jitter)를 가지는 출력 파형을 제공하도록 행해지는 것을 특징으로 하는 주파수 합성기.
3. 제 1 항에 있어서, 고정 주파수에 상기 주파수 발진부를 로크시키기 위한 주파수 로크부를 더 포함하는 것을 특징으로 하는 주파수 합성기.
4. 제 3 항에 있어서, 상기 주파수 로크부는 위상 로크 루프(PLL)인 것을 특징으로 하는 주파수 합성기.
5. 제 1 항에 있어서, 상기 고정 주파수 발진부는 차동 링 발진부인 것을 특징으로 하는 주파수 합성기.
6. 제 1 항에 있어서, 각각의 파형은 다른 파형에 대해 시간 지연되는 것을 특징으로 하는 주파수 합성기.
7. 제 1 항에 있어서, 상기 고정 주파수 발진부는 다수의 출력 탭들을 가지며, 상기 파형 선택부는 상기 출력 파형을 제공하기 위한 상기 탭들간의 스위칭 수단을 더 포함하는 것을 특징으로 하는 주파수 합성기.
8. 제 7 항에 있어서, 상기 파형 선택부는, 현재 탭 선택의 값과 다음 탭 선택을 특정하는 값을 더하는 가산부를 더 포함하는 것을 특징으로 하는 주파수 합성기.
9. 제 1 항에 있어서, 상기 누적 위상 에러는 일련의 증가 위상 에러들의 합이며, 상기 현재 누적 위상 에러의 극성은 갱신된 누적 위상 에러를 제공하기 위해 다수의 가능한 증가 위상 에러들중 어떤 것을 상기 현재 누적 위상 에러에 가산할 것인가를 결정하며, 상기 파형 선택부는,

   상기 다수의 증가 위상 에러들중 하나를 출력으로 제공하기 위한 스위치부 ; 및 상기 현재 누적 위상 에러에 상기 결정된 증가 위상 에러를 가산하는 가산부를 더 포함하는 것을 특징으로 하는 주파수 합성기.
10. 주파수를 합성하는 방법에 있어서,

    (1) 제 1 주파수를 포함하는 다수의 파형들의 제공 단계 ;

    (2) 극성을 가지는 현재 누적 위상 에러의 저장 단계; 및

    (3) 상기 다수의 파형들중에서 출력 파형인 한 파형을 연속적으로 선택하기 위해 상기 현재 누적 위상 에러 극성의 사용 단계를 포함하는 것을 특징으로 하는 주파수 합성 방법.
11. 제 10 항에 있어서, 상기 사용 단계(3)은, 이상적인 파형에 대해 저-지터를 가지는 출력 파형을 제공하는 상기 파형을 연속적으로 선택하는 단계를 포함하는 것을 특징으로 하는 주파수 합성 방법.
12. 제 10 항에 있어서, 상기 사용 단계(3)은, 현재 선택된 파형을 정의하는 값과 후속 파형을 지정하는 값을 가산하는 단계를 포함하는 것을 특징으로 하는 주파수 합성 방법.
13. 제 10 항에 있어서, 갱신된 누적 위상 에러를 제공하기 위해 상기 현재 누적 위상 에러에 증가 위상 에러를 가산하는 단계를 더 포함하는 것을 특징으로 하는 주파수 합성 방법.
14. 제 13 항에 있어서, 가산될 상기 증가 위상 에러는 반대 극성을 가지는 두개의 가능한 증가 위상 에러중에서 선택되며, 상기 선택은 상기 현재 누적 위상 에러의 상기 극성에 좌우되는 것을 특징으로 하는 주파수 합성 방법.
15. 이상적인 파형에 대해 저-지터를 가지는 합성된 파형을 생성하는 방법에 있어서,

    (1) 생성되는 다수의 파형들에서 각각의 파형은 다른 파형들에 대해 시간 지연된 라이징 에지를 가지는 제 1 주파수를 포함하는 다수의 파형들을 생성하는 단계 ; 및

    (2) 상기 파형들 두개중에서의 선택 단계를 포함하며, 상기 선택 단계는, 상기 이상적인 파형의 주기를 한정하는 순간적인 주기를 가지는 합성된 파형을 생성하는 두개의 파형의 조건하에서 선택되는 것을 특징으로 하는 주파수 합성 방법.
16. 제 15 항에 있어서, 상기 선택 단계(2)의 선택은, 누적 위상 에러 값의 극성에 근거하는 것을 특징으로 하는 주파수 합성 방법.