KR20020029877A

KR20020029877A - 초고속 주파수합성을 위한 디지털 하이브리드 주파수합성기의 타이밍 동기방법과 디지털룩업회로 대체 회로설계방법

Info

Publication number: KR20020029877A
Application number: KR1020020008875A
Authority: KR
Inventors: 유흥균; 안응진
Original assignee: 유흥균; 안응진
Priority date: 2002-02-14
Filing date: 2002-02-14
Publication date: 2002-04-20

Abstract

본 발명은 하나의 기준 주파수를 이용하여 원하는 주파수를 고속으로 생성하는 주파수 합성기 설계 기술에 관한 것이다.

본 발명의 목적은 개방형 구조와 폐쇄형 구조를 혼합한 하이브리드 구조의 주파수 합성기에서, 초고속 스위칭 동작을 구현하기 위한 타이밍 동기 방법과 ROM(Read-Only Memory)으로 구현되는 디지털 록업 테이블(DLT: digital look-up table)을 대체하는 간단한 디지털 회로의 설계 방법을 새롭게 발명한 것이다.

본 발명은 프로그래머블 분주기와 디지털 룩업 테이블( DLT : digital look-up table) 대체 회로로 입력되는 분주 명령이 변할 때마다 기준 주파수와 동기를 맞춤으로써 완벽한 초고속 스위칭 동작으로 주파수 합성이 가능하게 하며, ROM 형태의 DLT 블록을 단순한 디지털 로직 회로로 대신하여 하드웨어 복잡도를 감소시키는 기술이다.

본 발명을 이용하면, 기존의 폐루프 구조의 안정성을 바탕으로 초고속 주파수 합성이 가능하며, 전력 개선 효과도 있다.

Description

초고속 주파수합성을 위한 디지털 하이브리드 주파수 합성기의 타이밍 동기방법과 디지털룩업회로 대체 회로 설계방법{ Timing Synchronization Method and the Design Method of DLT(digital look-up table)-Replacement Circuit in the Digital Hybrid Frequency Synthesizer with the Ultra-fast Speed }

기존의 폐쇄형 구조(closed loop)의 주파수 합성기로 대표적인 위상고정루프(PLL:phase locked-loop)는 가장 널리 쓰이는 방식이며, 가격과 다양성, 유연성에서 가장 뛰어난 편이다. 또한 스퍼리어스 잡음이 다른 방식에 비해 상대적으로 낮다. 그러나 스위칭 속도는 폐쇄형 구조 특성상 낮은 편이다.

최근에는, 디지털 주파수 합성 명령을 곧바로 전압 제어 발진기(VCO:voltage controlled oscillator)에 인가하는 개방형 구조(open loop)를 기존의 폐쇄형 구조에 혼합한 디지털 하이브리드 주파수 합성기 방식을 이용하여 고속 주파수 합성을 하고자 한다. 주파수 합성명령이 디지털 룩업 테이블(digital look-up table)을 거쳐서 DAC(digital-to analog converter)에 인가되면 합성 명령에 해당하는 전압이 루프 필터의 전압과 더해져서 전압 제어발진기를 구동한다. 디지털 룩업 테이블은 전압제어 발진기의 전압 대 주파수 관계의 정보가 저장된 ROM 구조이다. 그래서 주파수 합성 명령이 디지털 룩업 테이블에 의해 이에 맞는 전압 정보가 되고, 다시 DAC에 의해 원하는 전압으로 출력된다. 그러므로 새로운 합성 명령이 올 때마다 고속으로 스위칭이 가능하다. 그러나, 이 구조만으로는 스위칭 속도 면에서 한계가 있어서 루프 필터의 파라미터를 최적으로 하여도 오버슈트(overshoot)와 정착시간(settling time)간의 상반관계(trade-off)가 있어서 완벽한 초고속 스위칭이 어렵다. 또 디지털 록업 테이블이 ROM 구조이므로, 최초 분주 명령이 같아야 하는 제약과 함께 하드웨어 복잡도가 증가하는 여러 문제점이 있다.

본 발명은 앞에서 언급한 속도의 한계를 극복하고, ROM에 비해 복잡도가 낮은 간단한 디지털 대체 회로를 설계하여 디지털 하이브리드 주파수 합성기의 초고속 주파수 합성을 목표로 한다. 먼저, 속도의 한계를 극복하기 위해서 오버슈트(overshoot)와 정착시간(settling time)간의 상반관계(trade-off)를 없애야 한다. 즉 주파수 천이 시점에서 발생하는 위상차를 제거하기 위해서, 기준 입력신호에 동기화 된 보조 신호를 사용하여 타이밍 동기를 이루어 trade-off 관계를 없앤다.

그리고 복잡한 ROM 형태로 구현되는 디지털 룩업 테이블을 대신하여, 이전 상태의 주파수 합성명령과 새롭게 입력된 주파수 합성 명령의 차이를 계산하여 동작하는 간단한 디지털 회로 설계에 관한 것이다.

제 1 도는 본 발명에 관련된 전체 블록 구성도

제 2 도는 DLT 대체 회로 구성도

제 3 도는 타이밍 동기화 블록도

제 4 도는 주파수 천이 과정의 문제되는 신호 파형

제 5 도는 주파수 천이 과정의 개선된 신호 파형

제 6 도는 5가지의 주파수 합성명령에 따른 전압 파형

※ 제 1도의 주요 부분에 대한 부호의 설명

(1) 기준 주파수 (8) 프로그래머블 분주기

(2) 위상 검출기 (9) 분주 신호

(3) 전하 펌프(charge pump) (10) 주파수 합성 명령

(4) 루프 필터(loop filter) (11) 제어 블럭

(5) 전압 덧셈기 (12) DAC 제어 신호

(6) 전압 제어 발진기 (13) DAC

(7) 출력 주파수 (14) 동기 회로

※ 제 2도의 주요 부분에 대한 부호의 설명

(10) 주파수 합성 명령 (18) 디지털 가산기

(15) D-flip flop (19) 디지털 감산기

(16) D-flip flop (12) DAC제어 신호

(17) Checker (20) Checker 출력

※ 제 3도의 주요 부분에 대한 부호의 설명

(1) 기준 주파수 (22) Duty ratio converter

(8) 프로그래머블 분주기 (23) 2-1 Multiplexer

(20) Checker 출력 (9) 분주 신호

(21) D-flip flop

본 발명에 관련된 상세 설명 도면은 회로 블록도 도면(제 1, 2, 3도)들과 회로를 동작시킨 결과 파형(제 4, 5, 6도)들로 구성된다.

제 1도는 본 발명에서 제시한 전체 시스템 블록도로서, 폐루프 구조인 위상고정루프(PLL)와 직접적으로 전압 제어 발진기(VCO :voltage controlled oscillator)를 ROM과 DAC를 통해서 구동하는 개방형 구조를 결합시킨 것이다. 제 2도는 ROM형태의 디지털 룩업 테이블 블럭을 대체한 회로 구성도로서 주파수 합성명령의 차이 값을 계산한다. 제 3도는 주파수 합성명령이 변화하는 시점에서 발생하는 위상차를 제거하기 위한 동기화 블록도이다. 제 4도는 제 1도에서 제 3도의 동기화 블록이 사용되지 않은 경우의 신호 파형이고, 제 5도는 제 3도의 동기화 블록으로 위상차를 제거한 신호파형이다. 제 6도는 제 1도의 회로를 이용하여 5 가지의 주파수 합성명령과정에 따라 스위칭 시간을 측정한 출력 파형이다.

제 1도의 (1)은 발진기에서 생성된 주파수 합성기의 기준 주파수이다. (2)는 위상검출기(Phase Detector)이며 본 발명에서는 '3-상태 주파수 위상검출기'를 이용하였다 (2)는 두 개의 디지털 입력 신호의 위상차이를 계산하여 Up, 또는 Down 신호를 전하펌프(Charge pump)(3)에 전달하고, (3)은 (2)의 출력 신호를 하나의 신호로 만들어 주는 역할을 하며 상보형 (相補型) 금속 산화막 반도체 (CMOS:Complementary Metal Oxide Semiconductor)로 구성되었다. (4)는 아날로그 수동 소자로 이뤄진 루프 필터(Loop filter)로 저항(R)과 커패시터(C)로 구성되어진 2차 저역통과 필터 형태이다. (5)는 연산 증폭기(Operational amplifier)로 설계된 아날로그 가산기로 루프 필터(4)의 출력과 D/A 컨버터(13)의 출력이 더해져 전압 제어 발진기(VCO)(6)가 원하는 주파수(7)를 출력하도록 제어한다.

주파수 합성 명령(10)은 프로그래머블 분주기(8)에 분주명령을 주는 디지털 워드로 원하는 출력 주파수(7)을 (10)의 값만큼 분주하고, 동시에 ROM형태의 DLT를 대체한 (11)을 거쳐 D/A 컨버터(13)에 의해 DC 전압을 생성한다.

동기화 블록(14)은 하나의 주파수 합성명령 구간에서는 프로그래머블 분주기(8)에 의해 분주된 신호를 위상검출기(2)에 전달하며 분주 카운터를 초기화한다. 그러나, 주파수 합성명령(10)이 변하는 시점에는 기준 주파수(1)에 동기된 신호를 위상검출기(2)와 프로그래머블 분주기(8)에 전달한다 즉, 주파수 합성 명령(10)에 따라 두 개의 입력 중 어느 것을 선택할지 결정한다. 이렇게 하여 주파수 합성명령(10)이 변하는 시점에 발생하는 위상차를 제거한다.

제 2도는 제 1도의 (11)을 세부화한 것으로 종래의 ROM 형태의 디지털 룩업 테이블을 대체하며, 주파수 합성명령(10)이 변하는 시점을 XOR 게이트로 구성된 Checker(17)에 의해 동기회로(14)에 전달한다. D-flip flop(15)은 Checker(17)의 출력이 ON되면 주파수 합성명령(10)을 디지탈 감산기(19)에 전달한다. 디지털 가산기(18)는 현재 주파수 합성명령(10)과 현재 D/A 컨버터로 전달(12)되는 값을 더하고, 또 다른 D-flip flop(16)은 디지털 가산기(18)의 출력에 이전 상태의 주파수합성명령을 뺀 값을 D/A 컨버터(13)로 전달한다. 이 D-flip flop(16)도 Checker(17)에 의해 ON되면 디지털 감산기(19)의 출력을 D/A 컨버터(13)로 전달한다. 즉, 제 2도의 블록은 이전 상태의 주파수 합성명령(10)과 현재의 주파수 합성 명령과의 차이를 누적하는 기능을 한다. 그래서, D/A컨버터(13)는 주파수 합성명령의 변화량이 누적된 값에 맞는 DC 전압을 출력한다.

제 3도는 제 1도의 동기화 블록(14)의 세부 블록도이다. 기준 주파수(1)는 Duty ratio converter(22)에 의해 Duty ratio가 50%에서 약 90%로 변화된다.

주파수 합성명령(10)이 변화되었다는 인지신호(20)를 'preset' 입력으로 하는 D-flip flop(21)에 의해 Mux(23)의 select단자가 High가 되어 (22)의 출력을 (9)로 연결하고 이것이 위상 검출기(2)로 입력된다. 또한, 주파수 합성명령이 변하지 않는 상황에서는 D-flip flop(21)의 출력이 Low가 되어 Mux(23)는 프로그래머블 분주기(8)의 출력을 위상검출기(2)로 전달한다.

본 발명의 주파수 합성기는 종래의 위상고정 루프(PLL)의 안정도와 개루프 합성기의 고속 스위칭 특성을 결합한 구조로서 주요원리는 다음과 같다.

최초 주파수 합성명령에 의해 정상상태에 이르면 루프필터의 전압은 실제로 약간의 증감은 있으나 더 이상 변화하지 않는다. 이것은 주파수 합성명령이 변화하는 과정에서 필요한 전압이 D/A 컨버터가 제공하는 보조 전압에 의해 제공되기 때문이다. 이 보조 전압을 생성하기 위해서는 D/A 컨버터에 적당한 디지털 워드값을 인가해야한다. 종래의 하이브리드 주파수 합성기에서는 전압 제어 발진기(VCO)의 전압 대 주파수 특성이 저장된 ROM형태의 디지털 룩업 테이블을 이용하여 최초의주파수 합성 명령이 항상 같아야 한다는 제약 조건이 있었으나, 본 발명에서는 ROM형태가 아닌 제 2도와 같은 새로운 구조를 이용하여 D/A 컨버터 입력 값을 연산한다. 그리고 주파수 합성명령이 변하는 시점에 발생하는 위상차를 제거하기 위해 동기화 블록을 이용하였다. 이것은 폐루프 구조에서 발생되는 Overshoot과 Settling time을 최소화하기 위한 과정이다. 즉, 주파수 합성 명령이 변하는 순간에도 프로그래머블 분주기의 내부 카운터는 변하기 전의 값을 유지하여 카운팅하므로 발생한다. 그래서 동기화 블록이 주파수 합성 명령이 변화하면 프로그래머블 분주기의 카운터를 초기화하여 위상차 발생을 억제한다. 본 발명의 주파수 합성기 동작 특성을 보이기 위해 컴퓨터 시뮬레이션을 하였다. 실험 조건은 기준 주파수 100kHz, 전압 제어 발진기의 이득은 5MHz/V, 위상 검출기의 이득은 1mA/2π, 자연 주파수 ω_n은 1kHz, 제동인자은 1/, D/A 컨버터 인가전압은 5.12V로 설정하였다.

제 4도는 동기화 블록이 없는 경우의 컴퓨터 시뮬레이션 결과 파형이다. 그림의 'SEL'은 동기화 블록 내부의 Mux(23)의 select 입력이고, 'IN'은 전압 제어 발진기로부터 프로그래머블 분주기(8)로 입력되는 디지털 파형이고, 'V_in'은 위상검출기의 입력(9), 'V_ref'는 기준 주파수(1)이다. 주파수 합성명령이 50에서 100으로 변화를 주었는데, 그림에서 보이듯이 VCO의 출력파형을 50번 분주하고, 다음으로 25번 분주하는 시점에서 합성 명령이 변화하여 100-25=75번을 더 분주하였다. 그래서 V_ref(기준 주파수)와의 많은 시간 차이로 인해 위상차가 발생되고 VCO의 입력 전압은 Overshoot이 발생되어 정상상태에 이르는 시간은 길어지게 된다.

제 5도는 제 4도의 실험 환경과 동일하게 설정하고 관찰하였다. VCO의 출력을 50번 분주한 뒤 분주 명령이 바뀌면 이 동안의 분주 횟수와 무관하게 기준 주파수에 동기된 시점에서 분주를 끝내고 다시 시작한다.

제 6도는 제 5도와 같이 동기화 블록을 사용하여 스위칭 시간을 관찰하기 위해 VCO의 입력전압(상단)과 D/A 컨버터의 출력전압(하단)을 관찰한 파형이다. 그림에서 보이는 것처럼 주파수 합성 명령이 변화하면 D/A 컨버터는 이에 대응하는 전압을 제공하고 VCO의 입력 전압은 곧바로 합성명령에 대응하는 전압으로 이동하게 된다. 그래서 초고속의 주파수 합성이 가능하다.

본 발명의 주파수 합성기는 고속의 주파수 합성이 필요한 통신, 전자, 의료, 회로, 계측기, 등의 광범위하게 이용될 수 있다. 특히, 통신이나 전자산업 분야에서 주파수 도약(frequency hopping)을 응용하는 초고속 정보통신분야에서 널리 사용될 것이며, 전파방해에 견디기 위한 군사용 통신에 가장 대표적인 고속 주파수도약 확산(fast frequency-hopping spread spectrum)시스템에서는 가장 중요한 장치로서 매우 유용하게 사용될 것이다.

Claims

초고속 주파수 합성을 위하여, 디지털 주파수 합성 명령을 곧바로 ROM과 DAC를 통하여 전압 제어 발진기(VCO :voltage controlled oscillator)에 인가하는 개방형 구조(open loop)를 기존의 폐쇄형 구조인 위상포착회로(PLL:phase locked loop)에 혼합한 디지털 하이브리드 주파수 합성기 방식에서,

가) 전압 제어 발진기(VCO :voltage controlled oscillator)의 전달 특성을 간직하는 ROM(Read-Only Memory)으로 구현되는 디지털 록업 테이블(DLT:digital look-up table)을 대체하는 회로 설계 방법으로서, 이전 상태의 주파수 합성명령과 새롭게 입력된 주파수 합성명령의 차이 값을 이용하는 디지털 회로의 설계 방법과

나) 위상포착회로(PLL:phase locked loop)의 프로그래머블 분주기와 디지털 룩업 테이블( DLT : digital look-up table) 회로, 또는 디지털 룩업 테이블 대체 회로로 입력되는 새로운 주파수 합성 명령때마다 기준 주파수와 동기를 맞추기 위하여, 기준 입력신호에 동기된 보조 신호를 사용하여 타이밍 동기를 이루는 방법