KR20020065430A - 위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성 - Google Patents

위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성 Download PDF

Info

Publication number
KR20020065430A
KR20020065430A KR1020020039083A KR20020039083A KR20020065430A KR 20020065430 A KR20020065430 A KR 20020065430A KR 1020020039083 A KR1020020039083 A KR 1020020039083A KR 20020039083 A KR20020039083 A KR 20020039083A KR 20020065430 A KR20020065430 A KR 20020065430A
Authority
KR
South Korea
Prior art keywords
frequency
phase accumulator
output
phase
bit
Prior art date
Application number
KR1020020039083A
Other languages
English (en)
Inventor
유흥균
안응진
이현석
Original Assignee
유흥균
안응진
이현석
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유흥균, 안응진, 이현석 filed Critical 유흥균
Priority to KR1020020039083A priority Critical patent/KR20020065430A/ko
Publication of KR20020065430A publication Critical patent/KR20020065430A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/02—Digital function generators
    • G06F1/022—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 하나의 기준 주파수를 이용하여 디지탈 주파수 합성 명령어에 따라 원하는 주파수를 생성하는 디지탈 주파수 합성기 설계 기술에 관한 것이다.
본 발명의 목적은 2개의 위상 누적기를 이용하는 디지탈 주파수 합성기의 새로운 구조를 사용함으로써 가변 주파수의 구형파 신호를 발생시키고, 삼각파와 정현파 주파수도 생성할 수 있는 디지탈 주파수 합성기 및 함수 발생기로의 응용을 가능하게 한다.
본 발명은 위상 누적기 2개를 직렬로 연결하여 디지탈 주파수 합성 명령에 따라 가변 주파수의 구형파를 발생시킨 뒤, 구형파-삼각파 변환기를 이용하여 삼각파를 발생시키고, 삼각파-정현파 변환기를 이용하여 정현파를 발생시킨다.
본 발명을 이용하면, 개방형 구조의 장점을 바탕으로 매우 간단하고도 신속 정확하게 구형파 신호의 디지탈 주파수 합성이 가능하고, 삼각파 및 정현파를 생성하게 된다.

Description

위상누적기를 이용한 새로운 디지탈 주파수 합성기 설계방법 및 장치 구성{ A new design method and apparatus construction of digital frequency synthesizer using phase accumulators }
본 발명은 하나의 기준 주파수를 이용하여 디지탈 주파수 합성 명령어에 따라 원하는 주파수를 생성하는 디지탈 주파수 합성기 설계 기술과 장치구성에 관한 것이다. 이 주파수 합성기는 크게 폐쇄형(closed loop) 구조와 개방형(open loop) 구조로 분류된다.
폐쇄형 구조의 주파수 합성기로는 대표적인 위상 고정루프(PLL : phase locked-loop)가 가장 널리 사용되고 있으며, 분주 방식에 따라서 정수형 분주(integer-N) 방식과 분수형 분주(fractional-N) 방식 두 가지로 분류된다. 정수형 분주 방식은 출력 주파수가 입력되는 기준주파수의 정수배로 생성되기 때문에 보다 세밀한 출력 주파수를 위해서는 기준주파수를 낮춰야하고 보다 빠른 스위칭을 위해서는 기준 주파수를 높여야하는 상반관계가 존재한다. 그래서, 출력 주파수의고밀도의 분해능 특성을 갖기 어렵고 광대역 특성은 전압제어발진기(VCO : voltage-controlled oscillator)라는 발진기에 제한되는 단점이 있다. 또한, 분수형 분주 구조도 원하는 주파수이외에 분수형 잡음 주파수(fractional spur)가 존재하는 문제가 있다.
개방형 구조로는 직접 디지탈 주파수 합성기(DDFS : direct digital frequency synthesizer)가 있다. 개방형 구조의 주파수 합성기는 폐쇄형 구조와는 달리 전압 제어 발진기를 사용하지 않고, 위상 누적기의 비트수에 따라서 매우 큰 값으로 기준 입력 주파수를 분주하므로 출력 주파수의 간격이 매우 세밀하다. 그리고, 폐쇄형 구조와 달리 피드백 루프가 없으므로 스위칭 속도가 빠르다. 이러한 개방형 구조의 주파수 합성기에 대해서 여러 가지 개방형 구조의 주파수 합성기가 연구 개발되었는데, 기본 적인 구조는 위상 누적기의 출력을 정현파로 변환해주는 위상-진폭 변환기, DAC(digital to analog converter), LPF(low pass filter)를 사용하는 방법이다.
그러나, 이러한 개방형 구조의 주파수 합성기는 폐쇄형 구조와는 달리 높은 출력 주파수를 생성하기 어렵고, 스퍼리어스 잡음이 크다. 또한, ROM(read only memory)구조를 갖는 위상-진폭 변환기의 높은 소비전력, DAC의 속도한계와 비선형성, LPF의 주파수 선택적 특성과 같은 어려움으로 인해서 가변 주파수를 생성하는데 제약을 갖는다.
본 발명은 디지탈 주파수 합성명령에 의하여 원하는 주파수의 신호를 발생하는 디지탈 주파수 합성기에 관한 것으로 매우 간단하고 신속 정확하게 가변 주파수의 구형파를 합성하는 주파수 합성기 설계방법과 구성 방안을 발명하였다. 새로운 구조를 사용하여 우선 가변 주파수의 구형파 신호를 발생시킨 뒤, 구형파-삼각파 변환기를 이용하여 삼각파를 생성하고, 삼각파-정현파 변환기를 이용하여 정현파 신호를 생성한다. 이러한 기능들을 종합하여 디지탈 주파수 합성기 또는 함수 발생기로의 응용을 가능하게 하고자 하는 것이다.
제 1 도는 디지탈 구형파 주파수 합성기의 개념도
제 2 도는 디지탈 구형파 주파수 합성기의 블록 구성도
제 3 도는 위상 누적기 내부 회로도
제 4 도는 구형파 출력 파형
제 5 도는 주파수 합성기 블록 구성도
※ 제 1도의 주요 부분에 대한 부호의 설명
(1) 주파수 합성 명령(FCW) (3) 위상 누적기 출력캐리
(2) 위상 누적기 (4) 디지탈 구형파 주파수 합성기 출력
※ 제 2도의 주요 부분에 대한 부호의 설명
(1) 주파수 합성 명령(FCW) (5) D-플립플롭 구동 클럭
(3) 위상 누적기 캐리 출력 (6) N비트 D-플립플롭
(4) 디지탈 구형파 주파수 합성기 출력 (7) N비트 전가산기(full adder)
※ 제 3도의 주요 부분에 대한 부호의 설명
(8) 1비트 전가산기 (9) 1비트 D-플립플롭
Y2, Y1, Y0 는 3비트의 입력을 나타내고, Y2가 최상위 비트
S2, S1, S0 는 3비트의 출력을 나타내고, S2가 최상위 비트
※ 제 5도의 주요 부분에 대한 부호의 설명
(1) 주파수 합성 명령(FCW) (12) 삼각파-정현파 변환기
(4) 디지탈 구형파 주파수 합성기 출력 (13) 정현파 출력
(10) 디지탈 구형파 주파수 합성기 (14) 삼각파 출력
(11) 구형파-삼각파 변환기
본 발명에 관련된 상세 설명 도면은 제1도, 제2도, 제3도, 제4도, 제5도이다. 제 1도는 디지탈 구형파 주파수 합성기 개념도이다. 제 2도는 제 1도의 블록 구성도이고, 제 3도는 제 1도에서 사용된 위상 누적기의 내부 회로이다. 제 4도는 제 1도의 최종 출력 파형이다. 제 5도는 제 1도에서 생성된 구형파 신호를 이용하여 삼각파, 정현파 신호를 생성하는 새로운 구조의 주파수 합성기 전체 블록 구성도이다.
제 1도에서, 주파수 합성명령(1)은 첫 번째 위상 누적기(2)로 입력되어 가변 구형파 출력(4)의 주파수를 결정하는 디지탈 워드이다. 첫 번째 위상 누적기(2)를 통해서 출력된 캐리(3)는 다시 두 번째 위상 누적기(2)의 입력으로 사용되어 위상 노이즈가 제거된 최종 구형파(4) 신호를 생성한다.
제 2도는 디지탈 구형파 주파수 합성기(제 1도)의 블록 구성도이다. 그림에서처럼 하나의 위상 누적기(2)는 입력 클럭(5)에 의해서 제어되는 N비트 D-플립플롭(6)과 N비트 전가산기(7)로 구성한다. N비트 전가산기(7)의 내부에 있는 'Cin'은1비트 캐리 입력을 나타내고,'X', 'Y'는 전가산기(7)의 두 입력으로 각각 N비트이고, 'Sum'은 X+Y의 값으로 역시 N비트이며, 'Cout'은 캐리 출력(3)이며 1비트이다.
위상 누적기(2)의 입력으로 주파수 합성명령(1)이 입력되면, 위상 누적기(2)는 오버플로우가 발생할 때까지 계속해서 누적된 값(Sum)을 피드백하여 더하는 방식으로 누적된 값을 출력한다. 예를 들어, 3비트 입력을 갖는 위상 누적기(2)의 초기 출력값이 '0002', 주파수 합성명령(1)이 '0102'라고 하면, 다음 각 상태에서의 출력은 '0102', '1002', '1102', '0002'의 순서로 반복된다. 따라서, 더 큰 주파수 합성 명령(1)값이 입력되면 출력의 반복되는 주기는 짧아지게 되어 높은 주파수가 발생된다. 즉, 한 개의 위상 누적기(2)를 사용했을 때 출력된 캐리(3)의 주파수는 다음과 같다.
식 (1)에서은 위상 누적기(2)에 입력되는 클럭(5)의 주파수이고,W는 주파수 합성명령(1)값이다. 그래서 출력 주파수 간격은이다. 예를 들어,이 10MHz, 주파수 합성명령(1)이 6비트이고 '0001002'이라면, 출력 주파수는 625kHz가 된다.
그러나, 3비트 위상 누적기(2)에서 주파수 합성 명령(1)값이 '0112'이라면, 출력은 '0112', '1102', '0012', '1002', '1112', '0102', '1012', '0002'으로 반복하게 된다. 이런 경우에는 오버플로우가 발생한 다음의 값이 '0002'이 아닌 다른 값인 상태가 발생한다. 이것은 위상에러 때문에 발생한 것으로, 출력 주파수에서는 지터로 나타난다.
이러한 위상에러를 피하기 위해서 본 발명에서는 위상 누적기(2) 두 개를 직렬로 연결하였다. 제 2도와 같이 첫 번째 위상 누적기(2)의 캐리 출력(3)을 두 번째 위상누적기(2)의 캐리 입력으로 인가하고 출력은 두 번째 위상 누적기(2) 출력단의 최상위비트(MSB : most significant bit)를 최종 출력으로 사용한다. 이것은 첫 번째 위상 누적기(2)의 출력(3)에서 발생하는 위상 에러가 최대 2 N 개의 펄스내에 존재하므로 두 번째 위상 누적기(2)의 출력(4)은 이러한 위상 에러가 제거된다. 따라서 최종 출력(4)의 주파수는 다음과 같다.
제 3도는 하나의 위상 누적기(2)의 내부회로를 나타낸 것으로 N이 3인 3비트 위상 누적기(2)이다. 위상 누적기(2)의 기본 구조는 제 2도에서 보였지만, N이 커지면 전가산기(7)의 전달지연(propagation delay)에 의한 오류가 발생하게 되므로 이러한 지연을 피하기 위해 클럭 입력에 동기를 맞추는 파이프라인 방식의 전가산기(7) 구조를 이용하였다. Y2, Y1, Y0는 위상 누적기(2)에 입력되는 3비트 디지탈 워드(1)이고 Y2가 최상위 비트(MSB : most significant bit)를 나타낸다. S2, S1, S0는 위상 누적기(2)의 출력으로 S2가 최상위 비트이다. 그림에서처럼 3비트 위상누적기(2)는 3개의 1비트 전가산기(8)와 19개의 D-플립플롭(9)으로 이루어져 있다.
제 4도는 제 2도의 입력 클럭(5)인이 10MHz이고, 주파수 합성 명령(1)이 6비트 '0001002'인 경우의 구형파 출력 파형(4)이다. 식 (2)에 의해서 출력 주파수의 주기T OUT 은 다음과 같다.
제 5도에서는 디지탈 구형파 주파수 합성기(10)에 의해서 생성된 가변 주파수 구형파 신호(4)가 구형파-삼각파 변환기(11)에 의해서 삼각파(14) 신호로 변환되고, 삼각파-정현파 변환기(12)에 의해서는 가변 주파수 정현파(13) 신호로 변환된다.
본 발명의 주파수 합성기는 고속의 주파수 합성이 필요한 통신, 전자, 의료, 회로, 계측기, 등에 광범위하게 이용될 수 있다. 또한, 구형파, 삼각파, 정현파의 다양한 파형을 출력할 수 있는 함수 발생기(function generator)로도 사용이 가능하게 될 것이다.

Claims (1)

  1. 디지탈 주파수 합성을 위하여, 위상 누적기를 이용하는 개방형 주파수 합성기에서
    가) 두 개의 위상 누적기를 이용하여 가변 주파수의 구형파 신호를 생성하는 방법과 그 장치구성,
    나) 구형파 출력을 구형파-삼각파 변환기, 삼각파-정현파 변환기를 사용하여 삼각파와 정현파를 생성하는 방법과 그 장치구성.
KR1020020039083A 2002-07-03 2002-07-03 위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성 KR20020065430A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020039083A KR20020065430A (ko) 2002-07-03 2002-07-03 위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020039083A KR20020065430A (ko) 2002-07-03 2002-07-03 위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성

Publications (1)

Publication Number Publication Date
KR20020065430A true KR20020065430A (ko) 2002-08-13

Family

ID=27727188

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020039083A KR20020065430A (ko) 2002-07-03 2002-07-03 위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성

Country Status (1)

Country Link
KR (1) KR20020065430A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770635B (zh) * 2005-10-28 2010-04-14 清华大学 预置值流水线结构相位累加器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104643A (ja) * 1992-07-10 1994-04-15 Hewlett Packard Co <Hp> 位相累算装置
KR960020007A (ko) * 1994-11-26 1996-06-17 양승택 하이브리드 주파수 합성기
US5673212A (en) * 1995-09-01 1997-09-30 Motorola, Inc. Method and apparatus for numerically controlled oscillator with partitioned phase accumulator
KR20010069610A (ko) * 2001-04-20 2001-07-25 유흥균 고속 저전력 직접 디지털 주파수 합성기 구동형 위상 고정루프(DDFS-driven PLL) 주파수 합성기 설계 기술
KR101996002B1 (ko) * 2016-11-17 2019-07-03 주식회사 벤플 사용자 지문정보를 처리하는 비콘과, 상기 비콘을 이용한 정보 제공 서비스 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104643A (ja) * 1992-07-10 1994-04-15 Hewlett Packard Co <Hp> 位相累算装置
KR960020007A (ko) * 1994-11-26 1996-06-17 양승택 하이브리드 주파수 합성기
US5673212A (en) * 1995-09-01 1997-09-30 Motorola, Inc. Method and apparatus for numerically controlled oscillator with partitioned phase accumulator
KR20010069610A (ko) * 2001-04-20 2001-07-25 유흥균 고속 저전력 직접 디지털 주파수 합성기 구동형 위상 고정루프(DDFS-driven PLL) 주파수 합성기 설계 기술
KR101996002B1 (ko) * 2016-11-17 2019-07-03 주식회사 벤플 사용자 지문정보를 처리하는 비콘과, 상기 비콘을 이용한 정보 제공 서비스 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1770635B (zh) * 2005-10-28 2010-04-14 清华大学 预置值流水线结构相位累加器

Similar Documents

Publication Publication Date Title
US7015733B2 (en) Spread-spectrum clock generator using processing in the bitstream domain
Riley et al. Delta-sigma modulation in fractional-N frequency synthesis
CA2349478C (en) Direct digital frequency synthesizer and a hybrid frequency synthesizer combining a direct digital frequency synthesizer and a phase locked loop
EP1873612A1 (en) Phase-coherent signal generator
JPH0548003B2 (ko)
JPH06104643A (ja) 位相累算装置
KR100865662B1 (ko) 노이즈 형성 디지털 주파수 합성
JPH02280415A (ja) 周波数変換器
KR102434815B1 (ko) 주파수 조절기 및 그 주파수 조절 방법, 및 전자 디바이스
JP2005198296A (ja) 多段数値カウンタ発振器
Egan Advanced frequency synthesis by phase lock
US9685964B1 (en) Fast-locking frequency synthesizer
Kozak et al. A pipelined noise shaping coder for fractional-N frequency synthesis
RU2358384C2 (ru) Цифровой синтезатор частотно- и фазомодулированных сигналов
Fahim et al. A wideband sigma-delta phase-locked-loop modulator for wireless applications
Turner et al. Phase coherent frequency hopping in direct digital synthesizers and phase locked loops
US7071787B2 (en) Method and apparatus for the reduction of phase noise
US10148275B1 (en) Low power digital-to-analog converter (DAC)-based frequency synthesizer
KR20060027163A (ko) 위상누적기를 이용한 디지털 주파수 합성기
EP4175180A1 (en) Circuitry and methods for fractional division of high-frequency clock signals
Sotiriadis Diophantine frequency synthesis
KR20020065430A (ko) 위상누적기를 이용한 새로운 디지탈 주파수 합성기설계방법 및 장치 구성
RU2423782C1 (ru) Цифровой синтезатор многофазных сигналов
CN111817712B (zh) 基于相位的分频器及相关锁相环、芯片、电子装置及时钟产生方法
KR102435183B1 (ko) 주파수 고정 루프, 전자 디바이스, 및 주파수 생성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application