JPH06104643A

JPH06104643A - 位相累算装置

Info

Publication number: JPH06104643A
Application number: JP5194271A
Authority: JP
Inventors: John H Guilford; ジョン・エイチ・ガイルフォード
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-07-10
Filing date: 1993-07-09
Publication date: 1994-04-15
Also published as: US5371765A

Abstract

(57)【要約】【目的】１０進数で定義された周波数分解能等を有する
信号を、２進法で構成されたデジタル・ハードウェアを
用いて発生するための、位相累算器型の直接デジタル周
波数シンセサイザ用位相累算装置を提供する。【構成】本発明の一実施例によれば、位相累算器部分を
２つの部分に分割することにより、通常の１０進−２進
間の非互換性が克服される。第１の部分は所望の周波数
の最上位部分に割り当てられ、他の部分は所望の周波数
の残りの部分に割り当てられる。２つの部分は異なる算
術モジュラスを有する。通常、第１の部分のモジュラス
は２のべき乗であり、第２の部分のモジュラスは２のべ
き乗を除いた整数である。クロック信号は１０進数で定
義される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、周波数合成に関するも
のであり、とりわけ、直接デジタル合成、すなわち、所
望の波形の数値サンプルを計算することによって信号を
発生する技法に関するものである。とりわけ、本発明
は、１０進法で定義されたクロックによって制御される
２進ハードウェア素子を利用して、１０進法で定義され
た周波数分解能を有する波形サンプルを計算することに
関するものである。

【０００２】

【従来の技術】科学においては、いくつかの特定の特
性、とりわけ、周波数、振幅、及び、波形を備えた電気
信号の発生を必要とするのが普通である。周波数合成
は、その周波数が利用可能な基準周波数すなわちクロッ
ク発生源の周波数の有理数倍になる信号の発生技術に関
する広義の用語である。ユーザは、この数を変更して、
発生する信号の周波数をさまざまに選択することが可能
である。周波数合成器の分解能は、許容可能な選択間に
おける最小の周波数差に相当する。

【０００３】合成技術において確立された一般的な技法
には、下記のものがあるａ）直接合成：基準周波数源のさまざまな高調波及び分
数調波を組み合わせる；ｂ）間接合成：位相ロック・ループを利用して、同調可
能な発振器を基準周波数の高調波に調整する；ｃ）直接デジタル合成（ＤＤＳ）：基準クロックを利用
して、選択信号のサンプルに関する周期的計算を制御す
る。アナログ信号が所望の場合、Ｄ／Ａ変換器を用い
て、サンプルを変換する。

【０００４】ＤＤＳは、回りくどくない概念である：一
定の時間間隔で、デジタル計算装置が、所望の信号の位
相を計算する。すなわち、周波数がｆの信号の連続して
増大する位相２πｆｔの離散的サンプルを計算する。次
に、該計算装置は、各位相サンプル毎に、その信号の対
応する振幅を計算する。位相と振幅の関係は、一般に正
弦であるが、他に多くの可能性がある（例えば、三
角）。マイクロプロセッサのような汎用計算ハードウェ
アを利用して、所望の信号サンプルを計算することが可
能である。通常の実施では、速度と効率を得るため、
「位相累算器」と呼ばれる特殊化ハードウェアを利用す
る。

【０００５】図１には、典型的な位相累算器回路が示さ
れている。クロック信号ｆ_cが加えられると、加算器１
１は、累算器レジスタ１２の内容に定数Ｋを加算し、合
計をレジスタ１２に保管する。レジスタ１２に記憶され
る数のシーケンスは、所望の信号の位相２πｆｔの順次
サンプルに対応し、位相インクリメントと呼ばれる加法
定数Ｋは、信号の周波数を表している。もちろん、加算
器１１は、容量に限界があり、これに達すると、オーバ
フローする。しかし、この限界は、好都合なことには、
所望の正弦信号が周期的であるという事実によって適応
される：正弦関数の位相引き数２πｆｔは、２πを法と
した２πｆｔに置き換えられた場合、等しく有効にな
る。従って、加算器１１のオーバフローを生じさせる数
（その算術モジュラス）は、２πラジアン、すなわち、
１サイクルの位相に相当する。

【０００６】ｆ_cが、クロック周波数、Ｋが位相インク
リメント、Ｄが加算器の算術モジュラスである場合、図
１の回路は、下記によって得られる周波数ｆの信号のサ
ンプルを発生する：ｆ＝ｆ_c・Ｋ／Ｄ（１）

【０００７】下記の考慮から導き出されるＤＤＳの実用
的な実施には困難がある。ユーザは、習慣的に、周波数
ｆの分解能（ｆの選択値間における最小差）を、本開示
において、（比較的）小さい整数の１０倍の累乗から成
る数を表すために用いられる用語である、「１０進法で
定義された」数として指定することを望むものである。
同様に、クロック周波数ｆ_cは、習慣的に、１０進法で
定義された数になる。しかし、レジスタ、加算器、及
び、他の構成要素については、速度と効率のため、２進
ハードウェアを利用するのが望ましいので、加算器１１
のモジュラスＤは、通常、２の累乗である。こうした実
用上の選択によって、数値的な非互換性の問題が生じる
ことになり、この例の場合、次のようになる：ｆ_c＝１
ＭＨｚで、Ｄ＝２¹⁶とする。合成周波数ｆは、１０⁶／
２¹⁶＝１５．２５８+ Ｈｚの倍数となる。この数も、分
解能であるが、明らかに、１０進法で定義されたもので
はない。

【０００８】図１の構成要素間における数値の非互換性
の問題、及び、それを解決するための先行技術における
努力については、１９９０年８月２１日に、Ｓｈｅｆｆ
ｅｒ他に対して発行された米国特許第４，９５１，００
４号においてさらに詳細に論じられている。Ｓｈｅｆｆ
ｅｒは、この問題に対する有効な解決策も開示してい
る。ほぼ同一の解決策が、１９８９年のＨｅｗｌｅｔｔ
−ＰａｃｋａｒｄＪｏｕｒｎａｌ、２月号、６８ペー
ジに提示されている。両方とも、利用可能な１０進法に
よって定義された基準周波数から、Ｄにおける２進要素
を相殺するのに十分な２進要素を有する適切なクロック
周波数ｆ_cを合成し、同時に、ｆの所望の１０進分解能
が得られるようにする方法が教示されている。

【０００９】それにもかかわらず、これらの解決策に
は、困難がある。最も明らかなのは、ｆ_cを合成するた
めの位相ロック式ループの必要である。この部分的にア
ナログの回路を構成するには、他の構成要素がデジタル
である、大規模集積回路に含めるのが困難な構成要素が
必要になる。さらに、ユーザは、ｆ_cの変更を必要とす
る、分解能の変更を望む可能性がある。これは、ループ
・フィルタを再構成し、ループが整定するのを待つこと
を意味している。

【００１０】可能性のあるもう１つの問題は、基準周波
数と所望の分解能の選択によっては、必要なｆ_cが、Ｄ
ＤＳハードウェアの動作にとって厄介なほど高くなる可
能性があるということである。さらに、ｆ_cが、主シス
テムの基準周波数と異なる場合、ヒューレット・パッカ
ード社の参考文献に示されているように、所望の出力に
スプリアス信号の生じる可能性もある。従って、依然と
して、１０進法で定義されたクロック周波数で動作する
統合可能なデジタル・ハードウェアだけを利用して、数
値に関する非互換性の問題を解決する必要がある。

【００１１】

【発明の目的】本発明は１０進数で定義された周波数分
解能等を有する信号を２進法で構成されたデジタル・ハ
ードウェアを用いて発生することのできる装置を提供す
ることを目的とする。

【００１２】

【発明の概要】上述の問題は、その他の問題と共に、当
該技術において位相累算器として知られる合成回路を独
特な形態及び組み合わせで用いることによって、本発明
の望ましい実施例において克服される。例示の本発明の
ハードウェアによる実施態様は、２進スループットであ
る：すなわち、それによって実現する全ての回路要素及
び算術機能が、２進法によるものである。しかし、合成
周波数と供給される基準クロック信号の分解能は、両方
とも、１０進法で定義される。

【００１３】本発明の望ましい実施態様の１つでは、２
つの２進位相累算器回路を組み合わせて、実際上、２つ
のセグメントに区分化された単一位相の累算器が形成さ
れる。これらのセグメントの１つは、所望の信号の位相
を表した数の最上位部分（すなわち、高位ビット）を計
算する責務を負っている。その算術モジュラスＮは、２
進数２^pであり、ｐは、セグメントのビット・サイズで
ある。もう１つのセグメントは、位相数の最下位部分を
計算する。このセグメントのサイズは、ｑビットである
が、その算術モジュラスは、予測される２進数２^qでは
なく、任意の、より小さい非２進整数Ｓである。Ｓの選
択は、任意であり、その値は、重要である。その選択
は、２進・１０進非互換性の問題を克服するように行う
ことができる。ｐとｑの値を決定する区分点は、外部設
計要件によって表される。本発明の望ましい形態のもう
１つの態様によれば、設計要件を満たすために、Ｓの
値、算術モジュラス、及び、位相インクリメントの最小
値δを選択するための方法の詳細が示される。

【００１４】

【実施例】

位相累算器：図１に示すように、本発明の例示の実施態
様と先行技術の位相累算器回路の間には、強い関係があ
るので、こうした位相累算器の動作について簡単に再検
討しておくのが有効であろう。図１には、２つのデジタ
ル記憶レジスタ１０及び１２と、デジタル加算器１１が
示されている。簡略化のため、これらの装置は、２進化
１０進フォーマットまたは他のデジタル・フォーマット
ではなく、２進算術演算のために設計されているものと
仮定すると、演算の原理は、全てに同じままである。レ
ジスタ１０及び１２は、それぞれ、このように機能し、
配列された２進ワードは、レジスタの（上部に示す）入
力として供給される。クロック信号が加えられると、入
力ワードは、内部記憶装置に受け入れられ、同時に、バ
ッファリングを施したバージョンのワードが、出力（底
部に示す）において得られることになる。レジスタ１０
のクロック入力は、示されていないが、この応用例の場
合、その内容は、めったに変化しない。

【００１５】加算器１１は、１ビットの全２進加算セル
の集合である。少なくとも、レジスタ１２内のビット数
と同じ数の該セルが設けられている。各セルは、２つの
加数入力、和出力、及び、桁上げ入力と桁上げ出力の両
方を備えている。桁上げ相互接続によって、セルの配列
が決まる。各セルは、桁上げ入力として、ワードにおい
て１ビット分重みの低いセルから桁上げ出力を受信す
る。これらの装置１０、１１、及び、１２を図１に示す
ように接続した場合、レジスタ１２にクロック・パルス
が加えられると、レジスタ１２の新しい内容が、その前
の内容とレジスタ１０に記憶されたワードの合計にな
る。従って、レジスタ１２の内容が、レジスタ１０内に
おけるワード・サイズとクロック速度の両方によって決
まる速度で成長する、すなわち、累算される。順次大き
くなる数のシーケンスは、合成される信号の位相を表し
ている。

【００１６】望ましい実施例：図２には、本発明の望ま
しい実施例を表した回路が示されている。回路には、２
つの位相累算器、すなわち、左側の装置２０、２４、及
び、２８と右側の装置２２、２６、及び、３０が設けら
れている。しかし、この実施例の理解を助けるため、こ
の２つの位相累算器は、２つのセグメント、すなわち、
最上位セグメント（ＭＳＳ）と最下位セグメント（ＬＳ
Ｓ）に区分化された単一の位相累算器とみなすのが有効
である。従って、ＭＳＳのサイズがｐビットで、ＬＳＳ
のサイズがｑビットの場合、信号の位相を表す数Ｐのサ
イズは、ｐ＋ｑビットである。加算器２６と２４の間に
おける桁上げ信号の機能は、加算器２６の最上位セルと
加算器２４の最下位セルをリンクすることにある。ＭＳ
Ｓは、数Ｋ１を保持する位相インクリメント・レジスタ
２０、加算器２４、及び、累算器レジスタ２８から構成
される。ＬＳＳは、数Ｋ２を保持する位相インクリメン
ト・レジスタ２２、加算器２６、及び、累算器レジスタ
３０から構成される。クロック信号ｆ_cが、両方のセグ
メントの動作を制御する。

【００１７】区分化の効果は、Ｋ１及びＫ２が、合成す
べき信号の周波数を表した位相インクリメント数Ｋの最
上位成分と最下位成分であるので、理解することができ
る。同様に、累算器２８に配列されたｐビットは、累算
器３０に配列されたｑビットと共に、それぞれ、信号位
相数Ｐの最上位成分Ｐ１及び最下位成分Ｐ２を構成して
いる。この数は、同期信号の位相に対応する速度で成長
する。

【００１８】各累算器レジスタの内容は、この実施例の
場合、正弦出力サンプルを送り出す位相・振幅変換器３
２に結合されている。正弦関数の対称性のため、該関数
の少なくとも１つの象限（９０度）を変換器３２のルッ
ク・アップ・テーブルに記憶しておく必要がある。累算
器２８の第１と第２の最上位ビットは、変換器３２に、
位相が、現在どの象限にあるかを知らせるために用いら
れ、一方、残りのｐ−２ビットは、ルック・アップ・テ
ーブルに関する引き数として利用される。実際には、位
相合成器は、ｐが変換器３２内においてルック・アップ
・テーブルの操作に必要な正確なビット数になるように
区分化される。累算器３０のｑビットは、ルック・アッ
プ・テーブル内において隣接する値の補間に必要な情報
を提供する。

【００１９】図２を検討すると明らかなように、この回
路は、単なる区分化された２進位相累算器を超えるもの
である。ＭＳＳ加算器２４は、モジュラスが２^pの従来
の２進加算器であるが、ＬＳＳ加算器２６は、従来のも
のではなく、Ｓを法とする加算を行うように修正された
２進加算器であり、ここで、Ｓは、２^qより小さい非２
進整数である。すなわち、それは、その入力の和がＳ以
上になると、オーバフローして、桁上げを生じる。この
挙動が、請求項において包括される新規の特性を得るの
に重要である。

【００２０】解析：下記の解析は、この回路が、本発明
の目的を達成する方法を明らかにするものである。さら
に、加算器２６を実現するのに望ましい回路が、提示さ
れる。１０進法で定義された基準周波数から１０進法で
定義された周波数を合成するプロセスについては、式１
を下記のように書き直すことによって、簡潔に表すこと
ができる：Ｆ・ｆ_res＝ｆ_c・Ｋ／Ｄ（２）ここで、Ｆは、整数、ｆ_resは、所望の１０進分解能で
ある：ｆ_res＝１０^-R （Ｒは、整数）（３）

【００２１】分母Ｄは、図２の組み合わせ位相累算器の
加算モジュラスである。同様に、それは、レジスタ２８
及び３０の組み合わせに納めることの可能な最大数に１
を加えたものである。Ｄは、ＭＳＳとＬＳＳの個々のモ
ジュラスの積として計算することができる：Ｄ＝２^p・Ｓ（４）

【００２２】本発明は、ｆ_cの１０進法で定義した任意
の値について機能するが、表現を簡略化し、一般に用い
られている基準周波数のうち大部分を占める周波数を表
すため、ｆ_cが、２及び５の因数から構成されるものと
仮定する：ｆ_c＝２^a・５^b （５）式３、４、及び、５に定義の値で式２を書くと、次のよ
うになる：Ｆ・１０^-R＝２^a・５^b・Ｋ／（２^p・Ｓ）（６）

【００２３】δが、次の順次周波数を合成させる、Ｋに
加算される整数値であると仮定する：（Ｆ＋１）・１０^-R＝２^a・５^b・（Ｋ＋δ）／（２^p・Ｓ）（７）（７）から（６）を引き、１０^-Rを因数分解した形に書
き直すと、次のようになる：２^-R・５^-R＝２^a・５^b・δ／（２^p・Ｓ）（８）ここで、Ｒ、ａ、ｂ、及び、ｐの値は、満たすべき仕様
として示されている。ｑの値は、クリティカルではない
が、少なくとも、Ｋ２のビット数に等しくなければなら
ない。従って、やはり、前述の本発明の目的を実現する
ように、Ｓの選択を行うことができることを表してい
る。δの値も、明らかになる。

【００２４】式８を検討すると、２及び５からなるＳの
選択が有効になりそうであることが分かる：Ｓ＝２^m・５ⁿ （９）このＳの表現を利用して、式８を整理し直すと： δ＝２^m+p-a-R・５^n-b-R （１０）ここで、Ｓ及びδは、両方とも、整数でなければならな
いので、これは、同時に下記を表している：ｍ≧０；ｍ＋ｐ−ａ−Ｒ≧０（１１）及びｎ≧０；ｎ−ｂ−Ｒ≧０（１２）

【００２５】該不等式を満たすｍ及びｎの最小値を利用
するのが経済的であり、もちろん、これらはＳ及びδの
最小値になる。こうして求められた値を利用し、Ｋを繰
り返しδずつインクリメントすることによって、ｆ_res
だけ間隔のあいた周波数を有する信号が合成される。従
って、前述の本発明の目的を満たすように、Ｓの適切な
選択を行うことが可能になる。

【００２６】ｆ_cのいくつかの値の調節：ここでは詳述
しないが、この技法は、ｆ_cの複数値、並びに、（おそ
らく）ｆ_resの複数値を調節すべき事例に対して、簡単
に拡張することが可能である。有効な設計技法は、ｆ_c
とｆ_resの各組み合わせ毎に、因数ｍ及びｎのリストを
作成することである。リスト中のｍ及びｎの最高値を選
択することによって、全ての組み合わせを満たす、Ｓ及
びδの値が求められる。

【００２７】設計例：下記の例によって、上述の手順が
示される。合成器のためにこれらの要件を仮定する：基準周波数１ＭＨｚ周波数分解能０．１Ｈｚ８ビット、１象限位相振幅ルック・アップ・テーブルこれらの要件を変換し、拡張して、本開示において用い
られている項にする：ｆ_c＝１０⁶＝２⁶・５⁶ → ａ＝６，ｂ＝６ｆ_res＝１０^-1 → Ｒ＝１８ビットＲＯＭ、象限標識に関する２ビット → ｐ＝
１０

【００２８】不等式（１１）を満たす最小のｍを選択す
ると：ｍ≧０；ｍ≧６＋１−１０ → ｍ＝０同様に、（１２）を利用すると、ｎが求められる：ｎ≧０；ｎ≧６＋１ → ｎ＝７従って、（９）及び（１０）からＳ＝５⁷； δ＝２³ δは、Ｋをインクリメントしなければならない値である
ため、次のように書くのが有用である：Ｋ＝Ｊ・δ

【００２９】例えば、５０Ｈｚの合成には、Ｆ＝５００
が必要になる。この値及び他のデータを式（６）に代入
すると： 500・10^-1=2⁶・5⁶・Ｊ・2³/(2¹⁰・5⁷)=10^-1・Ｊ（１３）これは、５０Ｈｚは、範囲内における５００番目の非ゼ
ロ周波数であるので、Ｊ＝５００を表している。

【００３０】非２進モジュラス：図３には、図２のＬＳ
Ｓを実現するための回路が示されている。この図面に
は、図２のＭＳＳの構成要素が繰り返されている。この
場合、ＬＳＳには、２つの定数レジスタ４０及び４２、
２つの加算器４４及び４６、及び、マルチプレクサ４８
（スイッチとして記号化）が設けられている。加算器４
６は、その合計が負数から非負数に変化すると、桁上げ
を生じる。レジスタ４２には、通常大きい負数である量
Ｋ２−Ｓが含まれているので、ほとんどの場合、加算器
４６の出力は、負であり、ＬＳＳのデータ・フローは、
加算器４４を通じて生じることになる。レジスタ４２と
加算器４６を組み合わせた機能は、累算器３０が値Ｓ以
上になる時間を予測することにある。レジスタ４２は、
Ｋ２−Ｓを含んでいるが、単なる−Ｓを含んでいないの
で、加算器４６の出力は、累算器３０が値Ｓ以上になる
１クロック・サイクル前に、ゼロまたは正の値に変化す
る。こうして生じる桁上げは、ＭＳＳの加算器２４に対
する入力になり、やはり、マルチプレクサ４８の状態を
変化させて、加算器４０の出力を操向し、累算器３０に
送り込む。次のクロック信号によって、こうした変化を
生じることになる。これらの操作の結果として、ＬＳＳ
は、Ｓを法とした加算を行う。

【００３１】この回路の動作を数値で例示するため、Ｋ
２＝３、Ｓ＝１００であり、刻時は、累算器３０の内容
がゼロのところから始まるものと仮定する。最初の３２
個のクロック・パルスの間、加算器４６の出力は、負で
ある。３３番目のパルス時に、累算器３０には、値９９
が含まれており、加算器の出力は、＋２になり、桁上げ
が生じるので、マルチプレクサ４８が加算器４６にスイ
ッチングされる。３４番目のクロック時には、桁上げが
加算器に伝搬し、値＋２が累算器３０にロードされ、桁
上げがリセットされる。

【００３２】一般的事例：本発明の望ましい実施例に関
する上述の説明には、２つの制限が含まれる。この制限
は、当該技術の従事者が行う選択に影響しないが、理論
的には不必要であり、本発明の他の実施例には、これら
を含めてはならない。該制限とは、次の通りである：ａ）ｆ_cは、２と５の因数から構成される（式５）ｂ）ＭＳＳのモジュラスＮは、２の累乗である（２^p）例えば、ｆ_cは、３ＭＨｚとすることも可能である。同
様に、正弦のように、四元ではなく、三元対称の波形を
合成する、すなわち、同じルック・アップ・テーブル
が、周期的波形の４つではなく３つのセグメントを表す
ことができるのが望ましい。この場合、Ｎは、３・２
^p-2とすることができる。

【００３３】一般的な事例の場合、ｆ_cとＮは、両方と
も、単に整数とみなすことが可能であり、その値に関し
て特定の制限はない。従って、式６は、次のように書く
ことができる：Ｆ・１０^-R＝ｆ_c・Ｋ／（Ｎ・Ｓ）（６ａ）前述のように進めると、式８は、次のようになる：１０^-R＝ｆ_c・δ／（Ｎ・Ｓ）（８ａ）やはり、Ｒ、ｆ_c、及び、Ｎの値は、設計基準である
が、δ及びＳは、任意に選択することが可能である。と
りわけ、式８ａを有理化するように選択すべきである。
Ｒは、非負数である場合、単純な（ただし、必ずしも最
適ではない）選択の１つは、δ＝Ｎ及びＳ＝ｆ_c・１０^R
である。

【００３４】望ましい実施例に関連して、本発明の解説
を行ってきたが、こうした原理を逸脱することなく、本
発明の構成及び細部に修正を加えることができるのは明
らかである。例えば、本発明の説明は、ＭＳＳの加算モ
ジュラスが２の累乗をなす望ましい実施例に関連して行
ってきたが、代替実施例の場合、このモジュラスを２の
累乗の３倍に等しい値にして、合成信号波形の四元では
なく、三元対称を可能にすることも可能であるのは、明
らかである。

【００３５】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、１０進数で定義された周波数分解能等を有す
る信号を２進法で構成されたデジタル・ハードウェアを
用いて発生することができる。

【図面の簡単な説明】

【図１】従来の位相累算器回路を示す図である。

【図２】本発明の一実施例を示す図である。

【図３】非２進モジュラスを有する加算器の詳細を示す
図である。

【符号の説明】

２０、２２：位相インクリメント・レジスタ２４、２６：加算器２８、３０：累算器レジスタ３２：位相・振幅変換器３４：Ｄ／Ａ変換器

Claims

【特許請求の範囲】

【請求項１】最上位部分と最下位部分とを有する位相イ
ンクリメント入力と、最上位部分と最下位部分とを有する合成出力と、１０進法で定義された基準信号に結合された基準入力
と、前記位相インクリメント入力の前記最上位部分に結合さ
れた入力と、前記合成出力の前記最上位部分に結合され
た出力と、桁上げ入力と、前記基準入力に結合されたク
ロック入力とを有する第１位相累算手段と、前記位相インクリメント入力の前記最下位部分に結合さ
れた入力と、前記合成出力の前記最下位部分に結合され
た出力と、前記第１位相累算手段の前記桁上げ入力に結
合された桁上げ出力と、前記基準入力に結合されたクロ
ック入力とを有する第２位相累算手段と、を備えて成り、前記第１位相累算手段は第１算術モジュ
ラスを有し、前記第２位相累算手段は第２算術モジュラ
スを有していることを特徴とする位相累算装置。