JP2817104B2

JP2817104B2 - データアンパック装置

Info

Publication number: JP2817104B2
Application number: JP2081492A
Authority: JP
Inventors: ジェイ．バートランドキース
Original assignee: アムペックスコーポレーション
Priority date: 1989-03-31
Filing date: 1990-03-30
Publication date: 1998-10-27
Anticipated expiration: 2013-10-27
Also published as: JPH0333914A; EP0390309A2; DE69031238D1; DE69031238T2; EP0390309A3; EP0390309B1; US5237701A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はｍ個の有効ビツトの一定の巾を有するパツク
された並列データの形で受けられるデータをアンパツク
し、ｎ個の有効ビツトの可変の巾の並列出力データ語を
与える（ここでn,mは正の整数である）のための装置に
関する。

〔従来技術の説明〕

予め決定された巾を有する並列語で配列されたデータ
を必要とする伝送ラインあるいは記録／再生装置を用い
て可変巾の並列語が伝送あるいは記録されなければなら
ない時にしばしばデータパツク及びアンパツクが必要で
ある。データパツク及びアンパツクを用いる他の例は高
度化あるいはデータの圧縮の応用である。公知のデータ
アンパツク装置はパツクされたデータ直列データに変換
する並列対直列変換を使用し、その後にパツクの前に元
のデータ語の巾に対応する可変の巾の並列語に直列デー
タを変換するための直列対並列変換を使用する高周波直
列クロツクが公知の論理回路のほとんどの形式の最大動
作周波数を越えるかもしれない周波数を有する高周波直
列クロツクがデータ変換のために必要とするようなこれ
ら従来技術のデータアンパツク装置と関連した大きな欠
点が存在する。直列クロツクの発生は回路基板での使用
可能な空間を減少させてしまい、多数の回路素子を使用
しなければならないためコストを増大させてしまう位相
ロツクループを必要とする。例えば公知のECL形論理回
路は高い周波数の必要な条件を満足させるが、パツキン
グ密度は比較的低く、比較的に大きな電源の必要性を与
えるということが知られている。従つて、このような公
知のデータアンパツク装置を使用することはパツク密度
を大にし、電源の必要性を小にしかつコストを減少する
上で好ましくない。並列対直列変換を用いる時に同期の
目的のためデータをブロツクにフオーマツトするために
欠点が生じる。このようなフオーマツトが、一般的に、
直列ビツトストリームに附加的なビツトを挿入するこ
と、他のより高い速度の直列クロツクを使用すること並
びに高速フアーストイン、フアーストアウトデータ記憶
バツフアを使用することを含むためである。

〔発明の課題〕

本発明のデータアンパツク装置は可変の巾ｎの出力並
列データ語に一定の巾ｍのパツクされた並列データ語を
直接変換することによつて（ここでｎは１つの出力デー
タ語から次への動作の間に変換する）公知のアンパツク
装置の上述した欠点を解決する。並列対直列変換の使用
は本発明の装置によつて省略される。

〔上記課題を達成するための具体的な手段〕

本発明によれば、データアンパツク装置は一定の巾の
ｍ個の有効データビツトを有するパツクされた並列入力
語を受け、可変の数のｎ個の有効データビツトに等しい
巾を有する並列出力データ語を与える。これら入力語は
入力レジスタで受けられそこで受けた順序で記憶され、
そこからビツトシフタに与えられる。ビツトシフタはシ
フタ制御信号によつて指示される多数のビツト位置だけ
データをシフトする。ビツトシフタからのシフトされた
データはｎ個の有効ビツトを有する並列出力語として出
力される。それぞれの出力語に対する数ｎはアンパツク
装置によつて受信されるパツク比制御信号によつて表わ
される。このパツク比は、ｎｍの時に最大有意ビツト
（MSB）を有し、MSB部分は第１のMSB制御信号を与え
る。数ｎの最小有意ビツトに対応するパツク比の最小有
意ビツト（LSB）部分は加算器に与えられる。この加算
器は連続和を与えるようにパツク比の逐次的に受けたLS
B部分を加算し、この加算和がｍに等しいかあるいはそ
れよりも大きい時に第２のMSB制御信号を与える。加算
和のLSB部分は上述したシフト制御信号である。論理回
路は第１及び第２のMSB制御信号を受け、これら信号の
いずれかに応じて、入力レジスタが次の入力語を受ける
準備にあることを指示する「データのための準備」制御
信号を与え、それはまたビツトシフタが並列出力語を出
力する準備にあることを指示する「データ有効出力」制
御信号をも与える。

〔発明の効果〕

本発明のアンパツク装置の特定の長所はそれが並列対
直列データ変換を使用しないという点である。並列対直
列変換を使用する方式においては使用される直列クロツ
ク速度は入力並列クロツク速度のｎ倍である。本発明の
アンパツク装置において、必要な最大クロツク速度は入
力並列クロツク速度とn/mの最も近い正数とを掛けたも
のである。クロツク速度を低下させた結果より遅い論理
回路を使用することができ、このためコストを減少する
ことができ、電力を低下することができ、回路の集積度
を低下させることができる。

〔実施例の説明〕

以下の説明において、対応する回路素子は比較に容易
にするため全ての図面において同様の参照番号によつて
表わされる。

本発明のデータアンパツク装置の好適実施例の簡略化
されたブロツク図は第１図に関連して以下に記載され
る。この実施例において、ｎ＝８ビツトの一定の巾を有
するパツクされた並列入力語は外部データ供給装置（図
示せず）から並列入力ライン10を介して受信される。そ
れぞれの入力語は入力レジスタに連続してクロツキング
され、このレジスタは、好適実施例において、パイプラ
インで接続した３つの並列８ビツトフラツプフロツプレ
ジスタ12−14で構成される。記載を容易にするために、
この実施例において、第１図のデータアンパツク装置は
初期化されておりかつ前部の３つのパイプラインレジス
タは有効データで満たされているものと想定されてい
る。従つて、通常の動作の間に、レジスタ12−14の出力
ライン15−17には３つの継続してパツクされた入力デー
タバイトが存在する。ライン15−17での並列データはビ
ツトシフト20のそれぞれの並列入力に与えられ、そこで
ライン17でのデータはLSB位置及びビツトシフタのMSB位
置へのライン15に与えられる。ビツトシフタ20はその入
力での並列データを受け、シフトされたデータをその出
力に与える。それは受けたデータをLSB位置の方向に、
以下に詳細に記載するように、ライン22でのシフト制御
信号によつて表わされるように、多数のビツト位置即ち
シフト量だけシフトする。

好適実施例において、ビツトシフタ20はテキサスイン
ストウルメンツ社によつて製造されているSN54AS8838あ
るいはSN74AS8838の32ビツトバレルシフタによつて構成
され得る。しかしながら、本発明によるデータアンパツ
ク装置はXILINX社によつて製造された3020形プログラマ
ブル論理セルアレイ（LCA）を使用することによつて組
み立てられた。好適実施例のビツトシフト20はライン24
に16ビツト並列語を出力する。ここでそれぞれの出力語
のｎビツトは有効ビツトである。好適実施例において
は、ｎは１から16であり、それは動作時に変化する。ラ
イン27での「パツク比」制御信号が受信され、これはビ
ツトシフタ20からの出力ライン24でのそれぞれの継続し
た並列出力データ語の有効ビツトの数ｎを指示する。ｎ
が特定の動作時に一定である時には、ライン27での信号
はその数の２進表示値に設定される。他の応用におい
て、ｎが動作時に変化するならば、ライン27に与えられ
なければならない２進値は例えばプログラマブル読出し
専用メモリ（PROM）のルツクアツプテーブルに記憶さ
れ、周知のようにそれから読出される。ライン27での
「パツク比信号」はフリツプフロツプ28によつてクロツ
キングされ、ライン31でのクロツキングされた「パツク
比信号」はライン24での並列出力語と同期して出力され
る。

フリツプフロツプ28からのクロツキングされたパツク
比ｎのLSBはライン29で２進加算器30の最初の即ち第１
の入力Ａに与えられる。クロツキングされたパツク比の
MSBはライン49を介してフリツプフロツプ38に与えられ
る。ライン49での信号はMSB1として言及される。ライン
29でのLSB信号はその出力47からフリツプフロツプ36及
び41を介して加算器30の第２の入力Ｂに再クロツキング
することによって加算器30により記憶される。この加算
器はその入力Ａ及びＢでの信号を加算し、入力Ａに与え
られる次のLSB信号と共に入力ビツトに与えられる前に
記憶されたLSB信号の連続和を与える。フリツプフロツ
プ36の出力でのクロツキングされた連続和のLSBはライ
ン22での上述したシフト制御信号としてビツトシフタ20
に与えられる。連続和が好適実施例においてｎ＝８に等
しい上述した数ｍと等しいかあるいはそれを越える時
に、加算器30はMSB2と称せられるライン48でのMSBキヤ
リービツトを出力する。ライン48でのMSB2あるいはライ
ン49でのMSB1のいずれかは、パイプラインの最後の入力
レジスタ14に記憶された８つ全ての有効ビツトがそれか
ら出力されたということを指示し、このためレジスタ14
はライン59での次のクロツクパルスの立上りエツジで新
たなデータを受ける準備にある。好適実施例において、
DV入力制御信号は、ライン46での「データ準備」信号が
高レベルで外部装置がライン10にデータを送る準備にあ
る時に高レベルとなる。ライン48,49での信号はORゲー
ト60及び40を介して「データ準備」制御信号としてライ
ン46に与えられ、これは入力レジスタ13に記憶されてい
るデータがレジスタ14に転送される準備にある時、かつ
レジスタ12に記憶されているデータがレジスタ12に送ら
れる準備にあることを指示し、従つてレジスタ12はライ
ン10で次のパツクされた８ビツト入力語を受ける準備に
あることを指示する。

ライン49,48での上述した信号MSB1,MSB2は以下に記載
されるように、論理回路34からのライン33,34での出力
信号の状態により、フリツプフロツプ38,37の１つある
いはそれ以上のクロツクサイクルの間をそれぞれ記憶さ
れる。ライン53であるその結果の遅延された信号MSB1DE
L及びライン52でのMSB2DELは論理回路32に与えられる。
この論理回路32はまたライン57で「データ有効入力（D
V）」制御信号を受け、これは入力ライン10で受けられ
なければならい有効データがあるかどうか、全てのレジ
スタの内容を０にリセツトするために初期化プロセスの
間に使用される「リセツト」信号がライン58にあるかど
うか、「クロツク」信号がライン59にあるかどうかを指
示する。好適実施例において、DV入力制御信号は、ライ
ン46での「データ準備」信号が高レベルで外部装置がラ
イン10でのデータを送る準備にある時に高レベルであ
る。その入力信号の組合わせに基づいて、論理回路32は
ライン34でのデータ有効出力（DV出力）制御信号を動作
可能化したりあるいは禁止したりする。ライン34での信
号が可能化される時には、ライン24での並列出力語は次
のクロツクパルスの立上りエツジで取られる準備にあ
る。それぞれの出力語での有効ビツトの数は上述したよ
うにその出力語のパツク比ｎに対応するライン31でのパ
ツク比出力信号に等しい。ライン34での制御信号はまた
フリツプフロツプ36−38を動作可能化し、それによりラ
イン22でのシフト量、並びに論理回路32に与えられる遅
延された信号MSB1DEL及びMSB2DELの状態を変化させる。
他方、通常の動作時に、論理回路32は以下のように、ラ
イン34でのデータ有効出力信号の発生を開始する。レジ
スタ14が有効データを含まない時には、論理回路32はラ
イン33に禁止制御信号を与え、これはライン34でのデー
タ出力制御信号を禁止する。従つて、ライン33での禁止
信号はフリツプフロツプ36−38を動作無能化し、それに
よりライン52,53での信号の状態を共にライン22でのシ
フト制御信号が変化しないようにする。

ORゲート40及び60は論理回路32の一部として考えるこ
とができるが、記載を簡略化するためにそれらは図面に
おいては別々の素子として示されている。ここで、本発
明のデータアンパツク装置の好適実施例は第２図に関連
して記載される。第１図及び第２図に示される実施例間
の類似性のため、第２図の部分のみが第２図の第１図と
異なる部分のみが記載される。これらの比較から明らか
なように、第２図は、第１図に関連して上述した回路要
素に加えて、パイプライン全論理回路23,ORゲート55,比
較器43及びフリツプフロツプ39を示す。

パイプライン全論理回路23は初期化時に使用され、即
ち全ての入力レジスタ12−14が通常の動作の開始前にデ
ータで満たされるようにするために使用される。それは
ライン57でDV入力制御信号を、ライン58でリセット信号
をかつライン59でクロツク信号を受ける。これは３つの
直列に接続したフリツプフロツプ（第３図に示されてい
る）を含み、それらフリツプフロツプは始動時にライン
58でのリセツト信号により０にセツトされる。第１のフ
リツプフロツプ121は、ライン57でのデータ有効入力信
号が高レベルの間に、ライン59でのクロツクによつてラ
イン10での入力データを第１のデータ入力レジスタ12の
入力からレジスタ13及び14にクロツキングすると同時に
３つの継続したクロツクパルスの間に第１のフリツプフ
ロツプから第２のフリツプフロツプ122へかつそれから
第３のフリツプフロツプ123へクロツキングされるDC信
号を受ける。２つのこのようなクロツクパルスの後に、
入力レジスタ13が入力レジスタ12からのデータで満たさ
れている時に、回路23はライン35に「ほとんど準備」制
御信号を出力する。次のこのようなクロツクパルスで、
３つの全ての入力レジスタがデータで満たされている時
に、回路23はライン25に「準備」制御信号を出力する。
ライン35での「ほとんど準備」制御信号及びライン34で
のDV出力信号はORゲート55を介してライン56に「パツク
比獲得制御信号として与えられ、これは新たなパツク比
信号をライン127に与えなければならないことを要求す
る。ライン25での「準備」制御信号は第１図のORゲート
40に対応するデータ論理回路40のための準備に与えられ
る。その入力信号の任意のものを受けると、回路40はラ
イン46に上述した「データのための準備」制御信号を与
える。それによつて初期化処理が完了する。

次に第２図の比較器43及びフリツプフロツプ39を記載
する。上述したように、好適実施例において、ライン27
に与えられるパツク比は値ｎ16を有する。周知のよう
に、数16の２進表示に対しては、通常、５つの並列ライ
ンが必要である。しかしながら、この特定の実施例にお
いては、ただ４つの並列ラインが次のようにして使用さ
れる。値ｎ＝０が使用されないために、４つ全ての並列
ライン27での０値がｎ＝16を表わすように使用される。
比較器43は、以下のようにしてｎ＝16を表わす４つ全て
のライン27で０値の存在を検出するために使用される。

更に第２図において、フリツプフロツプ28からのライ
ン62でのクロツキングされたパツク比は比較器43の入力
Ａに与えられる。その他の入力Ｂは設置電位に接続され
る従つて比較が得られる時にはライン44での高出力信号
がパツク比ｎ＝16を指示する論理回路32へのライン71で
の制御信号としてフリツプフロツプ39を介してクロツキ
ングされる。比較を指示するライン44での信号はデータ
論理回路40のための準備に与えられ、これは、それに応
じて、ライン46でのデータ信号のための高レベル準備信
号を与える。この状況において、ライン24での出力語は
16個のビツトを持ち、従つてパイプラインの両入力レジ
スタ13,14は同時に空にされることになる。パイプライ
ン全論理回路23は第３図の詳細な回路図に関連して以下
に記載される。回路23は直列に接続されかつライン59で
のクロツク信号によつてクロツキングされる３つのフリ
ツプフロツプ121−123を有する。第１のフリツプフロツ
プ121のＤ入力は例えば＋５ボルトの高論理レベル信号
に接続される。始動時に、アンパツク回路の全てのレジ
スタの内容はリセツトライン58を介して０にリセツトさ
れる。その語に、ライン57でのDV入力制御信号が高レベ
ルである時に、それは第１のレジスタ12の入力での第１
のパツクされたデータ語をパイプラインの第２のレジス
タ13の入力にクロツキングすると同時に、第１のクロツ
クパルスでフリツプフロツプ121の入力からの高信号レ
ベルをフリツプフロツプ122の入力にクロツキングする
ことを可能にする。第２のクロツクパルスで、ライン57
でのDV入力信号（高レベル）を持つて入力レジスタ13か
らのデータは第３のレジスタ14の入力に転送され、レジ
スタ12は新たなパツクされたデータ語を受ける。同時に
フリツプフロツプ122の入力からの信号はフリツプフロ
ツプ123の入力にクロツキングされる。第３のクロツク
パルスの生起で、ライン57でのDV入力信号が高レベルの
状態でレジスタ14の入力からのデータがその出力にクロ
ツキングされ、従つてライン15−17でのデータはビツト
シフタ20を介して出力されるように準備され、それによ
り初期化プロセスは完了し、通常の動作が始められるこ
とができる。並列データライン15−17の３つ全ての群で
のクロツキングされた入力データの存在と同時に、ライ
ン25での「準備」制御信号はフリツプフロツプ123から
出力され、論理回路32に与えられる。その後に、ライン
25での「準備」制御信号は通常の動作時に高レベルを維
持する。

論理回路23はまた輪35に「ほとんど準備」制御信号を
与え、これはライン25での準備信号の生起の前に生じ、
かつこれは以下のように１クロツクサイクルの持続時間
を有する。フリツプフロツプ122からの出力信号はANDゲ
ート125の第１の入力に与えられる。同一の信号がフリ
ツプフロツプ124に与えられ、それからのクロツキング
された信号は１クロツクサイクル遅れてANDゲート125の
第２の即ち反転入力に与えられる。従つて、第２のクロ
ツクパルスの生起で、DV入力信号が高レベルの状態の
時、フリツプフロツプ122の出力は高レベルとなり、フ
リツプフロツプ124の出力は低レベルとなり、ANDゲート
125は動作可能化されかつライン35での「ほとんど準
備」信号は高レベルとなる。しかしながら、次のクロツ
クパルスで、フリツプフロツプ124の出力は高レベルと
なり、それによりゲート125を動作無能化し、ライン35
での信号は低レベルに戻る。「ほとんど準備」信号はラ
イン34での上述したDV出力制御信号と共にORゲート55に
よりゲートされ、ゲートされた信号はライン56での上述
したパツク比獲得制御信号として与えられる。

次に論理回路32が第３図の詳細な回路図を参照して記
載される。第２図の加算器30からのライン52でのMSB2DE
L信号とライン53でのMSB1DEL信号はパツク比ｎ＝16を指
示するライン71での信号と共にORゲート70に与えられ
る。これら入力信号の任意のものの存在に応じて、ライ
ン72での信号は高レベルとなる。ライン52又は53にいず
れかの入力信号があれば、これはパイプラインの最後の
入力信号が空であることを示す。ライン52,53に両入力
信号が同時に存在するかあるいはライン71に信号があれ
ば、これは両レジスタ13及び14が同時に空であつたこと
を示す。同時に、クロツキングされたライン75でのDV入
力信号は高又は低レベルである。高レベルは、前のクロ
ツクパルスの立上りエツジでライン57でのDV入力信号が
高レベルであつたことを指示し、従つてデータが入力レ
ジスタ13から14にクロツキングされており、従つてレジ
スタ13が有効データを含んだならば、レジスタ14が現在
有効データを含んでいる。ライン57でのクロツキングさ
れたDV入力信号が低レベルであれば、データは前のクロ
ツクでレジスタ14にはクロツキングされ得ず、従ってそ
れは有効データを含まない。従つて、ライン72が高でラ
イン75が低である時には、ANDゲート73はライン77に高
レベルの禁止１信号を出力する。それはライン33での上
述した禁止制御信号としてORゲート78及びANDゲート80
を介して与えられる。ライン33での信号（Ｌ）は更にAN
Dゲート81の反転入力に与えられ、そこから、それはラ
イン34での上述したDV出力制御信号を禁止する。従つ
て、通常の動作時に、即ち初期化が終了した後に、ライ
ン34でのDV出力信号の状態はライン33での禁止信号のも
のとは逆となる。ANDゲート80の第２の入力はパイプラ
イン全論理回路23からライン10で１クロツク遅延した準
備制御信号を受け、この信号は通常の動作時に高レベル
に留まる。ライン25の高レベルの準備信号はANDゲート8
1の第２の入力に与えられる。

ライン33での禁止信号は第２の制御信号路を介して交
互に発生されてもよく、これは以下に述べるように、上
述した路に並列である。ライン52,53での上述したMSB2D
EL及びMSB1DEL信号はANDゲート90にも与えられ、その出
力はライン91を介してORゲート92に与えられ、ORゲート
92はライン71での上述した信号を受ける。上述した記載
から明らかなように、ORゲート92からのライン93でのこ
の結果の禁止2A信号は、両入力レジスタ13及び14が丁度
空となつた時に高レベルである。ANDゲート94はライン9
3及び75での上述した信号を受け、それはまた反転入力
でゲート94を無能化するライン34でのDV出力制御信号を
受ける。

第３図において、禁止２信号は次のようにして発生さ
れる。ライン34でのDV出力信号は高レベルでかつデータ
はライン24に出力されているものとする。更に、両入力
レジスタ13及び14からのデータの全ては、ライン49での
MSB1及びライン48でのMSB2の両信号が同時に存在するか
あるいは比較器43（第２図）からのライン44での信号に
よつて表わされるように、出力されてしまつたかあるい
は出力されているものと想定する。クロツク信号の次の
正に進行するエツジ（クロツク１としてこのエツジを参
照）で、ライン34でのDV出力の高レベルはフリツプフロ
ツプ37−39がクロツキングされることができるようにす
る。この結果、クロツク１の後に、ライン53,52でのMSB
1DEL及びMSB2DELのいずれも高レベルとなるかあるいは
ライン71が高レベルとなる。これによりORゲート92は動
作可能化され、そのためライン93での禁止2A信号が高レ
ベルになる。

更に、クロツク１で、JKフリツプフロツプ98はライン
95及び34でのその入力信号をライン99でその出力にクロ
ツキングする。上述したように、クロツク１の前に、ラ
イン34でのDV出力信号は高レベルであり、ANDゲート94
を動作無能化し、これによりライン95での信号は低レベ
ルとなる。従つて、クロツク１でフリツプフロツプ98の
Ｊ入力は低レベルで、Ｋ入力は高レベルであるために、
ライン99は低レベルとなる。クロツク１の後にライン93
は高レベルとなり、かつライン99は低レベルとなつて、
ゲート96を動作可能化し、ライン97,79及びライン33で
の禁止信号が高レベルとなる。次いで、このためにライ
ン34でのDV出力信号は低レベルとなる。

DV出力信号（ライン34）が低レベルとなるために、フ
リツプフロツプ36−38のクロツキングは行なわれず、従
つてライン93はライン34が再び高レベルになるまで高レ
ベルに留まる。ここで、ゲート94の出力はライン75の状
態に依存する。ライン75が高レベルであれば、クロツク
１の前に、ライン57も高レベルとなり、クロツク１でデ
ータは入力レジスタ12から13にかつ13から14にクロツキ
ングされた。一般的に、ライン75、従つてライン95も、
データがレジスタ12にかつレジスタ12からレジスタ13に
またレジスタ13からレジスタ14にクロツキングされる正
に進行するクロツクエツジ（クロツクｐと呼ぶ）の直後
まで低レベルに留まり、次いでライン75,95は高レベル
となる。従つて、クロツクｐで、ライン95は高レベルと
なり、入力レジスタ12に記憶された次の有効データがこ
こでレジスタ13内にあるということを指示する。クロツ
クｐの後に、フリツプフロツプ98のＪ入力は高レベルと
なり、Ｋ入力は低レベルとなつて、クロツク（ｐ＋１）
でライン99は高レベルとなる。次いで、これはゲート96
を動作無能化し、ライン97での禁止２信号は低レベルと
なる。

その中間に、ライン52,53あるいは71の少なくとも１
つが高レベルであるために、ORゲート70は動作可能化さ
れ、ライン72は高レベルとなる。ANDゲート73の出力は
ライン75の状態に依存する。クロツク（ｐ＋１）で、入
力レジスタ13からのデータはレジスタ14にクロツキング
され、次いでクロツク（ｐ＋１）の後に、ライン75は高
レベルで、ライン77は低レベルである。クロツク（ｐ＋
１）で、レジスタ13内のデータはレジスタ14にはクロツ
キングされておらず、ライン75はこの時に低レベルであ
りかつライン77での禁止１信号は高レベルであり、これ
によりライン34でのDV出力信号を低レベルとする。従つ
て、禁止１信号はライン57でのDV入力信号の状態によ
り、クロツク（ｐ＋１）の後あるいはある引き続くクロ
ツクエツジの後に低レベルとなる。要約すれば、レジス
タ13,14の両方が同時に空である時には、禁止２信号は
レジスタ12からの有効データがレジスタ13にクロツキン
グされるまでDV出力を防止する。その後に、禁止１信号
はレジスタ12に元々記憶されていた有効データがレジス
タ13からレジスタ14にクロツキングされるまでDV出力を
防止する。

以上の記載から明らかなように、ｎｍの動作時の特
別な場合にかつ外部装置がライン10にパツクしたデータ
語を送るように常に準備状態であるとすれば、ライン34
でのDV出力信号は、それぞれのクロツクパルスでレジス
タ14にはビツトシフタ20に与えられてもよい有効データ
が存在するために、高レベルに留まることになる。この
場合に、通常の動作時に、DV出力信号は高レベルに設定
されてもよく、論理回路32はこれにより簡略化されう
る。

他の場合に、ｎｍの時に、ライン49での信号MSB1は
この動作時に高レベルとなる。このため、この場合に、
「データのための準備」制御信号は高レベルに設定で
き、論理回路40は省略されうる。

上述したように、ライン57でのDV入力信号は、ライン
46での「データのための準備」信号が高レベルで、かつ
外部装置がライン10にパツクしたデータを送る準備にあ
る時に高レベルである。従つて、簡略化した例におい
て、外部装置が常にデータを送る準備にある時には、DV
入力信号は「データのための準備」信号の状態に従う。
これにより、通常の動作時に、DV入力信号は無視されて
もよく、当該アンパツク装置はこれにより簡略化されう
る。この例において、入力レジスタ12−14は「データの
ための準備」信号によつて動作可能化されることができ
る。

第２及び３図に示されるデータアンパツク装置の好適
実施例の動作の例が第４図のタイミング図に関連して以
下に記載される。

第４及び５図のタイミング図の簡略化のため、クロツ
クパルスの正に進行するエツジの結果として一般的に生
じる制御信号あるいは記憶されたデータの種々の変化は
そのクロツクエツジと同時に生じるものとして表わされ
る。従つて、種々の回路素子によつて生ぜしめられる周
知の信号伝搬遅延は図示されない。

この例において、ライン10で受けた並列入力データ語
は８ビツト巾であり、記載を簡略化するため、パツク比
はｎ＝３に設定され、それは動作時に変化しない。従つ
て、ライン24でのそれぞれの並列入力データ語は３ビツ
ト巾となる。最初に初期化プロセスが第４図に関連して
記載され、これは最初の３つのクロツクサイクルの間に
行なわれる。初期化時に、ライン25での準備信号（ｐ）
は低レベルで、ライン46の「データのための準備」信号
（Ｍ）を高レベルにする。その「データのための準備」
信号はライン10に入力データを送つている入力装置（図
示せず）に与えられ、ライン57でのDV入力制御信号
（Ｎ）を高レベルにし、データが入力レジスタ12−14に
クロツキングされることを可能にする。上述したよう
に、ライン57での信号はライン10からの入力データがラ
イン59でのクロツクパルス１（クロツク１）の立上りエ
ツジで第１の入力レジスタ12の出力15にクロツキングさ
れることを可能にする。クロツク２で、レジスタ12から
のデータがレジスタ13にクロツキングされ、レジスタ12
は次のパツクされた入力データ語を受ける。クロツク３
で、レジスタ13からのデータはレジスタ14にクロツキン
グされ、レジスタ12の前に記録されたデータはレジスタ
13にクロツキングされ、この間に次の入力データ語がレ
ジスタ12にクロツキングされる。従つて、クロツク３
で、パイプラインの全ての入力レジスタがデータで満さ
れる。パイプラインを全論理回路23に関連して前述した
ように、ライン59での第２のクロツクパルスの間に、ラ
イン35での「ほとんど準備」信号が高レベルとなり、次
いでライン56での「パツク比獲得」信号を高レベルに
し、この結果パツク比ｎ＝３がライン27で受けられる。
クロツク３で、ライン27でのパツク比信号はフリツプフ
ロツプ28にクロツキングされ、ライン25での準備信号
（ｐ）は高レベルとなり、ライン34でのDV出力信号
（Ｇ）を高レベルとする。高レベルの準備信号はライン
46での「データのための準備」信号を低レベルになるよ
うにし、それはパイプラインの最後の入力レジスタ14に
記憶された有効データの全てが出力されるまで低レベル
に留まる。従つて、クロツク３の立上りエツジの後に、
全ての入力レジスタはデータで満され、初期化プロセス
が完了し、回路はライン24に３ビツト並列出力語を出力
する準備となる。

クロツク４で、３つの並列ビツトを有する最初の出力
語がライン24に出力される。同時に、加算器30からのラ
イン22でのシフト量が０から３に変化する。３つのビツ
トがレジスタ14のLSB位置から取られたために、そこに
はなお５つの有効ビツトが残つている。クロツク４の後
に、レジスタ14,13及び12からのデータは３だけシフト
され、そのため第２の３ビツト語はライン24でLSB位置
に生じる。

クロツク５で第２の３ビツト語が出力され、レジスタ
14にはただ２つの有効ビツトのみが残る。ライン22での
クロツキングされたシフト量（Ｏ）は６に変化する。ク
ロツク５の後に、ライン47,48に加算器30によつて与え
られる連続和（Ｄ）は３＋３＋３＝９であり、即ちそれ
は８を越え、このためライン48でのMSB2信号（Ｄ）は高
レベルとなつて、ライン46での「データのための準備」
信号を高レベルとする。

クロツク６でレジスタ14からの２つのビツト及びレジ
スタ13からの１つのビツトがライン24にクロツキングさ
れて出力され、ライン22でのビツトシフト量（Ｏ）は６
から１に変化する。ライン48でのMSB2信号（Ｄ）はライ
ン52でのMSB2DEL信号（Ｆ）をクロツク６で高レベルに
する。クロツク５の後に、上述したように、「データの
ための準備」信号ライン46（Ｍ）は高レベルになつてい
る。通常、その高レベルの信号に応じて、ライン10に入
力データを送る外部装置はDV入力信号を高レベルにす
る。しかしながら、この実施例において、ライン57での
DV入力信号は低レベルであり、外部装置はクロツク７の
後にDV入力信号が高レベルに変化する時までデータを送
る準備にはない。ライン75でのこの結果の遅延されたDV
入力信号（Ｑ）は低レベルとなり、ライン52での高レベ
ルのMSB2DEL信号（Ｆ）と共に、ライン77での禁止１信
号（Ｈ）を高レベルにする。この結果、論理回路32から
のライン33での禁止信号（Ｌ）は高レベルとなり、ライ
ン34での「データ有効出力」制御信号を禁止する。

クロツク８の前に、ライン57でのDV入力信号（Ｎ）は
高レベルに変化し、入力データがライン10で現在利用可
能であるということを指示し、入力レジスタ12−14を可
能化する。このため、クロツク８で、データがレジスタ
13−14からかつ、レジスタ12−13から転送され、レジス
タ12は新たな８ビツトのパツクした並列入力語を受け
る。クロツク８の後に、ライン33での禁止信号（Ｌ）は
低レベルに変化し、ライン34でのDV出力信号は高レベル
に変化する。

クロツク９の前に、加算器は１＋３＝４を加算してお
り、そのためライン48でのMSB2信号（Ｄ）ほ低レベルに
なる。クロツク９で、DV出力信号は高レベルとなり、そ
れによりフリツプフロツプ37はクロツキングされ、ライ
ン52でのMSB2DEL信号（Ｆ）は低レベルとなる。ライン2
2でのシフト量（Ｏ）は１＋３＝４に変化する。ライン3
4でのDV出力信号（Ｇ）は高レベルとなり、そのため第
４番目の３ビツト並列語がクロツク９でライン24に出力
される。

クロツク10でライン24での第５番目の３ビツト語が出
力される。クロツク10の後に、ライン46での「データの
ための準備」信号は高レベルとなる。これは加算器30が
７＋３＝10＝８＋２を加算しているためであり、これに
よりライン48でのMSB2信号（Ｄ）を高レベルになるよう
にし、ライン46での「データのための準備」信号（Ｍ）
を高レベルになるようにする。

クロツク11で、入力レジスタ14からの残りの１ビツト
及びレジスタ13からの２つのビツトが出力され、ライン
22でのシフト量（Ｏ）は２に変化する。ライン57でのDV
入力信号（Ｎ）は高レベルとなり、従つてデータがレジ
スタ12−13からかつレジスタ13−14から転送され、レジ
スタ12は新たなデータを受ける。

第１−３図に示されるアンパツク装置の好適実施例の
動作の他の例が次に第５図のタイミング図に関連して記
載される。この例においては、異なつたパツク比（Ｎ）
がライン24でのそれぞれの並列出力データに対してライ
ン27に与えられる。この例において、回路は前に初期化
されてしまつており、動作が既に開始されている。クロ
ツクパルス１（クロツク１）の正に進行するエツジで、
入力レジスタ14には５つの非有効ビツト及び３つの有効
ビツトが記憶されており、即ちフリツプフロツプ36から
のライン22での現在のシフト量は５であり、パツク比ｎ
＝15がフリツプフロツプ28のお出力（Ｒ）に存在する。
ライン77及び97での禁止１（Ｈ）及び禁止２（Ｋ）の２
つの信号は低レベルで、ライン57でのDV入力信号（Ｎ）
は高レベルである。この結果、ライン33での禁止信号
（Ｌ）は低レベルで、ライン34でのDV出力信号（Ｇ）は
高レベルである。従つて、クロツク１で、15ビツトデー
タ語がライン24でビツトシフト20からクロツキングされ
て出力される。従つて、クロツク１の前で、加算器は５
＋15を加算し、従つてライン48でのMSB2信号は高レベル
となる。クロツク１の後に、ライン52でのMSB2DEL信号
（Ｆ）は高レベルとなる。クロツク１の前で、レジスタ
14は５つの非有効ビツト及び３つの有効ビツトを記載し
ている。従つて、出力データ語からの15個の有効ビツト
が５ビツトだけシフトされ、これら出力データビツトの
うちの３つがレジスタ14から取られ、８つがレジスタ13
から取られ、４つがレジスタ12から取られている。この
結果、レジスタ13及び14は空となつており、ライン22で
のシフト量（Ｏ）は４に変化する。

ライン48での高レベルのMSB2信号（Ｄ）はクロツク１
の前にライン46での「データのための準備」信号（Ｍ）
を高レベルにし、更にクロツク１の前に、ライン57での
DV入力信号（Ｎ）は高レベルで、入力データが利用可能
であることを指示する。従つて、クロツク１で入力レジ
スタ13からのデータはレジスタ14に転送され、レジスタ
12からのデータはレジスタ13に転送され、かつレジスタ
12はライン10で新たなパツクされたデータ語を受ける。
クロツク１の後に、ライン53,52でのMSB1DEL（Ｅ）及び
MSB2DEL（Ｆ）の両信号が高レベルになるため、ライン9
7での禁止２信号（Ｋ）も高レベルになつて、これによ
りライン34でのDV出力信号（Ｇ）は低レベルに変化し、
クロツク２の後に、ライン57でのDV入力信号（Ｎ）がラ
イン75、ゲート94、ライン95及びフリツプフロツプ98を
介してライン99での禁止2ADEL信号を高レベルにしてラ
イン97での禁止２信号（Ｋ）を低レベルにする時まで低
レベルに留まる。従つて、クロツク２ではライン24にデ
ータは出力されず、４のシフト量（Ｏ）が変化されずに
留まる。

クロツク１で、パツク比ｎ＝２はレジスタ28にクロツ
キングされ（Ｒ）、クロツク３でライン34でのDV出力
（Ｇ）は高レベルとなり、２つのビツトがビツトシフタ
20を介して入力レジスタ14からライン24に出力される。
ここでシフト量（Ｏ）は４＋２＝６に変化する。従つ
て、依然として２つの有効ビツトがレジスタ14に残る。

クロツク３で、パツク比ｎ＝７がレジスタ28にクロツ
キングされ（Ｒ）、かつライン34でのDV出力信号（Ｇ）
は高レベルであるため、クロツク４では、７つの有効ビ
ツトがライン24に出力され、そのうちの２つはレジスタ
14から、５つはレジスタ13から出力される。同様、クロ
ツク４で、アンパツク装置は、クロツク４の前にライン
46での「データのための準備」信号（Ｍ）が高レベルで
あるためにデータを受ける準備にある。しかしながら、
外部装置はデータを送る準備にはなく、このためクロツ
ク４の前に、ライン57でのDV入力信号（Ｎ）は低レベル
である。この結果、クロツク４の後に、レジスタ14は空
となり、レジスタ13は３つの有効ビツトを記憶する。ク
ロツク４で、ライン48でのMSB2信号（Ｄ）は高レベルと
なり、同様ライン34でのDV出力信号（Ｇ）は高レベルと
なる。この結果、フリツプフロツプ37は可能化され、ラ
イン52でのMSB2DEL信号（Ｆ）は高レベルに変化し、次
いでライン77での禁止１信号（Ｈ）は高レベルとなつ
て、ライン34でのDV出力信号（Ｇ）は低レベルとなる。
従つて、データは回路から出力されない。データがクロ
ツク４の後に利用可能となる時には、ライン57でのDV入
力信号（Ｎ）は高レベルとなり、１クロツクサイクルの
後に、ライン77での禁止１信号（Ｈ）は低レベルとな
る。

クロツク５で、ライン34でのDV出力信号（Ｇ）は低レ
ベルとなり、これによりデータは出力されない。DV入力
信号（Ｎ）が高レベルであるため、新たなデータが入力
レジスタ12にクロツキングされ、レジスタ12からのデー
タはレジスタ13にクロツキングされ、レジスタ13からの
データはレジスタ14にクロツキングされる。ライン22で
のシフト量（Ｏ）は５であり、９ビツト語（３ビツトは
レジスタ14からであり、６ビツトはレジスタ13からであ
る）はビツトシフト20によつてシフトされ、出力ライン
24に生じる。禁止信号（Ｈ）は低レベルであつたため、
DV出力信号（Ｇ）は高レベルとなり、クロツク６で９ビ
ツト語がクロツキングされて出力する。

クロツク６で、ライン57でのDV入力信号（Ｎ）は高レ
ベルであるため、新たなデータが入力レジスタ12にクロ
ツキングされ、レジスタ12,13に前に記憶されていたデ
ータはパイプラインのレジスタ13,14に転送される。新
たなパツク比は10となり、それはフリツプフロツプ28に
クロツキングされる（Ｒ）。５＋１＝６であつた加算器
30の出力はレジスタ36にクロツキングされ、それはライ
ン22での新たなシフト量（Ｏ）となる。禁止信号が存在
しないため、ライン34でのDV出力信号（Ｇ）は高レベル
になる。

クロツク７で、10ビツト出力語がクロツキングされて
出力される。クロツク６の後に、加算器30は２＋６を加
算している。ここで２はパツク比ｎ＝10のLSB（Ｒ）で
あり、６はライン22でのシフト量（Ｏ）である。この結
果の和８はMSB2信号（Ｄ）を高レベルにし、ライン47で
のLSBは０となる。同時に、10は８よりも大であるた
め、ライン49でのMSB1信号は高レベルとなる。高レベル
の信号がMSB1信号（Ｃ）及びMSB2信号（Ｄ）の両方に存
在することは２つのレジスタ13及び14が空となつている
ことを指示する。これは、また、シフト量が６であるた
め、６つの非有効ビツトがレジスタ14に存在することに
よつても示され、出力語の10個の有効ビツトはレジスタ
14からの２つの有効ビツト及びレジスタ13からの８つの
有効ビツトによつて与えられることになる。

クロツク７で、フリツプフロツプ37,38がクロツキン
グされ、この結果クロツク７の後に、ライン53,52でのM
SB1DEL（Ｅ）及びMSB2DEL信号（Ｆ）が両方共高レベル
になる。これは次いで、ゲート90及び91（第３図）を動
作可能化し、ライン93での禁止2A信号（Ｉ）を高レベル
にさせる。DV出力信号はクロツク７の前に高レベルであ
つたため、ゲート94は動作無能化され、この結果フリツ
プフロツプ98のＪ入力は低レベルでＫ入力は高レベルと
なつていた。従つてクロツク７の後に、ライン99での遅
延された禁止2A信号（Ｊ）は低レベルとなる。高レベル
の禁止2A信号及び低レベルの禁止2ADEL信号の結果とし
て、ライン97での禁止２信号（Ｋ）は高レベルとなつて
ライン33での禁止信号（Ｌ）を高レベルとし、ライン34
でのDV出力信号（Ｇ）を低レベルとする。

クロツク７の前に、ライン57でのDV入力信号は高レベ
ルとなつている。従つて、クロツク７で、データはレジ
スタ13から14にかつレジスタ12から13にまたライン10か
らレジスタ12にクロツキングされる。クロツク７の後で
は、レジスタ14は依然として非有効データの８つのビツ
トを有し、従つてそれらは何ら有効データを含まない
が、レジスタ13はこの時に有効データを含む。

クロツク８で、ライン57でのDV入力信号は高レベルと
なつて、有効データをレジスタ13から14に、かつ12から
13にクロツキングし、また新たなデータをレジスタ12に
クロツキングする。クロツク８の前で、ライン93での禁
止2A信号（Ｉ）は高レベルとなり、ライン34でのDV出力
信号（Ｇ）は低レベルとなり、ライン75の信号（Ｑ）は
高レベルとなる。従つて、クロツク８で、第３図のライ
ン95は高レベルとなり、この結果、ライン99での禁止2A
DEL信号（Ｊ）は高レベルになる。これはライン97での
禁止２信号（Ｋ）を低レベルにし、更にライン33での禁
止信号（Ｌ）を低レベルにしてライン34でのDV出力信号
（Ｇ）が高レベルになるようにする。クロツク７で、４
に等しい新たなパツク比がフリツプフロツプ28にクロツ
キングされた（Ｒ）ために、クロツク９で４ビツト語が
ライン24に出力される。

【図面の簡単な説明】

第１図は本発明によるデータアンパツク装置の好適実施
例の簡略化ブロツク図、第２図は本発明の好適実施例の
より詳細なブロツク図、第３図は第２図の一部に対応す
るより詳細な回路図、第４図は好適実施例の動作の一例
に使用された種々の制御信号を示すタイミング図、第５
図は好適実施例の動作の他の例に使用された種種の制御
信号を示すタイミング図である。図で、12−14はパイプライン接続したシフトレジスタ、
20はビツトシフタ、30は加算器、32は論理回路、36−38
はフリツプフロツプ、40,60はORゲート、43は比較器、
を示す。

Claims

(57)【特許請求の範囲】

【請求項１】m,nが正の整数であり、ｍは固定数であ
り、ｎはｍよりも小さくても、またはｍと等しくても、
またはｍより大きくてもよい可変数であり、ｍ個の有効
データビットと等しい幅を有するパックされた並列デー
タ語を受信し、ｎ個の有効データビットを含む並列出力
データ語を供給する、データをアンパックする装置にお
いて、パイプラインとして接続され、複数の前記パックされた
前記データ語のそれぞれを受信した順に記憶する少なく
とも３つの並列ｍビット入力レジスタと、前記記憶された複数のデータ語を並列に受信し、シフト
制御信号により示されるビット位置数だけ前記入力レジ
スタからの前記パックされた並列データ語をシフトし、
少なくともｎに等しい幅の並列出力データ語を供給する
ように構成されているビットシフト手段と、各並列出力データ語に対する前記数ｎの２進表示値に対
応し、ｎ≧ｍの場合に最上位ビット（MSB）部を有し、
前記数ｎの最下位ビットに対応する最小位ビット（LS
B）部を有し、前記MBS部はアクティブな場合に第１のMS
B制御信号を構成する、パック比制御信号を受信する手
段と、連続和を供給するように前記パック比制御信号の連続し
て受信されるLSB部を受信して合計し、前記連続和がｍ
以上になった時に第２のMSB制御信号を供給し、前記連
続和のLSB部に対応する前記シフト制御信号を供給する
加算手段と、前記第１または第２のMSB制御信号に応答し、前記パイ
プラインがパックされた並列データ語を受信する準備が
できていることを示す第１の制御信号と、前記ビットシ
フト手段が前記並列出力データ語を出力する準備ができ
ていることを示す第２の制御信号とを供給する論理回路
とを具備することを特徴とする装置。
【請求項２】前記加算手段は、ｎ≦ｍの場合に前記第２
の制御信号を一定の論理レベルに維持するように構成さ
れていることを特徴とする請求項１記載の装置。
【請求項３】前記加算手段は、ｎ≧ｍの場合に、前記第
１のMSB制御信号を高論理レベルに維持し、前記入力レ
ジスタがパックされた並列データ語を受信する準備がで
きていることを示す論理レジスタに前記第１の制御信号
を維持するように構成されていることを特徴とする請求
項１記載の装置。
【請求項４】前記論理回路は、前記第１の制御信号に応
答して、前記パックされた受信並列データ語が有効であ
ることを示す第３の制御信号を受信し、前記入力レジス
タ手段への前記有効データ語の入力を可能にし、前記第
３の制御信号がないことに応答して、前記ビットシフト
手段からの前記並列データ語の出力を禁止し、後続する
パック比制御信号の受信を禁止し、前記シフト制御信号
の変更を禁止する禁止制御信号を供給するように構成さ
れていることを特徴とする請求項１ないし請求項３のい
ずれか１項記載の装置。
【請求項５】前記第１の制御信号に応答して、パックさ
れた並列データ語が前記パイプラインの第１のｍビット
レジスタにクロック入力され、同時に、前に受信された
データ語のそれぞれが各ｍビットレジスタから前記パイ
プラインの後続するｍビットレジスタにクロック入力さ
れるように構成されていることを特徴とする請求項１な
いし請求項４のいずれか１項記載の装置。
【請求項６】前記パイプラインの最後の２つの連続する
ｍビットレジスタが有効ビットを含んでいないことを示
す、前記第１および第２のMBS制御信号の同時発生に応
答して、前記最後の２つの連続するｍビットレジスタが
有効データで満たされるまで、前記禁止制御信号が前記
第２の制御信号をディスエーブルにするように構成され
ていることを特徴とする請求項５記載の装置。
【請求項７】前記論理回路は、少なくとも１つの有効デ
ータビットが前記パイプラインの最後のｍビットレジス
タに記憶された時に、前記第２の制御信号をエネーブル
にし、前記最後のｍビットレジスタが有効ビットを含ん
でいない時に後続するパック比制御信号に応答して、前
記第２の制御信号をディスエーブルし、前記ビットシフ
ト手段により供給される前記並列データ語の出力を禁止
し、前記シフト制御信号の変化を禁止するように構成さ
れていることを特徴とする請求項５または請求項６記載
の装置。
【請求項８】ｎ≦16の場合に、前記パックされた並列デ
ータ語がｍ＝８の有効データビット幅を有し、前記入力
レジスタ手段は前記パイプラインで接続された３つの８
ビットレジスタを含み、前記シフト制御信号により示さ
れる前記ビット位置数が０から７までの間であることを
特徴とする請求項５ないし請求項７のいずれか１項記載
の装置。