CN1318853C - 跳变调整 - Google Patents
跳变调整 Download PDFInfo
- Publication number
- CN1318853C CN1318853C CNB031495958A CN03149595A CN1318853C CN 1318853 C CN1318853 C CN 1318853C CN B031495958 A CNB031495958 A CN B031495958A CN 03149595 A CN03149595 A CN 03149595A CN 1318853 C CN1318853 C CN 1318853C
- Authority
- CN
- China
- Prior art keywords
- bit stream
- signal
- saltus step
- bit
- expection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000012360 testing method Methods 0.000 claims description 21
- 230000004044 response Effects 0.000 claims description 2
- 230000001427 coherent effect Effects 0.000 claims 2
- 238000011156 evaluation Methods 0.000 claims 2
- 230000007704 transition Effects 0.000 abstract description 8
- 230000008859 change Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000000454 anti-cipatory effect Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31926—Routing signals to or from the device under test [DUT], e.g. switch matrix, pin multiplexing
Abstract
本发明涉及一种用于调整要通过与预置预期比特流(10)做比较来被评估的信号的比特流(10)中的跳变的方法，包括如下步骤：用跳变调整滤波器(12)接收所述比特流(10)信号，向所述跳变调整滤波器(12)提供跳变帧信号(16)，所述跳变帧信号(16)提供了用于消除所述接收到的信号的所述比特流(10)内部的非确定性时钟延迟的信息，和根据所述跳变帧信号(16)调整所述接收到的信号的所述比特流(10)，生成与所述预期比特流(20)对齐的调整比特流(18)。
Description
技术领域
本发明涉及比特流中跳变(transition)的调整，更具体地说，涉及待测电子器件输出信号上的比特流中的跳变的调整。
背景技术
为了测试电子器件，尤其是提供数字电输出信号的集成电子电路，测试或激励信号被提供给被测器件(以下简写为DUT)的输入端，而该DUT的响应信号被一个自动测试设备(以下简写为ATE)所评估，例如通过与预期数据做比较。
现代集成电子电路的输出信号即使是被相同的激励信号所激励也经常会显示出活动态之间的非确定性时钟延迟。在那些器件的生产测试期间，现有技术的测试设备会与期望比特的一个固定的预计算流做比特级的比较。即使DUT正确操作，出现非确定性行为时这些测试也会失败。
非确定性输出定时的原因主要是：引起未知的但是静态的定时变动的处理变动，引起未知且随时间变化的定时漂移的时钟插入延迟的温度变动，重起或启动时延迟后的初始随机比特，引起尤其是具有大幅(non-trivial)小比率(fractional ratios)的非确定性空置时间的跨时钟域的片上或片间信号，以及引起未知且非确定性定时变动的抖动。
发明内容
改善电子器件的测试是本发明的一个目的。
该目的通过本发明的第一个方面被实现。优选实施例构成本发明的其它方面。
本发明使用了和非确定性延迟可能的时间位置有关的知识，并将DUT输出信号滤波，使得在通过与预期比特流做比较而执行该比特流的评估之前非确定性延迟被去除。
根据本发明，与非确定性延迟的可能的时间位置有关的信息以一种称为跳变帧(Transition Frame)的信号，尤其是硬件信号，的形式被提供。在一个优选实施例中，当跳变帧为低时，非确定性延迟就可被容忍。相应地，当跳变帧为高时，就不允许展宽，即与在传统的测试设备中类似，每一个比特必须如所预期的那样出现。
跳变调整模块充当一个滤波器，并使用跳变帧信号提供的信息从器件输出移动比特块，以使它们与预期比特流匹配，最好是在向量存储器中。跳变帧包括与比特段的长度和预期对齐方式有关的信息。跳变帧最好囊括(frame)从第一跳变到最后跳变的比特段，加上相同比特段中的多个拖后比特和/或下一个比特段中的多个前导比特。如果布局分辨率(placement resolution)是一个限制的话，跳变帧可从仿真定时处被补偿。
也就是说，根据本发明，调整是基于一种智能模式匹配算法的，该算法将DUT比特流与预期比特流比较，并使用帧形成信息来重调整DUT比特流的比特段，以使他们与预期比特流对齐。接收到的DUT比特流是与预期比特段相匹配的分段模式(segment wise pattern)，如被预期比特流和帧形成信息所说明的那样。DUT比特流中被模式匹配所标识出的比特段与预期比特流对齐了，且被对齐的比特流与预期比特流做比较。
本发明的一种可能的硬件实现可包括先进先出(FIFO)移位寄存器和/或二进制数字元件，如JK触发器、AND元件等等。信号跳变被检测，且对被调整的比特来说，只要跳变帧信号处于一个预设值如LOW时，先前的值就会被重复。
用于生成跳变帧信号的信息可通过加入一个新的事件类型WAIT而被嵌入到预期波形中，该事件类型通知测试设备等待下一个跳变。新事件类型WAIT允许容忍跳变之间的漂移或相位跳转、非确定性启动时间和跳变之间的非确定性间隔。新的事件类型WAIT将跳变帧信号设置成LOW。
利用DUT内部协议信息的DUT的仿真可自动将WAIT事件放置到预期波形中，例如WAIT事件可被放置在事务/包的边界处以标明事务/包之间可容忍的非确定性延迟。
本发明的一个优选实施例可通过初始随机比特的启动抑制来容忍初始随机活动态，该活动态发生在例如一次启动之后。这些随机比特可用一个预设值如LOW来替代。此启动抑制可用作启动模式同步(Start PatternSynchronization)。来自DUT的比特流可被存储在一个历史移位寄存器中并将作为一个比较结果而被传递，该比较是在存储于历史移位寄存器中的比特和一个启动模式掩码之间进行的。启动抑制可被实现成ATE的一部分，位于DUT的接口板上或DUT内部。
本发明的一个优选实施例可容忍有效载荷(valid payload)模式之间的非确定性空置包，以抑制所有由“空置包”引起的活动态，且因此跳变调整滤波器只接收到有效载荷比特包。空置包之前的最后一个比特最好在该空置包的持续时间之上被展宽，例如通过重复。空置抑制可被实现成ATE的一部分，位于DUT的接口板上或DUT内部。
如果只有非确定性启动延迟必须被容忍，跳变帧可从一个简单的计数器得出。
根据本发明的优选实施例，跳变调整是通用的，具体地说是独立于任何数据协议的。实现可非常有效地以可能的全数字形式被执行。被调整的比特流的比较可基于所预存储的模式。根据本发明的优选实施例，per-pin体系结构可产生高可靠性、高性能和成本效益的集成。
根据一个优选实施例，本发明可部分或全部以硬件实现。作为另一种选择或附加方式，本发明可部分或全部地被一个或多个合适的软件所实现或支持，该软件可存储在任何类型的数据载体上，或者由数据载体所提供，且可在任何合适的数据处理单元中被执行，或被该单元执行。软件程序或例程最好应用在ATE中，该ATE可被硬件和/或软件单独实现，或者被硬件与软件的组合实现。硬件可部分或整体地在DUT中实现，或在DUT接口板上和ATE内部实现。
附图说明
本发明的其他目的和附属的优点可参照后续详细说明并结合附图考虑而可容易地被认识到并更好地被理解。本质上或功能上相等或类似的特征将会以相同的标号指称。
图1以示意的形式示出了本发明的概况，
图2示出了根据本发明的信号图，
图3示出了一个根据本发明用于跳变调整的可能的设计概念，
图4示出了用于图3中的设计的信号图，
图5示出了根据本发明的一个优选实施例的启动抑制，
图6示出了根据本发明的一个优选实施例的空置包抑制，
图7示出了根据图6中的设计的信号图，
图8示出了本发明的优选实施例的概况，和
图9示出了根据图8中示出的配置的信号图。
具体实施方式
图1以示意图的形式示出了本发明的概况。比特流10从一个DUT，如集成电子电路，被跳变调整滤波器12接收。跳变帧信号16从测试处理器14被提供给所述跳变调整滤波器12。更具体地说，跳变帧信号16是被测试处理器14的数据源14a所驱动的。跳变帧信号16提供了用于消除所述接收到的信号的所述比特流10中的非确定性时钟延迟的信息。根据所述跳变帧信号16比特流10在跳变调整滤波器12内部被调整，产生一个与图2中示出的预期比特流20对齐的调整比特流18。更具体地说，测试处理器14的接收通道14b将调整比特流18作为输入信号与预计算的预期比特流20比较。数据源14a和/或接收通道14b可被实现成传统的ATE通道，即一个驱动通道和/或一个接收通道。
预期比特流20依赖于提供给DUT的一个输入信号。一般地，该输入信号、预期比特流20和/或跳变帧信号16由电子器件的设计者或制造商提供，该电子器件的输出信号必须使用用于调整跳变的发明方法而被评估。或者，DUT的一个能访问DUT内部协议信息的仿真可生成用以创建该跳变帧信号的必要信息。
在一个优选实施例中，调整比特流18的比特流10的评估在测试处理器14内部被执行。相应地，预期比特流20一般存储在测试处理器14内部。
图2示出了根据本发明的信号图。在最上面的行中示出了预期比特流20。第一和第二比特段22、24被一个停顿分开。跳变帧信号16表示了每个比特段22、24中的第一和最后一个信号跳变之间的信息的有效性。如可从接收到的比特流10中看出的那样，在接收到的比特流10中有一个非确定性和非恒定延迟。帧信号16被用来将接受到的比特流10调整成调整比特流18。在此调整之后，调整比特流18可被容易地与预期比特流20做比较。
图3示出了一个根据本发明用于跳变调整的可能的设计概念。从DUT接收到的比特流被提供给第一延时元件26(D型触发器)，该元件的输出被提供给第一比特流FIFO 28和异或(EXCLUSIVE-OR，EXOR)元件30，比特流10也被输入到此EXOR元件。相应地，如果比特流10内部发生跳变，EXOR元件30的输出只会是HIGH。
EXOR元件30的输出被输入到J/K型触发器32，此触发器的输出作为用于DATA IN(数据输入)的CLOCK ENABLE(时钟允许)而被提供给第一FIFO 28，也被作为用于DATA OUT(数据输出)的CLOCK ENABLE而被提供给第二FIFO 34。第二FIFO 34从AND元件36接收一个输入，该AND元件自身也被输入了反相的跳变帧信号16和被第二延时元件38(D型触发器)延时了的跳变帧信号16。相应地，当跳变帧信号是紧随一个HIGH后的LOW时，连接到第二FIFO 34的数据输入端的AND元件36的输出只会是HIGH。
另一方面，第二延时元件38的输出被用作第二FIFO 34和移位寄存器40的DATA IN的CLOCK ENBALE输入。移位寄存器40的输出被用作第一FIFO 28的DATA OUT的CLOCK ENABLE。
相应地，当跳变帧信号16是HIGH时，第二FIFO 34包含了给最后时钟的比特值HIGH，且当跳变帧信号16是HIGH时，该FIFO包含了给其他时钟的比特值LOW。当跳变帧信号16是LOW时，没有记录写入。
第一FIFO 28只包含了属于跳变帧信号16的比特，从DUT的比特流10中的第一个跳变开始。当跳变帧信号16是LOW时，前一个值就被重复，即到最近一个跳变的间距被展宽了。
图4示出了图3中的设计的信号图。最上面的行中示出了预期比特流20，而其下则示出了跳变帧信号16。所述跳变帧信号16提供的信息通过增加新的事件类型WAIT W的比特而被嵌入到所述预期比特流20。如可被看到的那样，接收到的比特流10没有与预期比特流20对齐。根据本发明，接受到的比特流10被调整，产生了与预期比特流20对齐的调整比特流18，且因此使得可容易地与预期比特流20比较。
跳变帧信号16囊括了从事务23的第一个跳变到同一个事务23的最后跳变之间的时间，加上同一事务23中的非跳变拖后比特的数目和后续事务25的前导非跳变比特的数目，或者换句话说，从事务23的第一个跳变到同一事务23的最后一个比特再加上后续事务25的前导非跳变比特的时间。
图5示出了根据本发明的一个优选实施例的启动抑制。比特流10被输入到第一历史移位寄存器42。第一历史移位寄存器42的内容被第一比较装置44与启动模式掩码46做比较。第一比较装置44的输出被输入到JK触发器48，此触发器的输出与第一历史移位寄存器42的输出一起被输入到第二AND元件50。在第二AND元件50的输出端提供了一个输出信号52，此信号中如在重起后的初始随机比特被消除了。如在图9左边的部分所示，如后所述，输出信号52保持在LOW，一直到启动模式已被识别。从那一时刻起，比特流以不变的方式传播到输出端。
图6示出了一种提供空置包抑制的设计。DUT的比特流10或根据图5的启动抑制设计的输出信号52可用作第二历史移位寄存器64的输入。第二历史移位寄存器64的内容，以及一个空置模式掩码68的内容，被输入到第二比较装置66。第二比较装置66的输出被输入到计数器70和D型触发器72。另外，计数器70从一个长度存储装置74接收输入，该长度存储装置提供空置包的长度。触发器72的输出被输入到二进制元件76，此元件也接收计数器70和第二历史移位寄存器64的输出。二进制元件76的输出作为空置包抑制输出信号78而被提供，此信号被反馈给触发器72。
图7示出了根据图6中示出的设计的信号图。可以看出，输出信号52中的第一和第二空置段54、56期间的信号跳变被消除了，且只有有效的比特段或有效载荷58、60和62才被输出信号52中的相应信号跳变所表示。
图8示出了本发明的优选实施例的概况，其中从DUT接收到的信号10被输入到跳变跟踪单元80，此单元未在本申请中进一步公开且会接收过度采样时钟(over-sampling clock)82。跳变跟踪单元80的输出被输入到图5中示出的启动抑制设计，提供了一个输出信号52，此信号被输入到图6中示出的空置包抑制设计。结果空置包抑制输出信号78最终被输入到图1中示出的跳变调整滤波器12。
图9示出了根据图8所示的配置的信号图。从DUT接收到的比特流10包括初始随机比特84和空置包86、88、90和有效的(有效载荷)比特段92、94、96。在根据图5的启动抑制设计的输出信号52内部，初始随机比特84被消除了。在由根据图6的空置包抑制单元输出的空置包抑制输出信号78中，相应的空置包86、88、90被抑制了。输出信号78中剩余的比特根据跳变帧信号16被调整，以产生与预期比特流20对齐的调整比特流18，且因此使得可容易地与预期比特流20做比较。
Claims (8)
1.一种用于调整信号的比特流(10)的方法，该信号的比特流(10)要通过在测试处理器(14)中将所述比特流(10)与一个预置期望比特流(20)做比较来被评估，所述方法包括如下步骤：
用跳变调整滤波器(12)接收所述比特流(10)，
由所述测试处理器(14)向所述跳变调整滤波器(12)提供跳变帧信号(16)，所述跳变帧信号(16)提供有关可以容忍非确定性延迟的非确定性延迟的时间位置的信息和所述比特流(10)的哪些比特为了信号评估的目的必须作为比特块被保持连贯的信息，
根据所述跳变帧信号(16)调整所述接收到的信号的所述比特流(10)，得到与所述预期比特流(20)对齐的所述调整比特流(18)的所述比特块。
2.根据权利要求1的方法，其特征在于由所述跳变帧信号(16)提供的所述信息可通过增加一个事件类型WAIT(W)而被嵌入到所述预期比特流(20)中，所述事件类型WAIT(W)说明了要等待下一个信号跳变，以通过与所述预期比特流(20)做比较而进行评估。
3.根据权利要求1的方法，其特征在于所述要被评估的信号的所述比特流(10)中的初始无效随机比特(84)在所述信号被所述跳变调整滤波器(12)接收到之前被抑制。
4.根据权利要求1的方法，其特征在于所述要被评估的信号的所述比特流(10)中的空置比特包(86，88，90)在所述信号被所述跳变调整滤波器(12)接收到之前被抑制。
5.一种用于测试电子器件的方法，其中所述用于测试的方法包括根据权利要求1的所述用于调整跳变的方法，其特征在于所述要被评估的信号的所述比特流(10)是所述电子器件的输出信号，所述输出信号是对一个被提供给所述电子器件的预置输入信号的响应。
6.根据权利要求5的方法，其特征在于所述方法在所述电子器件中，和/或在所述电子器件的接口板中，和/或在所述电子器件外部的自动测试设备中被实现。
7.根据权利要求5的方法，其特征在于将所述调整比特流(18)与所述预置预期比特流(20)做比较，和作为所述比较的结果，自动决定所述电子器件是否满足给定的规范。
8.一种用于调整信号的比特流(10)的系统，该信号的比特流(10)要通过在测试处理器(14)中将所述比特流(10)与预置期望比特流(20)做比较来被评估，所述系统包括：
被配置用于提供跳变帧信号(16)的测试处理器(14)，所述跳变帧信号(16)提供了有关可以容忍非确定性延迟的非确定性延迟的时间位置的信息和所述比特流(10)的哪些比特为了信号评估的目的必须作为比特块被保持连贯的信息；
跳变调整滤波器(12)，其被配置用于接收所述要被评估的信号的所述比特流(10)，从所述测试处理器(14)接收所述跳变帧信号(16)，并且根据所述跳变帧信号(16)调整所述接收到的信号的所述比特流(10)，得到与所述预期比特流(20)对齐的所述调整比特流(18)的所述比特块。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP02021145A EP1316808B1 (en) | 2002-09-24 | 2002-09-24 | Transition adjustment |
| EP020211454 | 2002-09-24 | ||
| EP02021145.4 | 2002-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1485624A CN1485624A (zh) | 2004-03-31 |
| CN1318853C true CN1318853C (zh) | 2007-05-30 |
Family
ID=8185482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031495958A Expired - Fee Related CN1318853C (zh) | 2002-09-24 | 2003-07-17 | 跳变调整 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9103887B2 (zh) |
| EP (1) | EP1316808B1 (zh) |
| JP (1) | JP2004117344A (zh) |
| CN (1) | CN1318853C (zh) |
| DE (1) | DE60200289T2 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7526054B2 (en) * | 2005-03-04 | 2009-04-28 | Analog Devices, Inc. | Method, article, and apparatus for a dynamic phase delay compensator |
| US7394277B2 (en) * | 2006-04-20 | 2008-07-01 | Advantest Corporation | Testing apparatus, testing method, jitter filtering circuit, and jitter filtering method |
| US20090113245A1 (en) * | 2007-10-30 | 2009-04-30 | Teradyne, Inc. | Protocol aware digital channel apparatus |
| KR102458563B1 (ko) * | 2018-02-12 | 2022-10-28 | 한국전자통신연구원 | 백스캐터 통신을 사용한 통신 방법 및 통신 장치 |
| CN112104339B (zh) * | 2020-08-28 | 2021-06-01 | 电子科技大学 | 一种适用于含跳变边沿信号的平滑滤波方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269410A (ja) * | 1986-05-16 | 1987-11-21 | Tokyo Optical Co Ltd | 走査同期信号発生回路 |
| JPS6331212A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 位相同期回路 |
| JPS6467029A (en) * | 1987-08-07 | 1989-03-13 | Rca Licensing Corp | Phase matching circuit |
| JPH02141117A (ja) * | 1988-11-22 | 1990-05-30 | Yamaha Corp | デジタルフィルタ |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272729A (en) * | 1991-09-20 | 1993-12-21 | International Business Machines Corporation | Clock signal latency elimination network |
| US5436937A (en) * | 1993-02-01 | 1995-07-25 | Motorola, Inc. | Multi-mode digital phase lock loop |
| JP3502450B2 (ja) * | 1994-08-22 | 2004-03-02 | 株式会社アドバンテスト | パターン発生器 |
| JP3636506B2 (ja) * | 1995-06-19 | 2005-04-06 | 株式会社アドバンテスト | 半導体試験装置 |
| KR100343842B1 (ko) * | 1998-02-09 | 2002-07-20 | 가부시키가이샤 아드반테스트 | 반도체 디바이스 시험장치 |
| US6100733A (en) * | 1998-06-09 | 2000-08-08 | Siemens Aktiengesellschaft | Clock latency compensation circuit for DDR timing |
| US6820234B2 (en) * | 1998-06-29 | 2004-11-16 | Acuid Limited | Skew calibration means and a method of skew calibration |
| US6181616B1 (en) * | 1998-09-03 | 2001-01-30 | Micron Technology, Inc. | Circuits and systems for realigning data output by semiconductor testers to packet-based devices under test |
| JP3114934B2 (ja) * | 1998-10-09 | 2000-12-04 | 株式会社アドバンテスト | 自動パターン同期回路及び同期方法 |
| US6442223B1 (en) * | 1999-04-26 | 2002-08-27 | International Business Machines Corporation | Method and system for data transfer |
| US6993695B2 (en) * | 2001-06-06 | 2006-01-31 | Agilent Technologies, Inc. | Method and apparatus for testing digital devices using transition timestamps |
-
2002
- 2002-09-24 EP EP02021145A patent/EP1316808B1/en not_active Expired - Fee Related
- 2002-09-24 DE DE60200289T patent/DE60200289T2/de not_active Expired - Lifetime
-
2003
- 2003-05-28 US US10/446,568 patent/US9103887B2/en not_active Expired - Fee Related
- 2003-07-17 CN CNB031495958A patent/CN1318853C/zh not_active Expired - Fee Related
- 2003-09-03 JP JP2003311323A patent/JP2004117344A/ja not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62269410A (ja) * | 1986-05-16 | 1987-11-21 | Tokyo Optical Co Ltd | 走査同期信号発生回路 |
| JPS6331212A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 位相同期回路 |
| JPS6467029A (en) * | 1987-08-07 | 1989-03-13 | Rca Licensing Corp | Phase matching circuit |
| JPH02141117A (ja) * | 1988-11-22 | 1990-05-30 | Yamaha Corp | デジタルフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60200289D1 (de) | 2004-04-29 |
| DE60200289T2 (de) | 2005-02-17 |
| EP1316808A1 (en) | 2003-06-04 |
| US20040057541A1 (en) | 2004-03-25 |
| EP1316808B1 (en) | 2004-03-24 |
| JP2004117344A (ja) | 2004-04-15 |
| US9103887B2 (en) | 2015-08-11 |
| CN1485624A (zh) | 2004-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101069120B1 (ko) | 다수의 시간 도메인들을 갖는 시스템에서 이벤트들을 시간 순서화하기 위한 장치 및 방법 | |
| US7287105B1 (en) | Asynchronous-mode sync FIFO having automatic lookahead and deterministic tester operation | |
| US20040202027A1 (en) | Buffer amplifier architecture for semiconductor memory circuits | |
| US7562244B2 (en) | Method for data signal transfer across different clock-domains | |
| US6920591B2 (en) | Measuring an error rate in a communication link | |
| KR100543646B1 (ko) | 동기식 버스 인터페이스를 위한 자동 지연 검출과 수신기 조정 방법 및 시스템 | |
| JPWO2006030904A1 (ja) | 半導体装置、及び通信制御方法 | |
| US6949955B2 (en) | Synchronizing signals between clock domains | |
| KR100958902B1 (ko) | 위상 조정 기능의 평가 방법, 정보 처리 장치, 및 컴퓨터판독 가능한 정보 기록 매체 | |
| CN1318853C (zh) | 跳变调整 | |
| US7079612B2 (en) | Fast bit-error-rate (BER) test | |
| US7054356B2 (en) | Method and apparatus for testing serial connections | |
| US7260166B2 (en) | Systems for synchronizing resets in multi-clock frequency applications | |
| US20050141294A1 (en) | Method and apparatus for memory data deskewing | |
| US20080247496A1 (en) | Early HSS Rx Data Sampling | |
| KR20050097449A (ko) | 데이터 전송회로 | |
| US8405533B2 (en) | Providing a feedback loop in a low latency serial interconnect architecture | |
| US6996201B2 (en) | Data receiving system robust against jitter of clock | |
| US7154809B2 (en) | Method for measuring the delay time of a signal line | |
| JP3368572B2 (ja) | 周期発生装置 | |
| JP2936807B2 (ja) | 集積回路 | |
| EP2235898B1 (en) | Channel skew identification and notification | |
| US7305575B2 (en) | Interface circuit that interconnects a media access controller and an optical line termination transceiver module | |
| JP3426191B2 (ja) | コード化データ信号を復調する回路及び方法 | |
| US7180935B2 (en) | System and method for compensating for delay time fluctuations |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: VERIGY (SINGAPORE) PTE LTD Free format text: FORMER OWNER: ANJELEN SCI. + TECH. INC. Effective date: 20080418 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20080418 Address after: Singapore Singapore Patentee after: Verigy Pte Ltd Singapore Address before: American California Patentee before: Anjelen Sci. & Tech. Inc. |
|
| ASS | Succession or assignment of patent right |
Owner name: ADVANTEST (SINGAPORE) PTE. LTD. Free format text: FORMER OWNER: VERIGY (SINGAPORE) PTE. LTD. Effective date: 20120425 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20120425 Address after: Singapore Singapore Patentee after: Verigy Pte Ltd Singapore Address before: Singapore Singapore Patentee before: Inovys Corp. |
|
| ASS | Succession or assignment of patent right |
Owner name: ADVANTEST CORP. Free format text: FORMER OWNER: ADVANTEST (CHINA) CO., LTD. Effective date: 20150430 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150430 Address after: Tokyo, Japan, Japan Patentee after: ADVANTEST CORP Address before: Singapore Singapore Patentee before: Verigy Pte Ltd Singapore |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070530 Termination date: 20200717 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |