JP2004164737A - 半導体集積回路装置と救済方法 - Google Patents
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Abstract
【課題】アドレス情報により指定される特定回路毎のタイミング不良を可能とし、高速化を維持しつつ救済効率を高めた欠陥救済回路を備えた半導体集積回路装置と救済方法を提供する。
【解決手段】アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を設けることにより、アドレス情報により指定される特定回路毎でのタイミング不良を実現する。
【選択図】 図2
【解決手段】アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を設けることにより、アドレス情報により指定される特定回路毎でのタイミング不良を実現する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路装置と救済方法に関し、主にDRAMのようなメモリ回路を備えた半導体集積回路装置の欠陥救済技術に利用して有効な技術に関するものである。
【0002】
【従来の技術】
メモリ回路の欠陥救済回路としては、予備ワード線やビット線からなる冗長回路を設けておき、正規回路に欠陥ワード線や欠陥ビット線が発生したときに上記予備ワード線やビット線に置き換えるものがある。また、製品完成後であっても、タイミング不良や歩留り低下等を抑制するための動作タイミング調整を可能とした自己補正回路を有する半導体装置の例として、特開平10−199260号公報があり、タイミング動作不良による歩留り低下を抑制するために、外部からタイミング制御(パルス幅や遅延時間)を行い、その不具合を修正する半導体記憶装置の例として、特開平05−067394号公報があり、ビット線対間の電位差を検出する動作開始タイミングを外部的に設定する手段を設け、電位差の開きの遅いビット線対情報を判別可能とし、そのビット線を含む半導体記憶装置を良品化する例として、特開平04−028084号公報がある。
【特許文献1】
特開平10−199260号公報
【特許文献2】
特開平05−067394号公報
【特許文献3】
特開平04−028084号公報
【0003】
【発明が解決しようとする課題】
前記特許文献1〜3は、いずれもメモリ回路を全体としてタイミング不良を救済するものであり、しかも外部からの調整を行うものであるので使い勝手が悪い上に、救済の見返りとしてメモリ動作速度が犠牲になってしまうという問題を有する。
【0004】
この発明の目的は、アドレス情報により指定される特定回路毎のタイミング不良を可能とした欠陥救済回路を備えた半導体集積回路装置と救済方法を提供することにある。この発明の他の目的は、高速化を維持しつつ救済効率を高めた欠陥救済回路を備えた半導体集積回路装置と救済方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を設ける。
【0006】
アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第1特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路と、第2記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第2特定回路を同等の予備回路に切り替える欠陥救済回路を設け、上記欠陥救済回路により第2特定回路の欠陥救済が実施された後に、上記AC救済回路による第1特定回路のタイミング調整を行う。
【0007】
【発明の実施の形態】
図1には、この発明が適用されるダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、上記ダイナミック型RAMを構成する各回路のうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0008】
この実施例では、特に制限されないが、メモリアレイは、全体として4個に分けられる。メモリチップ10の長手方向に対して左右に分けられて、中央部分14にクロック・アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及びワード線選択に必要な昇圧回路やデコーダ等の内部回路の動作に必要な降圧回路、及びメモリセルのアドレス選択MOSFETにバックバイアス電圧を与える負電圧発生回路を含む電源回路等が設けられる。これら中央部分14の両側のメモリアレイに接する部分には、カラムデコーダ領域13が配置される。
【0009】
上述のように半導体チップの長手方向に対して左右に2個、上下に2個分けられた4個からなる各メモリアレイにおいて、メモリチップ10の長手方向に対した上下中央部にメインロウデコーダ領域11が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域12が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。また、上記メインワードドライバ12にサブワード選択用のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。上記メモリチップ10の長手方向に対した上下中央部には、ヒューズ回路(Fuse ROM)19が配置され、上下左右の中央部には後述するAC救済回路20が配置される。
【0010】
上記メモリセルアレイ(以下、又はサブアレイ)15は、その拡大図に示すように、サブアレイ15を挟んでセンスアンプ領域16、サブワードドライバ領域17に囲まれて形成されるものである。上記センスアンプ領域16と、上記サブワードドライバ領域17の交差部は、交差領域(以下、クロスエリアという)18とされる。上記センスアンプ領域16に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイ群の両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【0011】
メモリチップ10には、特に制限されないが、ビット線方向にワード線が16K分、ワード線方向にビット線対が16K分設けられ、全体で約256Mビットの記憶容量を持つようにされる。上記メモリチップ10は、その長手方向中央部及び短辺方向中央部に上記のような周辺回路が設けられることにより、全体が4つのメモリアレイに分割される。それ故、1つのメモリアレイは、それぞれが8K×8K=64Mビットのような記憶容量を持つようにされる。
【0012】
上記のように1つのメモリアレイは、相補ビット線方向に対して8Kビットの記憶容量を持つ。しかしながら、1つの相補ビット線に対して8Kものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号電圧が小さくなってしまうために、相補ビット線方向に対して上記のように16分割する。つまり、センスアンプ16により相補ビット線対が16分割される。特に制限されないが、センスアンプ16は、シェアードセンス方式により構成され、メモリアレイ群の両端に配置されるセンスアンプ16を除いて、センスアンプ16を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。相補ビット線には512個のメモリセルが接続される。
【0013】
上記のように1つのメモリアレイは、ワード線方向に対して8Kビットの記憶容量を持つ。しかしながら、1つのワード線に対して8Kものメモリセルを接続すると、ワード線の寄生容量が増大して選択動作が遅くなってしまうために、ワード線方向に対しても上記のように16分割する。つまり、サブワードドイバ領域17によりワード線が16分割される。これにより、サブワード線には、512個のメモリセルが接続される。
【0014】
上記サブアレイ15には、特に制限されないが、欠陥救済のための予備のメインワード線及びサブワード線や、予備の相補ビット線が設けられる。個々のサブアレイ15に上記のような予備回路を設け、サブアレイ15で発生した欠陥回路を予備回路に切り替える。この他にメモリアレイ内の全てのサブアレイ15に共通に用いられる予備サブアレイを設け、欠陥のワード線やビット線を含むサブアレイが選択されたときには、予備サブアレイの特定のワード線やビット線に置き換えるようにしてもよい。このような予備回路(冗長回路)を用いた欠陥救済のために、上記ヒューズ回路19の一部に記憶された不良アドレスが利用される。このヒューズ回路19は、後に説明するAC救済回路で救済する不良アドレスも記憶される。
【0015】
図2には、この発明に係るメモリ回路に設けられる欠陥救済回路の一実施例のブロック図が示されている。この実施例の救済回路は、前記のように予備のワード線やビット線といったような予備回路(冗長回路)を用いて不良セルを含むようなワード線やビット線を上記予備回路に切り替えるという欠陥救済回路と、アドレス情報に従って特定の内部回路の動作タイミング不良を救済するというAC救済回路とから構成される。
【0016】
上記不良セルを含むようなワード線やビット線のアドレス情報は、欠陥救済用レーザーヒューズ(Fuse)3に記憶される。不良セルを選択したときの動作タイミングを調整するアドレス情報は、AC救済用レーザーヒューズ(Fuse)1に記憶される。上記レーザーヒューズ1に記憶されたアドレス情報と、X/Yアドレスを受けるアドレスバッファを通して入力されたアドレス信号とはアドレス比較回路1により比較一致の判定が行われる。上記レーザーヒューズ3に記憶されたアドレス情報と、アドレスバッファを通して入力されたアドレス信号とはアドレス比較回路2により比較一致の判定が行われる。
【0017】
上記アドレス比較回路2の比較一致信号は、サブワード線SWL/カラムスイッチYS遅延制御回路に入力される。つまり、アドレス比較回路2により、比較一致信号が形成されると、正規回路の当該アドレスに対応したワード線又はビット線の選択動作が停止され、予備のワード線又はビット線に切り替えられる。
【0018】
上記アドレス比較回路1の比較一致信号は、内部タイミング制御回路に入力される。内部タイミング制御回路は、動作コマンド(シンクロナスDRAMでは/RAS、/CAS,/WE等)を受けるコマンドバッファにより形成された制御信号と、電気ヒューズ(Fuse)2に記憶されたタイミング調整幅設定信号により、予め決められた内部回路の特定動作タイミングの変更を行う。
【0019】
図3には、この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例のブロック図が示されている。この実施例の救済回路は、内部タイミング制御回路に伝えられるタイミング調整幅設定信号が前記図2のような電気ヒューズ2に代えてレーザーヒューズ(Fuse)1により行われる。つまり、この実施例のレーザーヒューズ(Fuse)1は、上記タイミング調整幅設定信号と図2のように不良セルを含むようなワード線やビット線を選択したときの動作タイミングを調整するアドレス情報との両方を記憶するようにされる。
【0020】
図4には、この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例のブロック図が示されている。この実施例の救済回路は、図2のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ2により記憶される。つまり、電気ヒューズ2は、上記不良セルを選択したときの動作タイミングを調整するアドレス情報と、そのタイミング調整幅設定信号の両方の記憶に用いられる。
【0021】
図5には、この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例のブロック図が示されている。この実施例の救済回路は、図2のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ2により記憶され、そのタイミング調整幅設定信号は省略される。つまり、内部タイミング制御回路は、上記アドレス比較回路1により比較一致信号が出力されると、予め決められた内部回路の特定動作タイミングを変更する。したがって、内部回路の特定動作タイミングは、上記アドレス比較回路1により比較一致信号の有無に対応した2通りが用意されている。
【0022】
図6には、この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例のブロック図が示されている。この実施例の救済回路は、図5の実施例の変形例であり、図2のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ2に代えてレーザーヒューズ1が用いられる。他の構成は、前記図5の実施例と同様である。
【0023】
前記図2の実施例のように予めレーザーヒューズ1に記憶させた所望のアドレス領域とメモリセル選択アドレスをアドレス比較回路1で比較し、一致/不一致(Hit/Miss )判定し、一致(Hit)した場合は内部タイミング制御回路において、Xリセットタイミングを予め電気ヒューズ2に記憶させた所望のトリミング幅シフトさせ、tRP/tRWLマージン不良エリアを良品化する。図3、図4の実施例では、使用するヒューズの組み合わせが異なるだけで、救済内容は同様である。図5と図6の実施例では、上記トリミング幅シフトが1通りしか用意していないだけである。
【0024】
図7には、この発明に係るメモリ回路のAC救済原理を説明するための波形図が示されている。ワード線(サブワード線)SWLが選択されると、相補ビット線BLTとBLBには、選択されたメモリセルの記憶電荷に対応した微小電位差が生じる。センスアンプSAの活性化(SA on)によって相補ビット線BLTとBLBの電位差が増幅されてVDD〜GNDのよう信号振幅に拡大する。
【0025】
書き込み動作のときには、書き込み信号が上記相補ビット線BLTとBLBに伝えられ、例えば同図のような反転信号の書き込みが行われる。この書き込み動作が開始されてから、ワード線SWLが非選択(off)にされるまでの間がメモリセルへの書き込み時間とされる。この後に、センスアンプSAが非活性化(off)とされ、プリチャージ(イコライズ)信号BLEQがハイレベルにされ、相補ビット線BLTとBLBが短絡されてVDD/2のようなハーフプリチャージ動作が実施される。
【0026】
メモリサイクルを一定としたとき、上記リライト動作とサブワード線リセットのタイミングマージンtRWLと、RASプリチャージ時間tRPは、時間的には相補の関係にある。tRWLタイミング不良の原因の1つは、メモリセルのアドレス選択MOSFETとビット線とのコンタクト部不良が考えられ、タイミングマージンtRPの不良の原因の1つは、相補ビット線BLTとBLBと短絡MOSFETのソース,ドレインのコンタクト不良が考えられる。
【0027】
つまり、これらのコンタト部の抵抗値が設計想定値よりも大きくなると、上記センスアンプSAにより増幅された書き込み信号のVDD又はGNDに対応して記憶キャパシタの電荷の充電又は放電に時間がかかり、上記ワード線SWLがリセットされるまでの間に上記電圧VDD又はGNDにならないことからtRWLタイミング不良に至ると考えられ、上記短絡MOSFETにより相補ビット線BLTとBLBの電位が一致するまで時間がかかり、上記プリチャージ動作が終了(リリース)までにビット線BLTとBLBがVDD/2に一致することなくオフセットが残ることによりtRPタイミング不良に至ると考えらる。このようにtRWLとtRPのタイミング不良は、発生原因が異なるために両者が同時に不良になることは稀である。あるいは、両者とも不良のときには、冗長回路を用いた欠陥救済により救済が可能である。
【0028】
図8には、この発明に係るAC救済方法の救済原理の説明図が示されている。ケース1(Case :1)に示したように、上記tRWLマージン不良の救済にtRPのマージンを使うことに救済する。つまり、tRWLマージン不良の救済のためにサブワード線のリセットタイミングを遅らせてtRWLの時間幅を延長(Relax) させ、その分tRPの時間幅を狭く(Tight) にする。
【0029】
逆に、ケース2(Case :2)に示したように、上記tRPマージン不良の救済にtRWLのマージンを使うことに救済する。つまり、tRPマージン不良の救済のためにサブワード線のリセットタイミングを早めてtRPの時間幅を延長(Relax) させ、その分tRWLの時間幅を狭く(Tight) にする。このようにtRWL/tRPの時間比率の調整により、書き込み開始時刻t1からプリチャージ動作終了時刻t2までの時間を一定として、X系リセットタイミングをシフトさせることにより上記tRWLマージン不良又はtRPマージン不良のいずれか一方の救済が可能になる。
【0030】
図9には、図2等のレーザーヒューズ3の一実施例の構成図が示されている。レーザーヒューズ3は、中央部の最上層AL(アルミニュウム)配線を挟むように2つの最上層AL間にプロテクション膜を介して形成されたクロム(Cr)膜が跨ぐように形成されて2つのヒューズが形成される。このクロム(Cr)膜は、その切断部を除いてNi/Au積層膜が形成されている。中央部の最上層AL配線は、例えは電源供給線とされる。両側の最上層AL配線は、その切断の有無を検出するMOSFET回路に接続される。
【0031】
図10には、図2等のレーザーヒューズ1の一実施例の構成図が示されている。レーザーヒューズ1は、前記図9に示すようにメモリ欠陥救済用と同一の構造のレーザーヒューズが用いられる。このように同一の構造のヒューズを用いた場合には、メモリ欠陥救済と同一工程でヒューズ切断を行うことで工数増加を防止することができる。
【0032】
図2や図4の実施例のように内部タイミング調整幅を電気ヒューズ2を用いて設定することにより、メモリ回路を含むLSIチップを実装した後も内部タイミング調整幅を再調整可能となり、ウエハプローブ検査後〜実装・エージング後選別までの工程熱履歴等によるデバイス特性変動にも対応できる。
【0033】
図3の実施例のように内部タイミング制御部における内部タイミング調整幅設定もレーザーヒューズ1に記憶させ、メモリ欠陥救済と同一工程ですべてのフューズ切断を行うことでさらなる工程短縮効果がある。
【0034】
図4の実施例のようにAC救済アドレス領域も電気フューズ2で設定した場合には、前記のようにLSIチップを実装した後の内部タイミング調整幅再調整に加え、AC救済アドレス領域再設定にも対応可能となる。図5の実施例では、電気フューズによる内部タイミング調整幅トリミング機能を省略したものであり、前記のようにLSIチップを実装した後のAC救済アドレス領域再設定が対応可能となる。図6の実施例では、内部タイミング調整幅トリミング機能を省略したものであり、メモリ欠陥救済と同一工程ですべてのフューズ切断を行うことができる。
【0035】
図11には、この発明に係るDRAMの一実施例の概略回路図が示されている。この実施例は、Yアドレス比較によるAC救済回路に向けられている。つまり、Yアドレスにより指定したビット線又はビット線グループの単位でAC救済を行うようにするものである。
【0036】
メモリアレイMAは、アレイコントロール回路ACにより制御されて、前記のような読み出しや書き込み動作が実施される。アレイコントロール回路には、タイミング信号RR1B、SAET、MAT/SWLS、WDPが供給される。上記信号MAT/SWLSは、前記図1のサブアレイを選択するマット選択信号MATと、サブワード線SWLの選択信号SWLSである。信号SAETは、センスアンプSAの活性化信号である。信号RR1Bは、サブワード線SWLの選択リセット信号である。上記信号WDPは、プリチャージ信号であり、サブワード線SWLの非選択タイミング信号でもある。
【0037】
上記信号MAT/SWLSは、プリデコーダPDECにより形成される。信号SAETは、センスアンプイネーブル制御回路SAEにより形成される。そして、上記信号WDPを形成するためにXリセットトリミング回路が設けられる。このXリセットトリミング回路は、Yトリミングアドレス比較回路の出力信号により制御される。Yトリミングアドレス比較回路は、ヒューズf1に記憶されたアドレス情報とアドレス信号RBYRT0等と比較し、一致/不一致の判定信号YHITBを形成する。
【0038】
上記ヒューズf1は、不良セルを選択したときの動作タイミングを調整するアドレス情報が記憶される。したがって、上記Xリセットトリミング回路は、上記Yトリミングアドレス比較回路より比較一致信号YHITBに対応してスイッチSW1を制御して、遅延回路DL1からの遅延信号又は遅延回路DL2,DL3の遅延信号のいずれかを選択して出力させる。上記遅延回路DL2又はDL3による遅延信号は、ヒューズf2の切断の有無により形成された制御信号DFBOによりスイッチSW2を制御して、上記遅延回路DL2又はDL3による遅延信号を選択する。
【0039】
上記ヒューズf2は、前記タイミング調整幅設定信号を形成するためのものである。つまり、遅延回路DL1〜DL3は、前記図7のようにサブワード線SWLを非選択としてビット線のプリチャージを開始するX系リセットタイミングを規定するものである。遅延回路DL1は標準的なX系リセットタイミングを指定する。遅延回路DL2は、前記図8のケース1のようにtRWLマージン不良救済のためのX系リセットタイミングを指定するものであり、遅延回路DL1よりも遅延時間が大きくされる。遅延回路DL3は、前記図8のケース2のようにtRPマージン不良救済のためのX系リセットタイミングを指定するものであり、遅延回路DL1よりも遅延時間が小さくされる。
【0040】
図12には、この発明に係るDRAMの他の一実施例の概略回路図が示されている。この実施例は、XとYアドレス比較によるAC救済回路に向けられている。つまり、YアドレスとXアドレスにより指定したビット線又はビット線グループの単位でAC救済を行うようにするものである。このために、Yトリミングアドレス比較回路と同様なXトリミングアドレス比較回路が設けられる。同図では、省略されているが、このXトリミングアドレス比較回路には、ヒューズf1と同様にXアドレス情報を記憶するヒューズと、その読み出し回路及びラッチ回路が設けられる。
【0041】
上記Yトリミングアドレス比較回路の判定出力YHITBと、上記Xトリミングアドレス比較回路の判定出力XHITBとは、ノアゲート回路G4を通して前記スイッチSW1の制御を行う。つまり、上記判定信号YHITBとXHITBとが共にヒット状態のロウレベルのときに、スイッチSW2により選択された遅延回路DL2又はDL3により前記図8のケース1又はケース2のようなX系リセットタイミングのシフト動作が行われる。特に制限されないが、上記Yトリミングアドレス情報は、複数のビット線を選択するものであり、上記Yトリミングアドレス情報は、複数のワード線を選択するものとされる。このようなXとYアドレス情報により指定される一定のエリアのメモリセルを選択したときに、前記のようなtRWLマージン不良救済又はtRPマージン不良救済が行われる。
【0042】
図13には、図11に示したXリセットトリミング回路の回路図が示されている。ヒューズf2の一端は電源電圧VDDに接続され、他端と回路の接地電位との間にはPチャネルMOSFETQ1とNチャネルMOSFETQ2が直列形態に接続される。これらのMOSFETQ1とQ2のゲートに信号SETBが供給される。ドレイン接続点からヒューズf2の切断の有無に対応した信号が出力され、インバータ回路N2とN3からなるラッチ回路に保持される。この実施例では、図11と異なりラッチ回路の出力信号とテスト信号DFTDTとがノアゲート回路G10を通して出力される。また、Yトリミングアドレス比較回路の判定出力YHITBとテスト信号DFTDBとがノアゲート回路G11を通して入力される。
【0043】
スイッチSW1は、遅延回路DL1の出力信号を伝達するPチャネルMOSFETQ3とNチャネルMOSFETQ4からなるCMOSスイッチと、遅延回路DL2又はDL3の出力信号を伝達するPチャネルMOSFETQ5とNチャネルMOSFETQ6からなるCMOSスイッチとから構成される。判定信号YHITBは、Yトリミングアドレス比較回路により一致信号(Hit)のときにはロウレベルにされ、不一致(Miss)のときにはハイレベルにされる。上記判定信号YHITBがハイレベルの不一致の時には、スイッチSW1のCMOSスイッチ(Q3とQ4)がオン状態にされてAC救済が実施されない。上記判定信号YHITBがロウレベルの一致の時には、スイッチSW1のCMOSスイッチ(Q5とQ6)がオン状態にされてAC救済が実施される。
【0044】
スイッチSW2は、遅延回路DL2の出力信号を伝達するPチャネルMOSFETQ7とNチャネルMOSFETQ8からなるCMOSスイッチと、遅延回路DL3の出力信号を伝達するPチャネルMOSFETQ9とNチャネルMOSFETQ10からなるCMOSスイッチとから構成される。信号DFBOは、上記ヒューズf2の非切断時にハイレベルにされ、切断時にロウレベルにされる。切断時には、スイッチSW2のCMOSスイッチ(Q9とQ10)がオン状態にされて前記ケース2のAC救済が実施される。非切断時には、スイッチSW2のCMOSスイッチ(Q7とQ8)がオン状態にされて前記ケース1のAC救済が実施される。
【0045】
上記テスト信号DFTDBは、それをローレベルにすることにより、上記判定信号YHITBを一致信号(Hit)の状態にすることができる。また、上記テスト信号DFTDTは、それをハイレベルにすることにより、ヒューズf2を切断した状態とすることができる。このようなDFTDB信号およびDFTDT信号によるテスト調整用論理を設けることにより、ヒューズ切断の妥当性を予め確認できるようにしたものである。つまり、ヒューズf1の切断およびヒューズf2の切断有無によりAC救済が可能であるかの確認をヒューズ切断前に行うことができる。もしも、DFTDB信号およびDFTDT信号によりAC救済が不可能であるとされたなら、後述するように冗長回路への切り替えによる欠陥救済が可能であるかの検証が行われる。
【0046】
ヒューズf2の他端と、回路の接地電位との間にMOSFETを設け、このMOSFETに大きな電流を流すことにより、ヒューズf2を電気的に切断するようにしてもよい。半導体集積回路装置が完成した後においても、ヒューズf2を電気的に切断させるために、上記MOSFETのゲートに供給される切断の有無を指示する入力信号は、外部端子から入力される。この場合、外部端子の増加を防ぐために、ヒューズ切断用の制御信号により特定の外部端子からヒューズ切断信号をシリアルに入力し、それをラッチ回路に保持させておいて、上記MOSFETのゲートに伝えるようにすればよい。
【0047】
図14は、図11の実施例回路の動作の一例を説明するためのタイミング図が示されている。特に制限されないが、信号SETB/RESETBは、電源投入後や初期化のときに一時的にロウレベルにされて、ヒューズf1,f2等の読み出しが行われ、以後ハイレベルにされて非切断のヒューズf1,f2での直流電流が流れなくされる。
【0048】
メモリアクセスによりロウ系(X系)のタイミング信号IRASTが形成され、これに対応してロウ系タイミング信号RR1B、RR2B、RR3Bが形成される。これらのコントロール信号によりX系の選択動作が実施される。つまり、ワード線(サブワード線)の選択、センスアンプSAの活性化が行われる。
【0049】
カラム系のタイミング信号ICASTに対応してYアドレス信号RBYRT/Bnが入力され、不良アドレス情報との比較が行われる。この実施例では、ワード線を選択状態のままにとし、信号ICASTに対応してカラムアドレスをAY0とAY1を順次に入力してカラムアドレスを切り替えて書き込み動作を行う例が示されている。カラムアドレスAY0が不一致(Miss)で、カラムアドレスAY1が不一致(Miss)のときには、判定出力YHITBはハイレベルのままであり、AC救済は実施されない。
【0050】
カラムアドレスAY0が不一致(Miss)で、カラムアドレスAY1が一致(Hit)のときには、それに対応して判定出力YHITBはハイレベルからロウレベルに変化してワード線のリセットのときにAC救済が実施される。これとは逆に、カラムアドレスAY0が一致(Hit)で、カラムアドレスAY1が不一致(Miss)のときには、それに対応して判定出力YHITBはロウレベルからハイレベルに変化するのでAC救済は実施されない。上記カラムアドレスAY0が一致(Hit)のときにはワード線が選択状態のままであるので、アドレスAY0に対応したメモリセルへの書き込み時間は、カラムアドレスAY1に対応したメモリセルへの書き込み時間も加えられるのでアドレスAY0に対応したメモリセルにおいて、tRWLマージン不良は生じることはなく、tRPマージン不良もプリチャージ動作が行われないから生じない。
【0051】
つまり、この実施例のAC救済は、ワード線をリセットするときのtRWLマージン不良又はtRPマージン不良を救済するものであるので、図11のYトリミングアドレス比較回路においては、信号ICASTとロウ系信号RR3B及びRESETBにより判定出力制御信号NAが形成されて、比較回路のプリチャージ制御が行われ、それぞれに対応して判定信号YHITBの形成が行われる。
【0052】
カラムアドレスAY0が一致(Hit)で、カラムアドレスAY1も一致(Hit)のときには、それに対応して判定出力YHITBはロウレベルのままにされて、実質的には前記のようにカラムアドレスAY1に対応したメモリセルへの書き込み動作に対応したtRWLマージン不良又はtRPマージン不良のAC救済が実施される。
【0053】
図15は、図12の実施例回路の動作の一例を説明するためのタイミング図が示されている。前記図14との相違は、AC救済範囲がカラムアドレスに加えてロウアドレスでも指定されることに対応して、ロウアドレスの比較信号RXBRT/Bn、及びそれに対応してXトリミング回路のノードNBの信号が追加される。上記ノードNBの信号は、上記ロウ/カラムの判定信号XHITB/YHITBの論理積により決まる信号である。同図では、ロウアドレスAX0の判定出力XHITBは、ロウレベルの一致(Hit)状態であるので、カラムアドレスAY0とAY1の判定結果YHITBに対応したAC救済の有無は、前記図14と同様となる。
【0054】
図17には、この発明に係る半導体集積回路装置の救済方法の一実施例のフローチャート図が示されている。AC救済では、第1ステップでAC救済項目以外のフェイル情報をテスト動作1(Test Result(1))として、従来から行われている冗長回路への切り替えによる欠陥救済アルゴリズムを適用し、欠陥救済回路用冗長ヒューズ切断プログラム作成を行う。
【0055】
第2ステップで、この発明に係るAC救済項目であるtRP/tRWLマージンをn段階にレベルテストを行い、AC救済領域とX系リセットタイミングの所要シフト幅を決定する。
【0056】
図16には、この発明に係る半導体集積回路装置の救済方法の一実施例の具体的フローチャート図が示されている。上記第1ステップでは、従来欠陥救済アルゴリズムによる冗長回路への切り替えによる救済ステップが実施される。テスト項目としては、オープン/ショート、スタイバイ電流測定、イージィー(Easy)テスト、ポーズリフレッシュテスト、プレートリークテスト、tRACテスト、アイソレーションテストからなる。
【0057】
第2ステップでのAC救済項目は、tRPとtRWLについてnレベルの観測が実施される。図17において、上記AC救済によるタイミングトリミング幅がオーバーレンジ等でAC救済不可と判定された場合には再度第1ステップにループして、冗長回路への切り替えによる欠陥救済を割り当てる。
【0058】
この実施例の救済方法によれば、メモリアクセスサイクルの高速化に伴う増加がクローズアップされているtRP/tRWLマージン不良に従来割り当てていた欠陥救済回路セットを他のビット不良およびワード線/ビット線不良の救済に割り当てることができるので大幅な歩留り向上効果がある。逆にいうならば、冗長回路を用いた欠陥救済は、上記AC救済では救済不能のメモリセルへの救済に振り向けることができるので、上記AC救済回路との組み合わせにより大幅な歩留り向上が期待できる。
【0059】
上記実施例では、tRP/tRWLマージン不良をAC救済する手法の説明を行ったがこれに限られるものではなく、例えば、センスアンプSAの起動信号(SAET)タイミング、メインアンプ起動信号(MAE)タイミングおよびライトパルス(WS)幅調整等のAC救済にも適用することができる。
【0060】
図18には、この発明に係るAC救済方法の他の一実施例の説明図が示されている。Yアドレスをブロック0ないし3に分け、それぞれについてトリミングレベルを0〜3の4段階に分ける。この組み合わせにより、それぞれのアドレスブロックで不良カウント最小組み合わせを抽出する。
【0061】
図19には、この発明に係るAC救済方法の他の一実施例の構成図が示されている。2つのヒューズにより上記18の4つのトリミングレベルが記憶され、前記4つのYアドレスブロックに対応してYアドレスセレクタにより1つのトリミングレベル(2ビット)が選択される。これがデコーダに供給されてYアドレスブロック毎に4つのトリミングレベルのうちの1つが選択される。このように、この実施例のAC救済回路は、冗長回路を用いた救済のように救済範囲が冗長回路に対応して固定されないので、一定の記憶エリアを単位として不良カウント最小が最小になるようなトリミングレベルが可能となり、そのために使用するヒューズも少ない数とすることができる。
【0062】
図20には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例のLSIは、いわゆる混載DRAMであり、DRAMマクロ(macro) とそれを制御する周辺回路から構成される。上記DRAMマクロは、DRAMコア(core)と、そのタイミング制御を行うタイミングコントロール(Timing Control Circuit) 回路、ライトレジスタ(Write Register)、リードレジスタ(Read Register) 、及びマルチプレクサMUXから構成される。
【0063】
この実施例のLSIは、特に制限されないが、キャシュメモリとして用いられる。LSIの外部インターフェイスは、プロセッサに対応したインターフェイスブロック(I/F Block)、メモリに対応したインターフェイスブロック(I/F Block)とを有する。かかる2つのインターフェイスブロックに対応して、ライトバッファ(Write Buffer)及びリードバッファ(Read Buffer)及びマルチプレクサMUXが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型RAMから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
【0064】
図21には、図20のDRAMマクロの一実施例のブロック図が示されている。この実施例では、DRAMメモリアレイからメインアンプ(Main Amp)を通して288ビットの単位で読み出し、それを72ビットの単位でレジスタに記憶させ、マルチプレクサMUXにより1つのレジスタを選択し、リードバッファに出力させる。ライトデータは、72ビットの単位で入力され、それに対応してレジスタに保持される。ライトアンプは、288ビットの単位で書き込みデータが保持され、上記レジスタに保持された72ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、288ビット単位で一斉に書き込まれるが、上記レジスタにより72ビットの単位でのデータの書き換えが可能にされる。
【0065】
前記図1とDRAMと同様に階層ワード線方式のメモリセルアレイのワード線の選択のために、ワード線選択回路は、メインワード線選択回路(Main Word Drv)、サブワード線選択回路(Sub Word Drv) 回路が設けられる。メモリセルアレイに対して前記のようなセンスアンプ(Sense Amp)とカラム選択回路(Y−Switch) が設けられる。これら選択回路の動作のために、アドレス信号(RAS Address、CAS Address)や動作タイミング信号を供給する各回路(RAS Gen、CAS Gen ) 等が設けられる。そして、前記のような冗長回路を用いた欠陥救済回路と、前記のようなAC救済回路が設けられる。
【0066】
上記混載チップにおいては、tRWL(リライト動作とサブワード線リセットのタイミングマージン)不良を含むすべてのプローブ検査(以下、P検)不良を欠陥救済回路により救済すること、言い換えると、不良ビットを冗長ビットに置き換える欠陥救済回路を用いると、動作周波数の高速化に伴いtRWLマージンやtRPマージンは減少が顕著になると考えられ、他のマージン不良の増加ともあいまって欠陥救済回路の規模が増大してしまい、実施的な救済の限界に達するものと考えられる。
【0067】
この実施例のAC救済回路は、欠陥救済回路を温存して、tRWLマージン不良、およびtRWLとは相補的関係にあるtRP(RASプリチャージ時間)マージン不良エリアを選択的トリミングして良品化できるという絶大な効果がある。またtRWL/tRPマージン不良に割り当てていた欠陥救済回路セットを他のビット不良およびワード線/ビット線不良の救済に割り当てられるで回路規模の増大も防ぐことができる。
【0068】
上記混載チップにおいて、他の論理回路との間でクロック信号に対応してリードやライト動作が行われるものであるので、DRAMコアのtRWLマージンやtRPマージン不良の救済のために、DRAMコアのメモリサイクルを長くすることはできない。この結果、DRAMコアのtRWLマージンやtRPマージン不良は、混載チップ全体を不良としてしまう。この実施例のAC救済回路は、このようなDRAMコアを含む不良チップを良品化するものであるので、DRAMコア又はDRAMマクロのようなDRAM混載半導体集積回路装置の歩留り向上への多大な貢献が可能となる。
【0069】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。電気的に切断されるヒューズ手段は、EPROM等のような不揮発性記憶素子を用いるものであってもよい。2層ゲート構造のEPROMは製造プロセスを複雑にするので、単層ゲート構造のEPROMを用いるとCMOSプロセスで形成することができる。AC救済が行われるメモリ回路は、前記のようなDRAMの他SRAMであってもよい。この発明は、半導体集積回路装置に形成されたメモリ回路の欠陥救済技術に広く利用することができる。
【0070】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を設けることにより、アドレス情報により指定される特定回路毎でのタイミング不良救済を実現することができる。
【0071】
アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第1特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路と、第2記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第2特定回路を同等の予備回路に切り替える欠陥救済回路を設け、上記欠陥救済回路により第2特定回路の欠陥救済が実施された後に、上記AC救済回路による第1特定回路のタイミング調整を行うことにより救済効率を高くすることができる。
【図面の簡単な説明】
【図1】この発明が適用されるダイナミック型RAMの一実施例を示す概略レイアウト図である。
【図2】この発明に係るメモリ回路に設けられる欠陥救済回路の一実施例を示すブロック図である。
【図3】この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例を示すブロック図である。
【図4】この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例を示すブロック図である。
【図5】この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例を示すブロック図である。
【図6】この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例を示すブロック図である。
【図7】この発明に係るメモリ回路のAC救済原理を説明するための波形図である。
【図8】この発明に係るAC救済方法の救済原理を示す説明図である。
【図9】図2等のレーザーヒューズ3の一実施例を示す構成図である。
【図10】図2等のレーザーヒューズ1の一実施例を示す構成図である。
【図11】この発明に係るDRAMの一実施例を示す概略回路図である。
【図12】この発明に係るDRAMの他の一実施例を示す概略回路図である。
【図13】図11のXリセットトリミング回路を示す回路図である。
【図14】図11の実施例回路の動作の一例を説明するためのタイミング図である。
【図15】図12の実施例回路の動作の一例を説明するためのタイミング図である。
【図16】この発明に係る半導体集積回路装置の救済方法の一実施例を示す具体的フローチャート図である。
【図17】この発明に係る半導体集積回路装置の救済方法の一実施例を示すフローチャート図である。
【図18】この発明に係るAC救済方法の他の一実施例の説明図である。
【図19】この発明に係るAC救済方法の他の一実施例の構成図である。
【図20】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図21】図20のDRAMマクロの一実施例を示すブロック図である。
【符号の説明】
10…メモリチップ、11…メインロウデコーダ領域、12…メインワードドライバ領域、13…カラムデコーダ領域、14…周辺回路、ポンディングパッド領域、15…メセリセルアレイ(サブアレイ)、16…センスアンプ領域、17…サブワードドライバ領域、18…交差領域(クロスエリア)、MA…メモリアレイ、AC…アレイコントロール回路、PDEC…プリデコーダ回路、SAE…センスアンプイネブーブル回路、Q1〜Q10…MOSFET、N1〜N5…インバータ回路、G1〜G11…ゲート回路、f1,f2…ヒューズ、DL1〜DL5…遅延回路。
【発明の属する技術分野】
本発明は、半導体集積回路装置と救済方法に関し、主にDRAMのようなメモリ回路を備えた半導体集積回路装置の欠陥救済技術に利用して有効な技術に関するものである。
【0002】
【従来の技術】
メモリ回路の欠陥救済回路としては、予備ワード線やビット線からなる冗長回路を設けておき、正規回路に欠陥ワード線や欠陥ビット線が発生したときに上記予備ワード線やビット線に置き換えるものがある。また、製品完成後であっても、タイミング不良や歩留り低下等を抑制するための動作タイミング調整を可能とした自己補正回路を有する半導体装置の例として、特開平10−199260号公報があり、タイミング動作不良による歩留り低下を抑制するために、外部からタイミング制御(パルス幅や遅延時間)を行い、その不具合を修正する半導体記憶装置の例として、特開平05−067394号公報があり、ビット線対間の電位差を検出する動作開始タイミングを外部的に設定する手段を設け、電位差の開きの遅いビット線対情報を判別可能とし、そのビット線を含む半導体記憶装置を良品化する例として、特開平04−028084号公報がある。
【特許文献1】
特開平10−199260号公報
【特許文献2】
特開平05−067394号公報
【特許文献3】
特開平04−028084号公報
【0003】
【発明が解決しようとする課題】
前記特許文献1〜3は、いずれもメモリ回路を全体としてタイミング不良を救済するものであり、しかも外部からの調整を行うものであるので使い勝手が悪い上に、救済の見返りとしてメモリ動作速度が犠牲になってしまうという問題を有する。
【0004】
この発明の目的は、アドレス情報により指定される特定回路毎のタイミング不良を可能とした欠陥救済回路を備えた半導体集積回路装置と救済方法を提供することにある。この発明の他の目的は、高速化を維持しつつ救済効率を高めた欠陥救済回路を備えた半導体集積回路装置と救済方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を設ける。
【0006】
アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第1特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路と、第2記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第2特定回路を同等の予備回路に切り替える欠陥救済回路を設け、上記欠陥救済回路により第2特定回路の欠陥救済が実施された後に、上記AC救済回路による第1特定回路のタイミング調整を行う。
【0007】
【発明の実施の形態】
図1には、この発明が適用されるダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、上記ダイナミック型RAMを構成する各回路のうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0008】
この実施例では、特に制限されないが、メモリアレイは、全体として4個に分けられる。メモリチップ10の長手方向に対して左右に分けられて、中央部分14にクロック・アドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及びワード線選択に必要な昇圧回路やデコーダ等の内部回路の動作に必要な降圧回路、及びメモリセルのアドレス選択MOSFETにバックバイアス電圧を与える負電圧発生回路を含む電源回路等が設けられる。これら中央部分14の両側のメモリアレイに接する部分には、カラムデコーダ領域13が配置される。
【0009】
上述のように半導体チップの長手方向に対して左右に2個、上下に2個分けられた4個からなる各メモリアレイにおいて、メモリチップ10の長手方向に対した上下中央部にメインロウデコーダ領域11が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域12が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。また、上記メインワードドライバ12にサブワード選択用のドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。上記メモリチップ10の長手方向に対した上下中央部には、ヒューズ回路(Fuse ROM)19が配置され、上下左右の中央部には後述するAC救済回路20が配置される。
【0010】
上記メモリセルアレイ(以下、又はサブアレイ)15は、その拡大図に示すように、サブアレイ15を挟んでセンスアンプ領域16、サブワードドライバ領域17に囲まれて形成されるものである。上記センスアンプ領域16と、上記サブワードドライバ領域17の交差部は、交差領域(以下、クロスエリアという)18とされる。上記センスアンプ領域16に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイ群の両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【0011】
メモリチップ10には、特に制限されないが、ビット線方向にワード線が16K分、ワード線方向にビット線対が16K分設けられ、全体で約256Mビットの記憶容量を持つようにされる。上記メモリチップ10は、その長手方向中央部及び短辺方向中央部に上記のような周辺回路が設けられることにより、全体が4つのメモリアレイに分割される。それ故、1つのメモリアレイは、それぞれが8K×8K=64Mビットのような記憶容量を持つようにされる。
【0012】
上記のように1つのメモリアレイは、相補ビット線方向に対して8Kビットの記憶容量を持つ。しかしながら、1つの相補ビット線に対して8Kものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号電圧が小さくなってしまうために、相補ビット線方向に対して上記のように16分割する。つまり、センスアンプ16により相補ビット線対が16分割される。特に制限されないが、センスアンプ16は、シェアードセンス方式により構成され、メモリアレイ群の両端に配置されるセンスアンプ16を除いて、センスアンプ16を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。相補ビット線には512個のメモリセルが接続される。
【0013】
上記のように1つのメモリアレイは、ワード線方向に対して8Kビットの記憶容量を持つ。しかしながら、1つのワード線に対して8Kものメモリセルを接続すると、ワード線の寄生容量が増大して選択動作が遅くなってしまうために、ワード線方向に対しても上記のように16分割する。つまり、サブワードドイバ領域17によりワード線が16分割される。これにより、サブワード線には、512個のメモリセルが接続される。
【0014】
上記サブアレイ15には、特に制限されないが、欠陥救済のための予備のメインワード線及びサブワード線や、予備の相補ビット線が設けられる。個々のサブアレイ15に上記のような予備回路を設け、サブアレイ15で発生した欠陥回路を予備回路に切り替える。この他にメモリアレイ内の全てのサブアレイ15に共通に用いられる予備サブアレイを設け、欠陥のワード線やビット線を含むサブアレイが選択されたときには、予備サブアレイの特定のワード線やビット線に置き換えるようにしてもよい。このような予備回路(冗長回路)を用いた欠陥救済のために、上記ヒューズ回路19の一部に記憶された不良アドレスが利用される。このヒューズ回路19は、後に説明するAC救済回路で救済する不良アドレスも記憶される。
【0015】
図2には、この発明に係るメモリ回路に設けられる欠陥救済回路の一実施例のブロック図が示されている。この実施例の救済回路は、前記のように予備のワード線やビット線といったような予備回路(冗長回路)を用いて不良セルを含むようなワード線やビット線を上記予備回路に切り替えるという欠陥救済回路と、アドレス情報に従って特定の内部回路の動作タイミング不良を救済するというAC救済回路とから構成される。
【0016】
上記不良セルを含むようなワード線やビット線のアドレス情報は、欠陥救済用レーザーヒューズ(Fuse)3に記憶される。不良セルを選択したときの動作タイミングを調整するアドレス情報は、AC救済用レーザーヒューズ(Fuse)1に記憶される。上記レーザーヒューズ1に記憶されたアドレス情報と、X/Yアドレスを受けるアドレスバッファを通して入力されたアドレス信号とはアドレス比較回路1により比較一致の判定が行われる。上記レーザーヒューズ3に記憶されたアドレス情報と、アドレスバッファを通して入力されたアドレス信号とはアドレス比較回路2により比較一致の判定が行われる。
【0017】
上記アドレス比較回路2の比較一致信号は、サブワード線SWL/カラムスイッチYS遅延制御回路に入力される。つまり、アドレス比較回路2により、比較一致信号が形成されると、正規回路の当該アドレスに対応したワード線又はビット線の選択動作が停止され、予備のワード線又はビット線に切り替えられる。
【0018】
上記アドレス比較回路1の比較一致信号は、内部タイミング制御回路に入力される。内部タイミング制御回路は、動作コマンド(シンクロナスDRAMでは/RAS、/CAS,/WE等)を受けるコマンドバッファにより形成された制御信号と、電気ヒューズ(Fuse)2に記憶されたタイミング調整幅設定信号により、予め決められた内部回路の特定動作タイミングの変更を行う。
【0019】
図3には、この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例のブロック図が示されている。この実施例の救済回路は、内部タイミング制御回路に伝えられるタイミング調整幅設定信号が前記図2のような電気ヒューズ2に代えてレーザーヒューズ(Fuse)1により行われる。つまり、この実施例のレーザーヒューズ(Fuse)1は、上記タイミング調整幅設定信号と図2のように不良セルを含むようなワード線やビット線を選択したときの動作タイミングを調整するアドレス情報との両方を記憶するようにされる。
【0020】
図4には、この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例のブロック図が示されている。この実施例の救済回路は、図2のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ2により記憶される。つまり、電気ヒューズ2は、上記不良セルを選択したときの動作タイミングを調整するアドレス情報と、そのタイミング調整幅設定信号の両方の記憶に用いられる。
【0021】
図5には、この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例のブロック図が示されている。この実施例の救済回路は、図2のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ2により記憶され、そのタイミング調整幅設定信号は省略される。つまり、内部タイミング制御回路は、上記アドレス比較回路1により比較一致信号が出力されると、予め決められた内部回路の特定動作タイミングを変更する。したがって、内部回路の特定動作タイミングは、上記アドレス比較回路1により比較一致信号の有無に対応した2通りが用意されている。
【0022】
図6には、この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例のブロック図が示されている。この実施例の救済回路は、図5の実施例の変形例であり、図2のように不良セルを選択したときの動作タイミングを調整するアドレス情報が電気ヒューズ2に代えてレーザーヒューズ1が用いられる。他の構成は、前記図5の実施例と同様である。
【0023】
前記図2の実施例のように予めレーザーヒューズ1に記憶させた所望のアドレス領域とメモリセル選択アドレスをアドレス比較回路1で比較し、一致/不一致(Hit/Miss )判定し、一致(Hit)した場合は内部タイミング制御回路において、Xリセットタイミングを予め電気ヒューズ2に記憶させた所望のトリミング幅シフトさせ、tRP/tRWLマージン不良エリアを良品化する。図3、図4の実施例では、使用するヒューズの組み合わせが異なるだけで、救済内容は同様である。図5と図6の実施例では、上記トリミング幅シフトが1通りしか用意していないだけである。
【0024】
図7には、この発明に係るメモリ回路のAC救済原理を説明するための波形図が示されている。ワード線(サブワード線)SWLが選択されると、相補ビット線BLTとBLBには、選択されたメモリセルの記憶電荷に対応した微小電位差が生じる。センスアンプSAの活性化(SA on)によって相補ビット線BLTとBLBの電位差が増幅されてVDD〜GNDのよう信号振幅に拡大する。
【0025】
書き込み動作のときには、書き込み信号が上記相補ビット線BLTとBLBに伝えられ、例えば同図のような反転信号の書き込みが行われる。この書き込み動作が開始されてから、ワード線SWLが非選択(off)にされるまでの間がメモリセルへの書き込み時間とされる。この後に、センスアンプSAが非活性化(off)とされ、プリチャージ(イコライズ)信号BLEQがハイレベルにされ、相補ビット線BLTとBLBが短絡されてVDD/2のようなハーフプリチャージ動作が実施される。
【0026】
メモリサイクルを一定としたとき、上記リライト動作とサブワード線リセットのタイミングマージンtRWLと、RASプリチャージ時間tRPは、時間的には相補の関係にある。tRWLタイミング不良の原因の1つは、メモリセルのアドレス選択MOSFETとビット線とのコンタクト部不良が考えられ、タイミングマージンtRPの不良の原因の1つは、相補ビット線BLTとBLBと短絡MOSFETのソース,ドレインのコンタクト不良が考えられる。
【0027】
つまり、これらのコンタト部の抵抗値が設計想定値よりも大きくなると、上記センスアンプSAにより増幅された書き込み信号のVDD又はGNDに対応して記憶キャパシタの電荷の充電又は放電に時間がかかり、上記ワード線SWLがリセットされるまでの間に上記電圧VDD又はGNDにならないことからtRWLタイミング不良に至ると考えられ、上記短絡MOSFETにより相補ビット線BLTとBLBの電位が一致するまで時間がかかり、上記プリチャージ動作が終了(リリース)までにビット線BLTとBLBがVDD/2に一致することなくオフセットが残ることによりtRPタイミング不良に至ると考えらる。このようにtRWLとtRPのタイミング不良は、発生原因が異なるために両者が同時に不良になることは稀である。あるいは、両者とも不良のときには、冗長回路を用いた欠陥救済により救済が可能である。
【0028】
図8には、この発明に係るAC救済方法の救済原理の説明図が示されている。ケース1(Case :1)に示したように、上記tRWLマージン不良の救済にtRPのマージンを使うことに救済する。つまり、tRWLマージン不良の救済のためにサブワード線のリセットタイミングを遅らせてtRWLの時間幅を延長(Relax) させ、その分tRPの時間幅を狭く(Tight) にする。
【0029】
逆に、ケース2(Case :2)に示したように、上記tRPマージン不良の救済にtRWLのマージンを使うことに救済する。つまり、tRPマージン不良の救済のためにサブワード線のリセットタイミングを早めてtRPの時間幅を延長(Relax) させ、その分tRWLの時間幅を狭く(Tight) にする。このようにtRWL/tRPの時間比率の調整により、書き込み開始時刻t1からプリチャージ動作終了時刻t2までの時間を一定として、X系リセットタイミングをシフトさせることにより上記tRWLマージン不良又はtRPマージン不良のいずれか一方の救済が可能になる。
【0030】
図9には、図2等のレーザーヒューズ3の一実施例の構成図が示されている。レーザーヒューズ3は、中央部の最上層AL(アルミニュウム)配線を挟むように2つの最上層AL間にプロテクション膜を介して形成されたクロム(Cr)膜が跨ぐように形成されて2つのヒューズが形成される。このクロム(Cr)膜は、その切断部を除いてNi/Au積層膜が形成されている。中央部の最上層AL配線は、例えは電源供給線とされる。両側の最上層AL配線は、その切断の有無を検出するMOSFET回路に接続される。
【0031】
図10には、図2等のレーザーヒューズ1の一実施例の構成図が示されている。レーザーヒューズ1は、前記図9に示すようにメモリ欠陥救済用と同一の構造のレーザーヒューズが用いられる。このように同一の構造のヒューズを用いた場合には、メモリ欠陥救済と同一工程でヒューズ切断を行うことで工数増加を防止することができる。
【0032】
図2や図4の実施例のように内部タイミング調整幅を電気ヒューズ2を用いて設定することにより、メモリ回路を含むLSIチップを実装した後も内部タイミング調整幅を再調整可能となり、ウエハプローブ検査後〜実装・エージング後選別までの工程熱履歴等によるデバイス特性変動にも対応できる。
【0033】
図3の実施例のように内部タイミング制御部における内部タイミング調整幅設定もレーザーヒューズ1に記憶させ、メモリ欠陥救済と同一工程ですべてのフューズ切断を行うことでさらなる工程短縮効果がある。
【0034】
図4の実施例のようにAC救済アドレス領域も電気フューズ2で設定した場合には、前記のようにLSIチップを実装した後の内部タイミング調整幅再調整に加え、AC救済アドレス領域再設定にも対応可能となる。図5の実施例では、電気フューズによる内部タイミング調整幅トリミング機能を省略したものであり、前記のようにLSIチップを実装した後のAC救済アドレス領域再設定が対応可能となる。図6の実施例では、内部タイミング調整幅トリミング機能を省略したものであり、メモリ欠陥救済と同一工程ですべてのフューズ切断を行うことができる。
【0035】
図11には、この発明に係るDRAMの一実施例の概略回路図が示されている。この実施例は、Yアドレス比較によるAC救済回路に向けられている。つまり、Yアドレスにより指定したビット線又はビット線グループの単位でAC救済を行うようにするものである。
【0036】
メモリアレイMAは、アレイコントロール回路ACにより制御されて、前記のような読み出しや書き込み動作が実施される。アレイコントロール回路には、タイミング信号RR1B、SAET、MAT/SWLS、WDPが供給される。上記信号MAT/SWLSは、前記図1のサブアレイを選択するマット選択信号MATと、サブワード線SWLの選択信号SWLSである。信号SAETは、センスアンプSAの活性化信号である。信号RR1Bは、サブワード線SWLの選択リセット信号である。上記信号WDPは、プリチャージ信号であり、サブワード線SWLの非選択タイミング信号でもある。
【0037】
上記信号MAT/SWLSは、プリデコーダPDECにより形成される。信号SAETは、センスアンプイネーブル制御回路SAEにより形成される。そして、上記信号WDPを形成するためにXリセットトリミング回路が設けられる。このXリセットトリミング回路は、Yトリミングアドレス比較回路の出力信号により制御される。Yトリミングアドレス比較回路は、ヒューズf1に記憶されたアドレス情報とアドレス信号RBYRT0等と比較し、一致/不一致の判定信号YHITBを形成する。
【0038】
上記ヒューズf1は、不良セルを選択したときの動作タイミングを調整するアドレス情報が記憶される。したがって、上記Xリセットトリミング回路は、上記Yトリミングアドレス比較回路より比較一致信号YHITBに対応してスイッチSW1を制御して、遅延回路DL1からの遅延信号又は遅延回路DL2,DL3の遅延信号のいずれかを選択して出力させる。上記遅延回路DL2又はDL3による遅延信号は、ヒューズf2の切断の有無により形成された制御信号DFBOによりスイッチSW2を制御して、上記遅延回路DL2又はDL3による遅延信号を選択する。
【0039】
上記ヒューズf2は、前記タイミング調整幅設定信号を形成するためのものである。つまり、遅延回路DL1〜DL3は、前記図7のようにサブワード線SWLを非選択としてビット線のプリチャージを開始するX系リセットタイミングを規定するものである。遅延回路DL1は標準的なX系リセットタイミングを指定する。遅延回路DL2は、前記図8のケース1のようにtRWLマージン不良救済のためのX系リセットタイミングを指定するものであり、遅延回路DL1よりも遅延時間が大きくされる。遅延回路DL3は、前記図8のケース2のようにtRPマージン不良救済のためのX系リセットタイミングを指定するものであり、遅延回路DL1よりも遅延時間が小さくされる。
【0040】
図12には、この発明に係るDRAMの他の一実施例の概略回路図が示されている。この実施例は、XとYアドレス比較によるAC救済回路に向けられている。つまり、YアドレスとXアドレスにより指定したビット線又はビット線グループの単位でAC救済を行うようにするものである。このために、Yトリミングアドレス比較回路と同様なXトリミングアドレス比較回路が設けられる。同図では、省略されているが、このXトリミングアドレス比較回路には、ヒューズf1と同様にXアドレス情報を記憶するヒューズと、その読み出し回路及びラッチ回路が設けられる。
【0041】
上記Yトリミングアドレス比較回路の判定出力YHITBと、上記Xトリミングアドレス比較回路の判定出力XHITBとは、ノアゲート回路G4を通して前記スイッチSW1の制御を行う。つまり、上記判定信号YHITBとXHITBとが共にヒット状態のロウレベルのときに、スイッチSW2により選択された遅延回路DL2又はDL3により前記図8のケース1又はケース2のようなX系リセットタイミングのシフト動作が行われる。特に制限されないが、上記Yトリミングアドレス情報は、複数のビット線を選択するものであり、上記Yトリミングアドレス情報は、複数のワード線を選択するものとされる。このようなXとYアドレス情報により指定される一定のエリアのメモリセルを選択したときに、前記のようなtRWLマージン不良救済又はtRPマージン不良救済が行われる。
【0042】
図13には、図11に示したXリセットトリミング回路の回路図が示されている。ヒューズf2の一端は電源電圧VDDに接続され、他端と回路の接地電位との間にはPチャネルMOSFETQ1とNチャネルMOSFETQ2が直列形態に接続される。これらのMOSFETQ1とQ2のゲートに信号SETBが供給される。ドレイン接続点からヒューズf2の切断の有無に対応した信号が出力され、インバータ回路N2とN3からなるラッチ回路に保持される。この実施例では、図11と異なりラッチ回路の出力信号とテスト信号DFTDTとがノアゲート回路G10を通して出力される。また、Yトリミングアドレス比較回路の判定出力YHITBとテスト信号DFTDBとがノアゲート回路G11を通して入力される。
【0043】
スイッチSW1は、遅延回路DL1の出力信号を伝達するPチャネルMOSFETQ3とNチャネルMOSFETQ4からなるCMOSスイッチと、遅延回路DL2又はDL3の出力信号を伝達するPチャネルMOSFETQ5とNチャネルMOSFETQ6からなるCMOSスイッチとから構成される。判定信号YHITBは、Yトリミングアドレス比較回路により一致信号(Hit)のときにはロウレベルにされ、不一致(Miss)のときにはハイレベルにされる。上記判定信号YHITBがハイレベルの不一致の時には、スイッチSW1のCMOSスイッチ(Q3とQ4)がオン状態にされてAC救済が実施されない。上記判定信号YHITBがロウレベルの一致の時には、スイッチSW1のCMOSスイッチ(Q5とQ6)がオン状態にされてAC救済が実施される。
【0044】
スイッチSW2は、遅延回路DL2の出力信号を伝達するPチャネルMOSFETQ7とNチャネルMOSFETQ8からなるCMOSスイッチと、遅延回路DL3の出力信号を伝達するPチャネルMOSFETQ9とNチャネルMOSFETQ10からなるCMOSスイッチとから構成される。信号DFBOは、上記ヒューズf2の非切断時にハイレベルにされ、切断時にロウレベルにされる。切断時には、スイッチSW2のCMOSスイッチ(Q9とQ10)がオン状態にされて前記ケース2のAC救済が実施される。非切断時には、スイッチSW2のCMOSスイッチ(Q7とQ8)がオン状態にされて前記ケース1のAC救済が実施される。
【0045】
上記テスト信号DFTDBは、それをローレベルにすることにより、上記判定信号YHITBを一致信号(Hit)の状態にすることができる。また、上記テスト信号DFTDTは、それをハイレベルにすることにより、ヒューズf2を切断した状態とすることができる。このようなDFTDB信号およびDFTDT信号によるテスト調整用論理を設けることにより、ヒューズ切断の妥当性を予め確認できるようにしたものである。つまり、ヒューズf1の切断およびヒューズf2の切断有無によりAC救済が可能であるかの確認をヒューズ切断前に行うことができる。もしも、DFTDB信号およびDFTDT信号によりAC救済が不可能であるとされたなら、後述するように冗長回路への切り替えによる欠陥救済が可能であるかの検証が行われる。
【0046】
ヒューズf2の他端と、回路の接地電位との間にMOSFETを設け、このMOSFETに大きな電流を流すことにより、ヒューズf2を電気的に切断するようにしてもよい。半導体集積回路装置が完成した後においても、ヒューズf2を電気的に切断させるために、上記MOSFETのゲートに供給される切断の有無を指示する入力信号は、外部端子から入力される。この場合、外部端子の増加を防ぐために、ヒューズ切断用の制御信号により特定の外部端子からヒューズ切断信号をシリアルに入力し、それをラッチ回路に保持させておいて、上記MOSFETのゲートに伝えるようにすればよい。
【0047】
図14は、図11の実施例回路の動作の一例を説明するためのタイミング図が示されている。特に制限されないが、信号SETB/RESETBは、電源投入後や初期化のときに一時的にロウレベルにされて、ヒューズf1,f2等の読み出しが行われ、以後ハイレベルにされて非切断のヒューズf1,f2での直流電流が流れなくされる。
【0048】
メモリアクセスによりロウ系(X系)のタイミング信号IRASTが形成され、これに対応してロウ系タイミング信号RR1B、RR2B、RR3Bが形成される。これらのコントロール信号によりX系の選択動作が実施される。つまり、ワード線(サブワード線)の選択、センスアンプSAの活性化が行われる。
【0049】
カラム系のタイミング信号ICASTに対応してYアドレス信号RBYRT/Bnが入力され、不良アドレス情報との比較が行われる。この実施例では、ワード線を選択状態のままにとし、信号ICASTに対応してカラムアドレスをAY0とAY1を順次に入力してカラムアドレスを切り替えて書き込み動作を行う例が示されている。カラムアドレスAY0が不一致(Miss)で、カラムアドレスAY1が不一致(Miss)のときには、判定出力YHITBはハイレベルのままであり、AC救済は実施されない。
【0050】
カラムアドレスAY0が不一致(Miss)で、カラムアドレスAY1が一致(Hit)のときには、それに対応して判定出力YHITBはハイレベルからロウレベルに変化してワード線のリセットのときにAC救済が実施される。これとは逆に、カラムアドレスAY0が一致(Hit)で、カラムアドレスAY1が不一致(Miss)のときには、それに対応して判定出力YHITBはロウレベルからハイレベルに変化するのでAC救済は実施されない。上記カラムアドレスAY0が一致(Hit)のときにはワード線が選択状態のままであるので、アドレスAY0に対応したメモリセルへの書き込み時間は、カラムアドレスAY1に対応したメモリセルへの書き込み時間も加えられるのでアドレスAY0に対応したメモリセルにおいて、tRWLマージン不良は生じることはなく、tRPマージン不良もプリチャージ動作が行われないから生じない。
【0051】
つまり、この実施例のAC救済は、ワード線をリセットするときのtRWLマージン不良又はtRPマージン不良を救済するものであるので、図11のYトリミングアドレス比較回路においては、信号ICASTとロウ系信号RR3B及びRESETBにより判定出力制御信号NAが形成されて、比較回路のプリチャージ制御が行われ、それぞれに対応して判定信号YHITBの形成が行われる。
【0052】
カラムアドレスAY0が一致(Hit)で、カラムアドレスAY1も一致(Hit)のときには、それに対応して判定出力YHITBはロウレベルのままにされて、実質的には前記のようにカラムアドレスAY1に対応したメモリセルへの書き込み動作に対応したtRWLマージン不良又はtRPマージン不良のAC救済が実施される。
【0053】
図15は、図12の実施例回路の動作の一例を説明するためのタイミング図が示されている。前記図14との相違は、AC救済範囲がカラムアドレスに加えてロウアドレスでも指定されることに対応して、ロウアドレスの比較信号RXBRT/Bn、及びそれに対応してXトリミング回路のノードNBの信号が追加される。上記ノードNBの信号は、上記ロウ/カラムの判定信号XHITB/YHITBの論理積により決まる信号である。同図では、ロウアドレスAX0の判定出力XHITBは、ロウレベルの一致(Hit)状態であるので、カラムアドレスAY0とAY1の判定結果YHITBに対応したAC救済の有無は、前記図14と同様となる。
【0054】
図17には、この発明に係る半導体集積回路装置の救済方法の一実施例のフローチャート図が示されている。AC救済では、第1ステップでAC救済項目以外のフェイル情報をテスト動作1(Test Result(1))として、従来から行われている冗長回路への切り替えによる欠陥救済アルゴリズムを適用し、欠陥救済回路用冗長ヒューズ切断プログラム作成を行う。
【0055】
第2ステップで、この発明に係るAC救済項目であるtRP/tRWLマージンをn段階にレベルテストを行い、AC救済領域とX系リセットタイミングの所要シフト幅を決定する。
【0056】
図16には、この発明に係る半導体集積回路装置の救済方法の一実施例の具体的フローチャート図が示されている。上記第1ステップでは、従来欠陥救済アルゴリズムによる冗長回路への切り替えによる救済ステップが実施される。テスト項目としては、オープン/ショート、スタイバイ電流測定、イージィー(Easy)テスト、ポーズリフレッシュテスト、プレートリークテスト、tRACテスト、アイソレーションテストからなる。
【0057】
第2ステップでのAC救済項目は、tRPとtRWLについてnレベルの観測が実施される。図17において、上記AC救済によるタイミングトリミング幅がオーバーレンジ等でAC救済不可と判定された場合には再度第1ステップにループして、冗長回路への切り替えによる欠陥救済を割り当てる。
【0058】
この実施例の救済方法によれば、メモリアクセスサイクルの高速化に伴う増加がクローズアップされているtRP/tRWLマージン不良に従来割り当てていた欠陥救済回路セットを他のビット不良およびワード線/ビット線不良の救済に割り当てることができるので大幅な歩留り向上効果がある。逆にいうならば、冗長回路を用いた欠陥救済は、上記AC救済では救済不能のメモリセルへの救済に振り向けることができるので、上記AC救済回路との組み合わせにより大幅な歩留り向上が期待できる。
【0059】
上記実施例では、tRP/tRWLマージン不良をAC救済する手法の説明を行ったがこれに限られるものではなく、例えば、センスアンプSAの起動信号(SAET)タイミング、メインアンプ起動信号(MAE)タイミングおよびライトパルス(WS)幅調整等のAC救済にも適用することができる。
【0060】
図18には、この発明に係るAC救済方法の他の一実施例の説明図が示されている。Yアドレスをブロック0ないし3に分け、それぞれについてトリミングレベルを0〜3の4段階に分ける。この組み合わせにより、それぞれのアドレスブロックで不良カウント最小組み合わせを抽出する。
【0061】
図19には、この発明に係るAC救済方法の他の一実施例の構成図が示されている。2つのヒューズにより上記18の4つのトリミングレベルが記憶され、前記4つのYアドレスブロックに対応してYアドレスセレクタにより1つのトリミングレベル(2ビット)が選択される。これがデコーダに供給されてYアドレスブロック毎に4つのトリミングレベルのうちの1つが選択される。このように、この実施例のAC救済回路は、冗長回路を用いた救済のように救済範囲が冗長回路に対応して固定されないので、一定の記憶エリアを単位として不良カウント最小が最小になるようなトリミングレベルが可能となり、そのために使用するヒューズも少ない数とすることができる。
【0062】
図20には、この発明に係る半導体集積回路装置の一実施例のブロック図が示されている。この実施例のLSIは、いわゆる混載DRAMであり、DRAMマクロ(macro) とそれを制御する周辺回路から構成される。上記DRAMマクロは、DRAMコア(core)と、そのタイミング制御を行うタイミングコントロール(Timing Control Circuit) 回路、ライトレジスタ(Write Register)、リードレジスタ(Read Register) 、及びマルチプレクサMUXから構成される。
【0063】
この実施例のLSIは、特に制限されないが、キャシュメモリとして用いられる。LSIの外部インターフェイスは、プロセッサに対応したインターフェイスブロック(I/F Block)、メモリに対応したインターフェイスブロック(I/F Block)とを有する。かかる2つのインターフェイスブロックに対応して、ライトバッファ(Write Buffer)及びリードバッファ(Read Buffer)及びマルチプレクサMUXが設けられる。特に制限されないが、上記ライトバッファやリードバッファは、スタティック型RAMから構成され、前記マルチプレクサ等はゲートアレイ等で形成された論理回路により構成される。
【0064】
図21には、図20のDRAMマクロの一実施例のブロック図が示されている。この実施例では、DRAMメモリアレイからメインアンプ(Main Amp)を通して288ビットの単位で読み出し、それを72ビットの単位でレジスタに記憶させ、マルチプレクサMUXにより1つのレジスタを選択し、リードバッファに出力させる。ライトデータは、72ビットの単位で入力され、それに対応してレジスタに保持される。ライトアンプは、288ビットの単位で書き込みデータが保持され、上記レジスタに保持された72ビット単位のデータが選択的に置き換えられる。書き込み動作のときには、288ビット単位で一斉に書き込まれるが、上記レジスタにより72ビットの単位でのデータの書き換えが可能にされる。
【0065】
前記図1とDRAMと同様に階層ワード線方式のメモリセルアレイのワード線の選択のために、ワード線選択回路は、メインワード線選択回路(Main Word Drv)、サブワード線選択回路(Sub Word Drv) 回路が設けられる。メモリセルアレイに対して前記のようなセンスアンプ(Sense Amp)とカラム選択回路(Y−Switch) が設けられる。これら選択回路の動作のために、アドレス信号(RAS Address、CAS Address)や動作タイミング信号を供給する各回路(RAS Gen、CAS Gen ) 等が設けられる。そして、前記のような冗長回路を用いた欠陥救済回路と、前記のようなAC救済回路が設けられる。
【0066】
上記混載チップにおいては、tRWL(リライト動作とサブワード線リセットのタイミングマージン)不良を含むすべてのプローブ検査(以下、P検)不良を欠陥救済回路により救済すること、言い換えると、不良ビットを冗長ビットに置き換える欠陥救済回路を用いると、動作周波数の高速化に伴いtRWLマージンやtRPマージンは減少が顕著になると考えられ、他のマージン不良の増加ともあいまって欠陥救済回路の規模が増大してしまい、実施的な救済の限界に達するものと考えられる。
【0067】
この実施例のAC救済回路は、欠陥救済回路を温存して、tRWLマージン不良、およびtRWLとは相補的関係にあるtRP(RASプリチャージ時間)マージン不良エリアを選択的トリミングして良品化できるという絶大な効果がある。またtRWL/tRPマージン不良に割り当てていた欠陥救済回路セットを他のビット不良およびワード線/ビット線不良の救済に割り当てられるで回路規模の増大も防ぐことができる。
【0068】
上記混載チップにおいて、他の論理回路との間でクロック信号に対応してリードやライト動作が行われるものであるので、DRAMコアのtRWLマージンやtRPマージン不良の救済のために、DRAMコアのメモリサイクルを長くすることはできない。この結果、DRAMコアのtRWLマージンやtRPマージン不良は、混載チップ全体を不良としてしまう。この実施例のAC救済回路は、このようなDRAMコアを含む不良チップを良品化するものであるので、DRAMコア又はDRAMマクロのようなDRAM混載半導体集積回路装置の歩留り向上への多大な貢献が可能となる。
【0069】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。電気的に切断されるヒューズ手段は、EPROM等のような不揮発性記憶素子を用いるものであってもよい。2層ゲート構造のEPROMは製造プロセスを複雑にするので、単層ゲート構造のEPROMを用いるとCMOSプロセスで形成することができる。AC救済が行われるメモリ回路は、前記のようなDRAMの他SRAMであってもよい。この発明は、半導体集積回路装置に形成されたメモリ回路の欠陥救済技術に広く利用することができる。
【0070】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を設けることにより、アドレス情報により指定される特定回路毎でのタイミング不良救済を実現することができる。
【0071】
アドレス信号に従って複数のメモリセルのいずれかを選択するメモリ回路に、第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第1特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路と、第2記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第2特定回路を同等の予備回路に切り替える欠陥救済回路を設け、上記欠陥救済回路により第2特定回路の欠陥救済が実施された後に、上記AC救済回路による第1特定回路のタイミング調整を行うことにより救済効率を高くすることができる。
【図面の簡単な説明】
【図1】この発明が適用されるダイナミック型RAMの一実施例を示す概略レイアウト図である。
【図2】この発明に係るメモリ回路に設けられる欠陥救済回路の一実施例を示すブロック図である。
【図3】この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例を示すブロック図である。
【図4】この発明に係るメモリ回路に設けられる欠陥救済回路の他の一実施例を示すブロック図である。
【図5】この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例を示すブロック図である。
【図6】この発明に係るメモリ回路に設けられる欠陥救済回路の更に他の一実施例を示すブロック図である。
【図7】この発明に係るメモリ回路のAC救済原理を説明するための波形図である。
【図8】この発明に係るAC救済方法の救済原理を示す説明図である。
【図9】図2等のレーザーヒューズ3の一実施例を示す構成図である。
【図10】図2等のレーザーヒューズ1の一実施例を示す構成図である。
【図11】この発明に係るDRAMの一実施例を示す概略回路図である。
【図12】この発明に係るDRAMの他の一実施例を示す概略回路図である。
【図13】図11のXリセットトリミング回路を示す回路図である。
【図14】図11の実施例回路の動作の一例を説明するためのタイミング図である。
【図15】図12の実施例回路の動作の一例を説明するためのタイミング図である。
【図16】この発明に係る半導体集積回路装置の救済方法の一実施例を示す具体的フローチャート図である。
【図17】この発明に係る半導体集積回路装置の救済方法の一実施例を示すフローチャート図である。
【図18】この発明に係るAC救済方法の他の一実施例の説明図である。
【図19】この発明に係るAC救済方法の他の一実施例の構成図である。
【図20】この発明に係る半導体集積回路装置の一実施例を示すブロック図である。
【図21】図20のDRAMマクロの一実施例を示すブロック図である。
【符号の説明】
10…メモリチップ、11…メインロウデコーダ領域、12…メインワードドライバ領域、13…カラムデコーダ領域、14…周辺回路、ポンディングパッド領域、15…メセリセルアレイ(サブアレイ)、16…センスアンプ領域、17…サブワードドライバ領域、18…交差領域(クロスエリア)、MA…メモリアレイ、AC…アレイコントロール回路、PDEC…プリデコーダ回路、SAE…センスアンプイネブーブル回路、Q1〜Q10…MOSFET、N1〜N5…インバータ回路、G1〜G11…ゲート回路、f1,f2…ヒューズ、DL1〜DL5…遅延回路。
Claims (12)
- 複数のメモリセルと、アドレス信号に従って上記複数のメモリセルのいずれかを選択するアドレス選択回路とを含むメモリ回路と、
第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第1特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路を備えてなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記AC救済回路は、第2記憶手段に設定された選択信号により、予め決められた複数通りの調整時間の1つを選択するタイミング切り替え回路を更に備えてなることを特徴とする半導体集積回路装置。 - 請求項2において、
第3記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第2特定回路を同等の予備回路に切り替える欠陥救済回路を更に備えてなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記第1及び第3記憶手段は、ヒューズ手段の切断の有無によりアドレス情報を記憶し、
上記第2記憶手段は、ヒューズ手段の切断の有無により上記選択信号を記憶するものであることを特徴とする半導体集積回路装置。 - 請求項4において、
上記メモリ回路はDRAMであり、
上記第1特定回路の動作タイミングは、メモリセルが接続されたワード線をリセットさせてビット線プリチャージを開始するタイミングであり、ワード線の選択期間とビット線プリチャージ期間とは一定にされることを特徴とする半導体集積回路装置。 - 請求項5において、
上記第1特定回路は、上記予備回路も含むものであることを特徴とする半導体集積回路装置。 - 請求項6において、
上記第1記憶手段に設定されたアドレス情報による動作タイミング調整対象単位と、上記第3記憶手段に設定されたアドレス情報による置き換え単位とは、異なるものであることを特徴とする半導体集積回路装置。 - 請求項6において、
上記第1記憶手段に設定されたアドレス情報による動作タイミング調整対象単位と、上記第3記憶手段に設定されたアドレス情報による置き換え単位とは、同じであることを特徴とする半導体集積回路装置。 - 請求項4において、
上記第2記憶手段は、電気的に切断可能なヒューズ素子を含み、
上記第1と第2記憶手段は、レーザー光線により切断可能なヒューズ素子を含むものであることを特徴とする半導体集積回路装置。 - 複数のメモリセルと、アドレス信号に従って上記複数のメモリセルのいずれかを選択するアドレス選択回路とを含むメモリ回路と、
第1記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第1特定回路の動作タイミングを選択的に調整して動作時間マージン不良の救済を行うAC救済回路と、
第3記憶手段により設定されたアドレス情報と選択されたアドレス信号との比較一致結果に基づき、上記メモリ回路における第2特定回路を同等の予備回路に切り替える欠陥救済回路を備え、上記欠陥救済回路により第2特定回路の欠陥救済が実施された後に、上記AC救済回路による第1特定回路のタイミング調整が行われるものであることを特徴とする半導体集積回路装置の救済方法。 - 請求項10において、
上記メモリ回路はDRAMであり、
上記第1特定回路の動作タイミングは、メモリセルが接続されたワード線をリセットさせてビット線プリチャージを開始するタイミングであり、ワード線の選択期間とビット線プリチャージ期間とは一定にされることを特徴とする半導体集積回路装置の救済方法。 - 請求項10において、
上記AC救済回路は、第2記憶手段に設定された選択信号により、予め決められた複数通りの調整時間の1つを選択するタイミング切り替え回路を更に備え、上記第2記憶手段は、第1記憶手段により自動的に設定されたタイミング調整を更に変更するときに記憶情報の変更が行われることを特徴とする半導体集積回路装置の救済方法。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |