CN102216913B - 响应于外部地址来替代有缺陷存储器块 - Google Patents

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Abstract

本发明提供电子系统及操作存储器装置的方法。在一个此种实施例中，存储器装置(100)接收外部地址，所述外部地址代替所述存储器装置(100)的存储器块序列(210)中的有缺陷存储器块(2102)而寻址所述存储器块序列(210)中的无缺陷存储器块(2103)以使得所述无缺陷存储器块(2103)替代所述有缺陷存储器块(2102)。所述无缺陷存储器块(2103)为所述存储器块序列(210)中跟在所述有缺陷存储器块(2102)后面的可用于替代所述有缺陷存储器块(2102)的紧接无缺陷存储器块。

Description

响应于外部地址来替代有缺陷存储器块
技术领域
本发明一般来说涉及存储器装置，且特定来说本发明涉及响应于外部地址来替代有缺陷存储器块。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已发展成用于广泛电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过编程电荷存储节点(例如，陷获层)或其它物理现象(有时称作写入)，所述单元的阈值电压的改变确定每一单元的数据值。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、蜂窝式电话及可抽换式存储器模块。
NAND快闪存储器装置为常见类型的快闪存储器装置，如此称谓是针对布置基本存储器单元配置的逻辑形式而言。通常，NAND快闪存储器装置的存储器单元阵列经布置使得所述阵列的一行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如，字线。所述阵列的列包括在一对选择线(源极选择线与漏极选择线)之间从源极到漏极串联连接在一起的存储器单元串(经常称作NAND串)。所述源极选择线包括在NAND串与所述源极选择线之间的每一交叉点处的源极选择栅极，且所述漏极选择线包括在NAND串与所述漏极选择线之间的每一交叉点处的漏极选择栅极。所述选择栅极通常为场效应晶体管。每一源极选择栅极连接到源极线，而每一漏极选择栅极连接到数据线，例如，列位线。
行解码器通过选择连接到存储器单元的控制栅极的字线激活一行存储器单元来存取存储器阵列。另外，驱动连接到每一串的未选存储器单元的控制栅极的字线以将每一串的未选存储器单元作为传送晶体管来操作，使得所述未选存储器单元以不受其所存储的数据值限制的方式使电流通过。接着，电流经由对应选择栅极穿过每一NAND串从列位线流动到源极线，此仅由每一串的选定存储器单元限制。此将选定存储器单元行的当前经编码数据值放置于列位线上。
存储器装置通常放置成经由输入/输出接口与控制器(例如处理器、主机控制器或其它外部主机装置)通信(例如)以形成电子系统的部分。所述存储器装置从控制器接收控制信号、命令信号(有时称作命令)、地址信号(有时称作地址)及数据信号(有时称作数据)并向控制器输出数据。
缺陷可发生在制造具有存储器单元行及存储器单元列的存储器阵列期间，从而导致有缺陷行或有缺陷列。通常通过将选择性地替代有缺陷元件的冗余元件并入存储器中来解决此问题。冗余行是在快闪存储器中用以替代有缺陷主要行的冗余元件的常见形式。举例来说，对于NAND快闪存储器阵列，冗余行的块(通常称作冗余块)替代主要行的有缺陷块(通常称作主要块)。
冗余块通常位于存储器阵列中不同于主要块的部分中。一般来说，冗余电路用于将指向有缺陷主要块的存取请求选择性地路由到位于所述阵列的不同位置中的冗余块。一些存储器装置(包括一些快闪存储器装置)利用非易失性寄存器来存储经指定而被替代的主要块的地址。将来自主机控制器的地址请求与存储于存储器装置处的寄存器中的有缺陷主要块的地址进行比较，例如，通过冗余电路。如果地址请求匹配存储于寄存器中的有缺陷主要块的地址，那么冗余电路将所述存取请求指向到或映射到冗余块而非所述有缺陷主要块。
用冗余块替代有缺陷主要块的过程对主机控制器通常为透明的，在于主机控制器不知晓其发送到存储器装置的地址是有缺陷块的地址。也就是说，主机控制器认为其正在存取存储器阵列中对应于主机控制器发送到存储器装置的地址的位置(有缺陷块的位置)处的存储器块。相反，主机控制器正在存取位于阵列内的不同位置处的冗余块。
当将电压施加到字线时通常存在沿所述字线的长度的电压延迟，此归因于电阻性及电容性效应(通常称作RC延迟)。所述RC延迟随距字线的施加有所述电压的端(例如，距最接近于行解码器的端)的距离的增加而增加。此外，通常存在沿位线的电压延迟，其中所述延迟随沿位线与读出放大器的距离的增加而增加。
在一些情况下，主机控制器可经编程以补偿在存储器单元处由于所述存储器单元距行解码器及/或读出放大器的距离所致的电压延迟。然而，如果含有正被补偿的存储器单元的块是地址被映射到位于阵列中的不同位置处的冗余块的有缺陷块，那么可能出现问题。这是因为主机控制器经编程以基于阵列内的有缺陷存储器块的位置而非基于冗余块的位置来补偿延迟。也就是说，将所述补偿施加到冗余块中的存储器单元仿佛使其位于有缺陷块的位置处。
出于上述原因，且出于所属领域的技术人员在阅读且理解本说明书之后将明了的下述其它原因，在此项技术中需要替代冗余方案。
附图说明
图1是根据本发明实施例的电子系统的实施例的简化框图。
图2图解说明根据本发明另一实施例的存储器阵列的实施例。
图3图解说明现有技术的存储器阵列。
具体实施方式
在以下详细说明中，参考形成本文一部分的附图，且附图中以图解说明的方式展示其中可实践本发明的特定实施例。图式中，所有数个视图中相似编号描述大致类似的组件。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明。可利用其它实施例且可在不背离本发明的范围的前提下对本发明作出结构、逻辑及电方面的改变。因此，以下详细说明不应以限定意义理解，且本发明的范围仅由所附权利要求及其等效物界定。
图1是根据一实施例耦合到控制器130作为电子系统(例如个人数字助理(PDA)、数码相机、数字媒体播放器、蜂窝式电话等等)的一部分的NAND快闪存储器装置100的简化框图。控制器130可为处理器、存储器控制器或其它外部主机装置。存储器装置100包括布置成若干行及若干列的存储器单元阵列104。提供行解码器108及列解码器110以解码地址信号。接收并解码地址信号以存取存储器阵列104。
存储器装置100还包括输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。对于一个实施例，控制电路112经配置以管理存储器阵列104的一个或一个以上有缺陷存储器单元块(例如，含有一个或一个以上有缺陷存储器单元行)的地址到控制器130的输出。
地址寄存器114耦合于I/O控制电路112与行解码器108及列解码器110之间以在解码之前锁存地址信号。命令寄存器124耦合于I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于所述命令来控制对存储器阵列104的存取且为控制器130产生状态信息。控制逻辑116耦合到行解码器108及列解码器110以响应于所述地址来控制行解码器108及列解码器110。
控制逻辑116还耦合到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118如控制逻辑116引导而锁存数据(传入或传出)以在存储器阵列104正忙于分别写入或读取其它数据时暂时存储数据。在写入操作期间，将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器阵列104；接着，将新的数据从I/O控制电路112锁存于高速缓冲存储器寄存器118中。在读取操作期间，将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到控制器130；接着，将新的数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122耦合于I/O控制电路112与控制逻辑116之间以锁存状态信息以供输出到控制器130。
存储器装置100在控制逻辑116处经由控制链路132从控制器130接收控制信号。所述控制信号可包括至少芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。存储器装置100经由多路复用输入/输出(I/O)链路134(有时称作I/O总线)从控制器130接收命令信号(有时称作命令)、地址信号(有时称作地址)及数据信号(有时称作数据)且经由I/O链路134将数据输出到控制器130。
具体来说，在I/O控制电路112处经由I/O链路134的输入/输出(I/O)引脚[7:0]接收命令且将所述命令写入到命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[7:0]接收地址且将所述地址写入到地址寄存器114中。在I/O控制电路112处经由针对8位装置的输入/输出(I/O)引脚[7:0]或针对16位装置的输入/输出(I/O)引脚[15:0]接收数据且将所述数据写入到高速缓冲存储器寄存器118中。随后将所述数据写入到数据寄存器120中以用于编程存储器阵列104。对于另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入到数据寄存器120中。还经由针对8位装置的输入/输出(I/O)引脚[7:0]或针对16位装置的输入/输出(I/O)引脚[15:0]输出数据。
对于一个实施例，有缺陷块地址寄存器140耦合于I/O控制电路112与控制逻辑116之间。有缺陷块地址寄存器140经配置以存储存储器阵列104的一个或一个以上有缺陷存储器单元块(例如，其分别具有一个或一个以上有缺陷存储器单元行)的地址。在操作期间，有缺陷块地址寄存器140锁存所述一个或一个以上有缺陷块的地址(例如，至少部分地响应于接收到从控制逻辑116到I/O控制电路112的信号)以供随后经由输入/输出(I/O)链路134输出到控制器130。对于一个实施例，至少部分地响应于存储器装置100通电来将一个或一个以上有缺陷块的地址输出到控制器130。对于另一实施例，当控制逻辑116确定存储器装置通电时，控制逻辑116将信号发送到有缺陷块地址寄存器140。
所属领域的技术人员将了解，可提供额外电路及控制信号，且已简化图1的存储器装置以帮助集中于本发明。另外，尽管根据用于各种信号的接收及输出的通俗惯例描述了特定I/O引脚，但注意可在各种实施例中使用I/O引脚的其它组合或数目。
图2图解说明根据一实施例的存储器阵列104。存储器阵列104包括具有顺序的主要存储器块2100到210N的主要存储器阵列205及具有额外(例如，冗余)顺序的存储器块210N+1到210N+1+P的额外(例如，冗余)阵列215，其中仅在主要块中的一者或一者以上有缺陷时使用所述额外存储器块。主要存储器块2101到210N分别具有顺序块地址A0到AN，且额外顺序存储器块210N+1到210N+1+P分别具有块地址AN+1到AN+1+P。
存储器块2100到210N+1+P距存储器阵列内的参考位置的物理距离(例如在阵列的顶部处的块2100)随其相应地址A0到AN+1+P从地址A0顺序增加而顺序地增加。举例来说，块地址越大，块距块2100的距离便越大。举例来说，由于地址A3大于地址A2，因此存储器块2103处于距存储器块2100比存储器块2102大的距离处。换句话说，顺序地址A0到AN+1+P分别指定存储器阵列内的存储器块2100到210N+1+P的顺序次序，其以存储器块2100的地址A0开始。
在确定主要存储器块210中的一者或一者以上有缺陷(例如，具有一个或一个以上有缺陷行)的情况下，可将所述有缺陷块的地址存储于有缺陷块地址寄存器140(图1)中。举例来说，当确定分别具有地址A2及A5的主要块2102及2105有缺陷时(例如，在存储器装置100的(例如)制造期间的测试期间)，将地址A2及A5存储于有缺陷块地址寄存器140中(例如，在存储器装置100的制造期间)。接着经由输入/输出(I/O)控制电路112及输入/输出(I/O)链路134将有缺陷的主要块2102到2105的地址A2及A5发送到控制器130，例如在存储器装置100通电之后。对于一个实施例，控制器130可将有缺陷块的地址存储于(例如)可以可拆卸方式耦合到控制器130的易失性存储器(例如，易失性寄存器)145中。
控制器130可经配置以将块210的地址与存储于易失性存储器145中的有缺陷块的地址进行比较。举例来说，控制器130可将待发送到存储器装置100的地址与存储于易失性存储器145中的有缺陷块的地址进行比较。控制器130可进一步经配置以在待发送到存储器控制器的地址匹配有缺陷块的地址时用块序列中跟在所述有缺陷块后面的可用于替代所述有缺陷块的紧接(例如，第一)无缺陷块(例如，其先前尚未用作替代块)的地址来替代待发送到存储器装置100的地址。控制器130还可经配置以用块序列中跟在继有缺陷块的地址之后的无缺陷块后面的下一可用无缺陷块的地址替代所述无缺陷块的待发送到存储器装置100的地址中的每一者。控制器可记录其已替代的地址以使得其不尝试使用已用作替代的地址。
对于一个实施例，当控制器130遇到有缺陷块的地址时，控制器130将所述地址递增到块序列中跟在所述有缺陷块后面的紧接无缺陷块的地址。举例来说，当控制器130遇到有缺陷块2102的地址A2时，控制器130将地址A2递增1个地址而到无缺陷块2103(即块序列中跟在有缺陷块2102后面的第一可用无缺陷块，如图2中所展示)的地址A3，且将之后的地址A3递增1个地址而到地址A4，即块序列中可用于替代的下一无缺陷块2104(例如，其先前尚未用作替代块)的地址。由于地址A5为有缺陷块2105的地址，因此将地址A4递增2个地址而到无缺陷块2106(即块序列中跟在有缺陷块2105后面的下一可用无缺陷块，例如，其先前尚未用作替代块)的地址A6。将地址A5递增2个地址而到地址A7，即块序列中跟在有缺陷块2105后面的下一可用无缺陷块2107(例如，其先前尚未用作替代块)的地址，(注意，块2106并非块序列的下一可用无缺陷块，因为其替代块2104)。继续递增地址直到地址AN-1递增2个地址而到无缺陷额外块210N+1的地址AN+1，且地址AN递增2个地址而到无缺陷额外块210N+2的地址AN+2。注意，主要阵列205的地址空间A[0:N]扩展到A[0:N+2]以容纳有缺陷块2102及2105。也就是说，地址空间被上移有缺陷块的地址的数目。
在如以上所描述顺序地递增地址之后，控制器130将所述经递增的地址发送到存储器装置100。从有缺陷块的地址递增的地址可用于代替所述有缺陷块而寻址块序列中跟在所述有缺陷块后面的紧接(例如，第一可用)无缺陷块以使得所述紧接无缺陷块替代所述有缺陷块。举例来说，在将有缺陷块2102的地址A2递增到无缺陷块2103的地址A3之后，地址A3可用于代替有缺陷块2102而寻址无缺陷块2103，因此用无缺陷块2103替代有缺陷块2102。此意味着控制器130指示存储器装置100代替有缺陷块2102而存取无缺陷块2103。
为容纳块替代，顺序地跟在有缺陷块后面的无缺陷块中的每一者由块序列中的下一可用无缺陷块替代。举例来说，在将无缺陷块2103的地址A3递增到无缺陷块2104的地址A4之后，地址A4可用于代替无缺陷块2103而寻址无缺陷块2104，因此用无缺陷块2104替代无缺陷块2103。由于块2105有缺陷，因此由无缺陷块2106(即块序列中的下一可用无缺陷块)替代无缺陷块2104，以使得可代替无缺陷块2104而存取无缺陷块2106。举例来说，在将无缺陷块2104的地址A4递增到无缺陷块2106的地址A6之后，地址A6可用于代替无缺陷块2104而寻址无缺陷块2106，因此用无缺陷块2106替代无缺陷块2104。类似地，由无缺陷块2107替代有缺陷块2105，由无缺陷块2108替代无缺陷块2106，等等，直到由无缺陷额外块210N+2替代无缺陷块210N为止。
注意，由块序列中跟在有缺陷存储器块后面的下一可用无缺陷块(例如，沿远离存储器阵列中的参考块(例如具有地址序列中的第一地址的顶部块)的方向)替代所述有缺陷块的方案与常规冗余方案的不同在于替代块更接近于其所替代的有缺陷块。举例来说，在现有技术的常规冗余方案(展示于图3中)中，响应于控制器将地址A′2及A′5发送到存储器装置100，主要阵列305中的有缺陷块(例如，有缺陷块3102及3105)分别由冗余阵列315的冗余块3200及3201替代。然而，有缺陷块3102及3105距其替代块3200及3201比有缺陷块2102及2105距其替代块2103及2107(图2)远。
注意，对于一些存储器装置，控制器根据阵列内的块的位置校正沿数据线(例如位线(例如，列线))的电压延迟。此意味着，对于图3的现有技术冗余方案，控制器将根据有缺陷块3102及3105的相应位置对冗余块3200及3201施加校正。然而，对于图2的替代方案的实施例，控制器(对于一个实施例)将根据无缺陷块2102及2105的相应位置对无缺陷块2103及2107施加校正，例如，通过将施加校正的信号发送到存储器装置100。
预期替代块距其所替代的有缺陷块越远，施加到所述替代块的电压延迟校正的误差便越大。由于无缺陷块2103及2107到有缺陷块2102及2105比冗余块3200及3201到有缺陷块3102及3105更近，因此预期施加到无缺陷块2103及2107的电压延迟校正的误差小于施加到冗余块3200及3201的电压延迟校正的误差。
对于另一实施例，由于控制器130知晓替代块的位置，因此控制器130可根据所述块的实际位置对那些块施加电压校正，例如通过将施加所述校正的信号发送到存储器装置100。也就是说，控制器可基于替代块的实际位置对所述替代块施加校正，而非对所述替代块施加所述校正仿佛使所述替代块位于其所替代的块处。举例来说，可根据无缺陷块2103及2107的实际位置对无缺陷块2103及2107施加校正，而非根据有缺陷块2102及2105的相应位置对无缺陷块2103及2107施加校正。
总结
虽然本文已图解说明及描述特定实施例，但所属领域的技术人员将了解，任何旨在实现相同目的的布置均可替代所展示的特定实施例。所属领域的技术人员将明了所述实施例的许多修改。因此，本申请案打算涵盖所述实施例的任何修改或变化形式。明确意图是所述实施例仅由以上权利要求书及其等效物限定。

Claims (15)

1.一种操作存储器装置的方法，其包含：
接收外部地址，所述外部地址代替所述存储器装置的存储器块序列中的有缺陷存储器块而寻址所述存储器块序列中的无缺陷存储器块以使得所述无缺陷存储器块替代所述有缺陷存储器块；以及
基于所述无缺陷存储器块的实际位置向替代所述有缺陷存储器块的所述无缺陷存储器块施加电压延迟校正；
其中所述无缺陷存储器块为所述存储器块序列中跟在所述有缺陷存储器块后面的可用于替代所述有缺陷存储器块的紧接无缺陷存储器块。
2.根据权利要求1所述的方法，其中通过将所述有缺陷存储器块的所述地址递增到所述无缺陷存储器块的地址而获得寻址所述无缺陷存储器块的所述外部地址。
3.根据权利要求1所述的方法，其进一步包含接收外部地址，所述外部地址代替所述紧接无缺陷存储器块而寻址所述存储器块序列中的另一无缺陷存储器块以使得所述另一无缺陷存储器块替代所述紧接无缺陷存储器块，其中所述另一无缺陷存储器块为所述存储器块序列中跟在所述紧接无缺陷存储器块后面的可用于替代所述紧接无缺陷存储器块的下一无缺陷存储器块。
4.根据权利要求1到3中任一权利要求所述的方法，其中在所述存储器装置通电之后即刻发生将所述有缺陷存储器块的所述地址发送到所述外部装置。
5.根据权利要求1所述的方法，其中所述基于所述无缺陷存储器块的实际位置向替代所述有缺陷存储器块的所述无缺陷存储器块施加电压延迟校正响应于在所述存储器装置处接收外部信号，所述外部信号指示所述存储器装置基于所述无缺陷存储器块的实际位置施加电压延迟校正。
6.一种电子系统，其包含：
控制器；
存储器装置；及
输入／输出链路，其耦合于所述控制器与所述存储器装置之间；
其中所述控制器经配置以执行一方法，所述方法包含：
经由所述输入／输出链路从所述存储器装置接收所述存储器装置的至少一个有缺陷存储器单元块的地址；
在所述控制器处用所述存储器装置的无缺陷存储器单元块的地址来替代所述至少一个有缺陷存储器单元块的所述地址；及
经由所述输入／输出链路将所述无缺陷存储器单元块的所述地址发送到所述存储器装置以用于代替所述至少一个有缺陷块而寻址所述无缺陷块；
其中所述控制器进一步经配置以基于所述无缺陷存储器块的实际位置向所述无缺陷存储器块施加电压延迟校正。
7.根据权利要求6所述的电子系统，其中所述存储器装置进一步包含经配置以存储所述至少一个有缺陷存储器单元块的所述地址的寄存器。
8.根据权利要求6所述的电子系统，其中所述控制器进一步经配置以在所述控制器处用所述存储器装置的另一无缺陷存储器单元块的地址来替代既定用于寻址所述存储器装置的所述无缺陷存储器单元块的地址。
9.根据权利要求8所述的电子系统，其中所述无缺陷块为存储器单元块序列中跟在所述至少一个有缺陷存储器单元块后面的可用于替代所述至少一个有缺陷存储器单元块的第一无缺陷存储器单元块，且所述另一无缺陷块为所述存储器单元块序列中跟在第一无缺陷存储器单元块后面的可用于替代所述第一无缺陷存储器单元块的下一无缺陷存储器单元块。
10.根据权利要求9所述的电子系统，其中所述无缺陷块及所述至少一个有缺陷存储器单元块为所述存储器装置的主要存储器阵列的一部分，且所述另一无缺陷块为所述存储器装置的冗余存储器阵列的一部分。
11.根据权利要求8所述的电子系统，其中所述控制器进一步经配置以经由所述输入／输出链路将所述另一无缺陷存储器单元块的所述地址发送到所述存储器装置以用于代替所述无缺陷存储器单元块而寻址所述另一无缺陷存储器单元块。
12.根据权利要求6到8中任一权利要求所述的电子系统，其进一步包含耦合到所述控制器以用于存储在所述控制器处接收的所述至少一个有缺陷存储器单元块的所述地址的易失性存储器。
13.根据权利要求6所述的电子系统，其中所述控制器通过向所述存储器装置发送信号基于所述无缺陷存储器块的实际位置对所述无缺陷块施加电压延迟校正，所述信号指示所述存储器装置基于所述无缺陷存储器块的实际位置对所述无缺陷块施加电压延迟校正。
14.根据权利要求6到8中任一权利要求所述的电子系统，其中当待从所述控制器发送到所述存储器装置的地址序列中的地址匹配所述至少一个有缺陷存储器单元块的所述地址时，发生在所述控制器处用所述存储器装置的所述无缺陷存储器单元块的所述地址来替代所述至少一个有缺陷存储器单元块的所述地址。
15.根据权利要求14所述的电子系统，其中在所述控制器处用所述存储器装置的所述无缺陷存储器单元块的所述地址来替代所述至少一个有缺陷存储器单元块的所述地址包含：当所述待从所述控制器发送到所述存储器装置的地址序列中的所述地址匹配所述至少一个有缺陷存储器单元块的所述地址时，将所述至少一个有缺陷存储器单元块的所述地址递增到所述无缺陷块的所述地址。
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