KR100842912B1 - 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법 - Google Patents

리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법 Download PDF

Info

Publication number
KR100842912B1
KR100842912B1 KR1020060137163A KR20060137163A KR100842912B1 KR 100842912 B1 KR100842912 B1 KR 100842912B1 KR 1020060137163 A KR1020060137163 A KR 1020060137163A KR 20060137163 A KR20060137163 A KR 20060137163A KR 100842912 B1 KR100842912 B1 KR 100842912B1
Authority
KR
South Korea
Prior art keywords
address
repair
test mode
path
signal
Prior art date
Application number
KR1020060137163A
Other languages
English (en)
Inventor
이인재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060137163A priority Critical patent/KR100842912B1/ko
Application granted granted Critical
Publication of KR100842912B1 publication Critical patent/KR100842912B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치에서 불량 셀을 리페어하기 위한 리페어 워드 라인 선택을 제어하는 리페어 퓨즈 회로와 상기 리페어 퓨즈 회로의 리페어 퓨즈를 테스트하는 방법에 관한 것으로서, 리페어 불량 발생시 테스트 모드로 진입하여 어드레스 코딩 신호를 래치하는 래치 소자를 오프시켜 불량을 구제하거나, 리페어 퓨즈와 연결된 구동 소자의 구동 능력을 체크함으로써, 상기 불량이 리페어 퓨즈에 의한 불량인지 확인할 수 있다.

Description

리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법{REPAIR FUSE CIRCUIT AND REPAIR FUSE TEST METHOD}
도 1은 종래의 스태틱 방식의 리페어 퓨즈 회로를 나타내는 회로도.
도 2는 본 발명의 리페어 퓨즈 회로를 나타내는 회로도.
도 3은 본 발명의 리페어 퓨즈 회로에서 리페어 퓨즈(F1)의 저항 증가에 따른 어드레스 코딩 신호 FEB1의 상태 변화를 나타내는 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는, 반도체 메모리 장치에서 불량 셀을 리페어하기 위한 리페어 워드 라인 선택을 제어하는 리페어 퓨즈 회로와 상기 리페어 퓨즈 회로의 리페어 퓨즈를 테스트하는 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치를 구성하고 있는 수많은 메모리 셀 중에서 어느 하나라도 결함이 발생하면, 그 메모리는 제 기능을 수행할 수 없게 된다. 따라서, 메모리 셀에 불량이 발생했을 때 미리 메모리 내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 수율(yield)을 높이는 리던던 시(redundancy) 방식이 널리 사용되고 있다.
이러한 리던던시 방식에서, 워드 라인 인에이블 경로의 메모리 셀 결함 구제를 위한 리페어 방법으로서, 통상적으로, 도 1과 같은 스태틱(static) 방식의 리페어 퓨즈(repair fuse) 회로가 사용된다.
도 1를 참조하면, 종래의 리페어 퓨즈 회로는 퓨즈 셋 신호 FSS로써 노멀 어드레스 패스(normal address path)와 리페어 어드레스 패스(repair address path) 중 어느 하나를 인에이블시키는 어드레스 코딩 신호 FEB0를 출력한다. 여기서, 퓨즈 셋 신호 FSS는 파워다운(power-down) 상태일 때 인에이블되고 파워 업(power-up) 상태일 때 디스에이블되는 신호이다.
즉, 퓨즈 셋 신호 FSS가 인에이블되면, NMOS 트랜지스터(N0)에 의해 노드(ND0)가 접지 전압 VSS 레벨로 하강하고, 노드(ND0)의 신호가 두 인버터(IV0,IV1)를 경유하여 로우 레벨의 어드레스 코딩 신호 FEB0로 출력된다. 그리고, NMOS 트랜지스터(N1)와 인버터(IV0)에 의해 노드(ND0)의 전위가 래치된다.
퓨즈 셋 신호 FSS가 인에이블되어 로우 레벨의 어드레스 코딩 신호 FEB0가 출력되면, 리페어 어드레스 패스가 인에이블되어 로우 어드레스에 의해 리페어를 위한 리페어 워드 라인이 활성화된다.
반면에, 퓨즈 셋 신호 FSS가 디스에이블되면, PMOS 트랜지스터(P0)에 의해 노드(ND0)가 전원 전압 VCC 레벨로 하강하여 하이 레벨의 어드레스 코딩 신호 FEB0가 출력된다.
퓨즈 셋 신호 FSS가 디스에이블되어 하이 레벨의 어드레스 코딩 신호 FEB0가 출력되면, 노멀 어드레스 패스가 인에이블되어 로우 어드레스에 의해 노멀 워드 라인이 활성화된다. 이때, 리페어 퓨즈(F0)가 블로잉(blowing)되면, 노멀 어드레스 패스가 디스에이블되고 다시 리페어 어드레스 패스가 인에이블된다.
이러한 종래의 스태틱 방식의 리페어 퓨즈 회로는 리페어 퓨즈에 크랙(crack) 등에 의해 이상이 발생할 경우, 파워 업 후에 노멀 어드레스 패스 대신 리페어 어드레스 패스가 인에이블되어 리페어 워드 라인이 활성화되는 경우가 발생할 수 있다.
그런데, 이러한 불량이 리페어 퓨즈에 의해 발생한 것인지는 번인(burn-in)을 통해 리페어 퓨즈의 저항이 커진 상태가 될 때만 발견된다. 즉, 웨이퍼 초기 테스트시 이러한 불량이 리페어 퓨즈에 의해 발생한 것인지 판단할 수 없으므로, 제조 시간 및 비용이 늘어난다는 문제점이 있다.
본 발명의 목적은 리페어 퓨즈 불량 유무를 조기에 검출하여 제조 시간 및 비용을 줄이고자 함에 있다.
본 발명의 다른 목적은 리페어 불량 발생시 상기 불량이 리페어 퓨즈에 의한 불량인지를 조기에 확인하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 리페어 퓨즈 회로는, 리페어 퓨즈의 블로잉 상태에 따라 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하는 구동부; 및 상기 어드레스 코딩 신호를 전달하며, 테스트 모드 진입 여부에 따라 상기 어드레스 코딩 신호의 래치가 선택적으로 수행되는 테스트 모드 응답형 래치부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 테스트 모드 응답형 래치부는 상기 테스트 모드 진입시 파워다운에 대응하여 상기 어드레스 코딩 신호에 대한 래치를 수행하지 않음이 바람직하다.
상기 구성에서, 상기 테스트 모드 응답형 래치부는 상기 래치를 이루기 위하여 구성되는 궤한 경로의 스위칭으로 상기 어드레스 코딩 신호의 래치를 선택적으로 수행함이 바람직하다.
상기 구성에서, 상기 테스트 모드 응답형 래치부는, 파워다운 상태일 때 상기 어드레스 코딩 신호를 전달하는 전달 수단; 및 상기 전달 수단에 대한 궤한 경로를 형성하며, 테스트 모드 상태에 따라 스위칭하는 스위칭 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 전달 수단은, 상기 어드레스 코딩 신호를 반전하는 인버터; 및 상기 인버터의 출력 신호에 의해 상기 어드레스 코딩 신호를 풀 다운시키는 풀 다운 수단;을 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 리페어 퓨즈 회로는, 리페어 퓨즈의 블로잉 상태에 따라 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하는 구동 부; 및 상기 어드레스 코딩 신호를 래치하며, 테스트 모드 진입시 상기 어드레스 코딩 신호의 출력 시점을 조절하는 테스트 모드 응답형 래치부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 테스트 모드 응답형 래치부는 파워다운 상태일 때 상기 어드레스 코딩 신호를 풀 다운 및 래치시켜 상기 리페어 어드레스 패스 인에이블에 대응되는 어드레스 코딩 신호를 출력하며, 상기 테스트 모드 진입시 상기 어드레스 코딩 신호에 대한 풀 다운 경로를 추가 형성함이 바람직하다.
상기 구성에서, 상기 테스트 모드 응답형 래치부는, 파워다운 상태일 때 상기 어드레스 코딩 신호를 래치하는 래치 수단; 및 상기 테스트 모드 진입시 상기 어드레스 코딩 신호의 레벨을 풀 다운시키는 제 1 풀 다운 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 래치 수단은, 상기 어드레스 코딩 신호를 반전하는 인버터; 및 상기 인버터의 출력 신호에 의해 상기 어드레스 코딩 신호를 풀 다운시키는 제 2 풀 다운 수단;을 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 면에 따른 리페어 퓨즈 회로는, 리페어 퓨즈의 블로잉 상태에 따라 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하는 리페어 퓨즈부; 및 테스트 모드 진입시 상기 어드레스 코딩 신호의 출력 시점을 조절하는 테스트 유닛;을 포함함을 특징으로 한다.
상기 구성에서, 상기 리페어 뷰즈부는 파워 업시 상기 리페어 퓨즈의 블로잉 상태에 따라 상기 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하며, 파워다운시 상기 리페어 어드레스 패스를 인에이블시키는 어드레스 코딩 신호를 출력함이 바람직하다.
상기 구성에서, 상기 리페어 퓨즈부는 상기 파워 업시 상기 리페어 퓨즈의 블로잉 상태에 따라 상기 어드레스 코딩 신호를 선택적으로 풀 업시키며, 파워다운시 상기 어드레스 코딩 신호를 풀 다운시킴이 바람직하다.
상기 구성에서, 상기 테스트 유닛은 상기 테스트 모드 진입시 상기 어드레스 코딩 신호에 대한 풀 다운 경로를 추가 형성시킴이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 리페어 퓨즈 테스트 방법은, 파워다운 상태일 때 래치된 어드레스 코딩 신호로써 리페어 어드레스 패스를 인에이블시키는 제 1 단계; 파워 업 상태일 때 상기 어드레스 코딩 신호로써 노멀 어드레스 패스를 인에이블시키는 제 2 단계; 및 테스트 모드시 상기 래치가 적용되지 않고 리페어 퓨즈의 리페어 상태에 따르는 상기 어드레스 코딩 신호로써 상기 리페어 퓨즈의 불량 여부를 검출하는 제 3 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 3 단계는 리페어 불량이 발생하여 상기 파워 업 상태일 때 상기 리페어 어드레스 패스가 인에이블되면, 상기 테스트 모드로 진입하여 상기 노멀 어드레스 패스를 인에이블시키도록 상기 어드레스 코딩 신호의 래치 동작을 중지시킴이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 리페어 퓨즈 테스트 방법은, 파워다운 상태일 때 래치된 어드레스 코딩 신호를 풀 다운 구동하여 리페어 어드레스 패스를 인에이블시키는 제 1 단계; 파워 업 상태일 때 상기 어드레스 코딩 신호를 풀 업 구동하여 노멀 어드레스 패스를 인에이블시키는 제 2 단계; 및 테스트 모드시 리페어 퓨즈의 리페어 상태에 따르는 상기 어드레스 코딩 신호에 대한 풀 업 및 풀 다운을 동시에 수행하여 상기 제 2 단계의 풀 업 구동 마진을 체크함으로써, 상기 리페어 퓨즈의 불량 여부를 검출하는 제 3 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 1 단계는 상기 어드레스 코딩 신호를 풀 다운시키고, 상기 제 2 단계는 상기 어드레스 코딩 신호를 풀 업시키며, 상기 제 3 단계는 상기 파워다운 상태일 때 상기 어드레스 코딩 신호를 풀 다운시키고 상기 파워 업 상태일 때 상기 어드레스 코딩 신호에 대한 풀 업 및 풀 다운을 동시에 수행함이 바람직하다.
상기 방법에서, 상기 제 3 단계는 리페어 불량이 발생하여 상기 파워 업 상태일 때 상기 리페어 어드레스 패스가 인에이블되면, 상기 테스트 모드로 진입하여 상기 풀 업 구동 마진을 체크함으로써 상기 리페어 퓨즈의 불량 여부를 검출함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명은 리페어 불량 발생시 테스트 모드로 진입하여 어드레스 코딩 신호를 래치하는 래치 소자를 오프시켜 불량을 구제하거나, 리페어 퓨즈와 연결된 구동 소자의 구동 능력을 체크함으로써, 상기 불량이 리페어 퓨즈에 의한 불량인지 확인할 수 있다.
구체적으로, 본 발명의 퓨즈 리페어 회로는 도 2에 도시된 바와 같이, 구동부(10), 테스트 모드 응답형 래치부(20), 및 인버터(IV4)를 포함한다.
구동부(10)는 퓨즈 셋 신호 FSS에 의해 노드(ND1)를 전원 전압 VCC 레벨로 풀 업시키는 PMOS 트랜지스터(P1), 퓨즈 셋 신호 FSS에 의해 노드(ND1)를 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(N2), PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2) 사이에 연결되는 리페어 퓨즈(F1)를 포함한다.
테스트 모드 응답형 래치부(20)는 노드(ND1)의 신호를 반전하는 인버터(IV2), 인버터(IV2)의 출력 신호에 의해 노드(ND1)를 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(N3), 스위칭부(21), 및 풀 다운부(22)를 포함한다.
여기서, 스위칭부(21)는 테스트 신호 TM0를 반전하는 인버터(IV3)와, 인버터(IV3)의 출력 신호에 의해 노드(ND1)와 래치부(20) 사이에서 스위칭하는 NMOS 트랜지스터(N4)를 포함한다.
그리고, 풀 다운부(22)는 테스트 신호 TM1에 의해 노드(ND1)를 접지 전압 VSS 레벨로 풀 다운시키는 NMOS 트랜지스터(N5)를 포함한다.
인버터(IV4)는 인버터(IV2)의 출력 신호를 반전하여 어드레스 코딩 신호 FEB1로 출력한다.
이러한 구성을 갖는 본 발명의 퓨즈 리페어 회로의 동작을 도 3을 참조하여 살펴보면 아래와 같다. 도 3에서 'A~G'는 리페어 퓨즈(F1) 저항의 증가에 따른 어 드레스 코딩 신호 FEB1의 상태를 나타낸다.
우선, 두 테스트 신호 TM0, TM1가 모두 디스에이블인 경우, 본 발명의 퓨즈 리페어 회로는 종래와 동일하게 파워 업 상태와 리페어 퓨즈(F1) 블로잉 여부에 따라 어드레스 코딩 신호 FEB1의 상태를 결정한다.
즉, 파워다운시 퓨즈 셋 신호 FSS가 인에이블됨에 따라 NMOS 트랜지스터(N2)가 턴 온되어 노드(ND1)가 로우 레벨로 하강한다. 그리고, 노드(ND1)의 신호가 두 인버터(IV2,IV4)를 경유함에 따라 어드레스 코딩 신호 FEB1가 인에이블된다.
어드레스 코딩 신호 FEB1가 인에이블되면, 리페어 어드레스 패스가 인에이블되어 로우 어드레스에 의해 리페어 워드 라인이 활성화된다. 그리고, 어드레스 코딩 신호 FEB1는 인버터(IV2)와 NMOS 트랜지스터(N3)에 의해 래치된다.
파워 업시 퓨즈 셋 신호 FSS가 디스에이블됨에 따라 PMOS 트랜지스터(P1)가 턴 온되어 노드(ND1)가 하이 레벨로 상승한다. 그리고, 노드(ND1)의 신호가 두 인버터(IV2,IV4)를 경유함에 따라 어드레스 코딩 신호 FEB1가 디스에이블된다.
어드레스 코딩 신호 FEB1가 디스에이블되면, 노멀 어드레스 패스가 디스에이블되어 로우 어드레스에 의해 노멀 워드 라인이 활성화된다. 이때, 리페어 퓨즈(F1)가 리페어를 위해 블로잉되면, 노멀 어드레스 패스가 디스에이블되고 다시 리페어 어드레스 패스가 인에이블된다.
한편, 두 테스트 신호 TM0, TM1가 모두 디스에이블인 상태에서 리페어 퓨즈(F1)의 저항이 증가하면, 도 3의 제 1 구간과 같이, 어드레스 코딩 신호 FEB1가 디스에이블되는 구간이 점점 줄어들어, 결국 'G' 상태에서 어드레스 코딩 신호 FEB1가 인에이블 상태로 된다. 즉, 파워 업시 리페어 퓨즈(F1) 저항 증가에 의해 리페어 어드레스 패스가 인에이블되는 불량이 발생한다.
어드레스 패스가 잘못 인에이블되는 불량이 발생하는 경우, 본 발명은 테스트 신호 TM0 또는 테스트 신호 TM1를 인에이블시켜 이러한 불량이 리페어 퓨즈(F1)에 의한 불량인지 판단할 수 있다.
첫째로, 두 테스트 신호 TM0, TM1 중 테스트 신호 TM0가 인에이블되면, NMOS 트랜지스터(N4)가 턴 오프되어 노드(ND1)와 NMOS 트랜지스터(N3) 간의 연결을 차단시킨다.
노드(ND1)와 NMOS 트랜지스터(N3) 간의 연결이 차단됨에 따라, 파워다운 상태에서 인버터(IV2)와 NMOS 트랜지스터(N3)에 의한 래치 동작이 이루어지지 않게 된다. 따라서, 파워다운 상태에서 파워 업 상태로 진입할 때 PMOS 트랜지스터(P1)에 의한 노드(ND1)의 전압 상승이 더 빨리 일어날 수 있다.
즉, 공정 변화나 리페어 퓨즈(F1) 크랙 등에 의하여 리페어 퓨즈(F1) 저항이 증가하더라도 노드(ND1)가 충분히 하이 레벨로 상승할 수 있어 리페어 퓨즈(F1) 저항에 의한 영향이 덜 미치게 된다.
도 3의 제 1 구간과 같이 리페어 퓨즈(F1) 저항이 증가하더라도 도 3의 제 2 구간과 같이 테스트 신호 TM0가 인에이블됨에 따라 파워업 상태에서 정상적으로 노멀 어드레스 패스가 인에이블된다.
이와 같이, 본 발명은 테스트부(30)에 의해 불량을 구제함으로써, 리페어 불량이 리페어 퓨즈(F1)에 의한 불량인지 확인해볼 수 있다.
둘째로, 두 테스트 신호 TM0, TM1 중 테스트 신호 TM1가 인에이블되면, NMOS 트랜지스터(N5)가 턴 온된다.
NMOS 트랜지스터(N5)가 턴 온된 상태일 때 파워다운 상태에서 파워 업 상태로 진입하면, 퓨즈 셋 신호 FSS에 의해 PMOS 트랜지스터(P1)도 턴 온되므로, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N5)의 구동 능력에 의해 노드(ND1)의 전위가 결정된다. 따라서, 본 발명은 NMOS 트랜지스터(N5)의 구동 능력을 적절히 조절하여 설계하면, PMOS 트랜지스터(P1)의 구동 능력 마진을 체크할 수 있다.
만일, 리페어 퓨즈(F1) 저항이 증가하지 않는 정상적인 상태에서, 파워 업시 'D' 상태에서 리페어 어드레스 패스가 인에이블되도록 NMOS 트랜지스터(N5)를 셋팅한 경우, 리페어 퓨즈(F1) 저항이 증가하여 도 3의 제 3 구간과 같이 'C' 상태에서 리페어 어드레스 패스가 인에이블되면, 리페어 퓨즈(F1)에 의한 불량임을 검출할 수 있다.
리페어 퓨즈에 의한 불량은 조기에 검출되는 경우가 적다. 번인을 하게 되면 이상이 있는 퓨즈의 저항값이 수 매가(Mega) 단위로 증가한 값을 갖게 되어 불량을 체크할 수 있는데, 이렇게 후반부 체크 과정에서 리페어 퓨즈 불량을 검출할 수 있다.
하지만, 본 발명의 리페어 퓨즈 회로는 조기에 테스트 모드로 진입하여 리페어 퓨즈 불량을 조기에 검출할 수 있는 수단(tool)을 제공함으로써, 개발기간 및 비용을 줄일 수 있고 보다 신뢰성 있는 칩을 제조할 수 있는 효과가 있다.
이와 같이, 본 발명은 리페어 불량 발생시 테스트 모드로 진입하여 리페어 퓨즈 불량 유무를 조기에 검출함으로써, 제조 시간 및 비용을 줄일 수 있는 효과가 있다.
또한, 본 발명은 리페어 불량 발생시 테스트 모드로 진입하여 래치 동작을 중지시켜 불량을 구제함으로써, 리페어 불량이 리페어 퓨즈에 의한 불량인지를 확인할 수 있는 효과가 있다.
아울러, 본 발명은 리페어 불량 발생시 테스트 모드로 진입하여 리페어 퓨즈에 연결된 구동 소자의 구동 능력 마진을 체크함으로써, 리페어 불량이 리페어 퓨즈에 의한 불량인지를 확인할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (18)

  1. 리페어 퓨즈의 블로잉 상태에 따라 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하는 구동부; 및
    상기 어드레스 코딩 신호를 전달하며, 테스트 모드 진입 여부에 따라 상기 어드레스 코딩 신호의 래치가 선택적으로 수행되는 테스트 모드 응답형 래치부;를 포함함을 특징으로 하는 리페어 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 테스트 모드 응답형 래치부는 상기 테스트 모드 진입시 파워다운에 대응하여 상기 어드레스 코딩 신호에 대한 래치를 수행하지 않음을 특징으로 하는 리페어 퓨즈 회로.
  3. 제 1 항에 있어서,
    상기 테스트 모드 응답형 래치부는 상기 래치를 이루기 위하여 구성되는 궤한 경로의 스위칭으로 상기 어드레스 코딩 신호의 래치를 선택적으로 수행함을 특징으로 하는 리페어 퓨즈 회로.
  4. 제 3 항에 있어서,
    상기 테스트 모드 응답형 래치부는,
    파워다운 상태일 때 상기 어드레스 코딩 신호를 전달하는 전달 수단; 및
    상기 전달 수단에 대한 궤한 경로를 형성하며, 테스트 모드 상태에 따라 스위칭하는 스위칭 수단;을 포함함을 특징으로 하는 리페어 퓨즈 회로.
  5. 제 4 항에 있어서,
    상기 전달 수단은,
    상기 어드레스 코딩 신호를 반전하는 인버터; 및
    상기 인버터의 출력 신호에 의해 상기 어드레스 코딩 신호를 풀 다운시키는 풀 다운 수단;을 포함함을 특징으로 하는 리페어 퓨즈 회로.
  6. 리페어 퓨즈의 블로잉 상태에 따라 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하는 구동부; 및
    상기 어드레스 코딩 신호를 래치하며, 테스트 모드 진입시 상기 어드레스 코딩 신호의 출력 시점을 조절하는 테스트 모드 응답형 래치부;를 포함함을 특징으로 하는 리페어 퓨즈 회로.
  7. 제 6 항에 있어서,
    상기 테스트 모드 응답형 래치부는 파워다운 상태일 때 상기 어드레스 코딩 신호를 풀 다운 및 래치시켜 상기 리페어 어드레스 패스 인에이블에 대응되는 어드레스 코딩 신호를 출력하며, 상기 테스트 모드 진입시 상기 어드레스 코딩 신호에 대한 풀 다운 경로를 추가 형성함을 특징으로 하는 리페어 퓨즈 회로.
  8. 제 6 항에 있어서,
    상기 테스트 모드 응답형 래치부는,
    파워다운 상태일 때 상기 어드레스 코딩 신호를 래치하는 래치 수단; 및
    상기 테스트 모드 진입시 상기 어드레스 코딩 신호의 레벨을 풀 다운시키는 제 1 풀 다운 수단;을 포함함을 특징으로 하는 리페어 퓨즈 회로.
  9. 제 8 항에 있어서,
    상기 래치 수단은,
    상기 어드레스 코딩 신호를 반전하는 인버터; 및
    상기 인버터의 출력 신호에 의해 상기 어드레스 코딩 신호를 풀 다운시키는 제 2 풀 다운 수단;을 포함함을 특징으로 하는 리페어 퓨즈 회로.
  10. 리페어 퓨즈의 블로잉 상태에 따라 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하는 리페어 퓨즈부; 및
    테스트 모드 진입시 상기 어드레스 코딩 신호의 출력 시점을 조절하는 테스트 유닛;을 포함함을 특징으로 하는 리페어 퓨즈 회로.
  11. 제 10 항에 있어서,
    상기 리페어 뷰즈부는 파워 업시 상기 리페어 퓨즈의 블로잉 상태에 따라 상기 노멀 어드레스 패스와 리페어 어드레스 패스 중 어느 하나를 인에이블시키는 어드레스 코딩 신호를 출력하며, 파워다운시 상기 리페어 어드레스 패스를 인에이블시키는 어드레스 코딩 신호를 출력함을 특징으로 하는 리페어 퓨즈 회로.
  12. 제 11 항에 있어서,
    상기 리페어 퓨즈부는 상기 파워 업시 상기 리페어 퓨즈의 블로잉 상태에 따라 상기 어드레스 코딩 신호를 선택적으로 풀 업시키며, 파워다운시 상기 어드레스 코딩 신호를 풀 다운시킴을 특징으로 하는 리페어 퓨즈 회로.
  13. 제 12 항에 있어서,
    상기 테스트 유닛은 상기 테스트 모드 진입시 상기 어드레스 코딩 신호에 대한 풀 다운 경로를 추가 형성시킴을 특징으로 하는 리페어 퓨즈 회로.
  14. 파워다운 상태일 때 래치된 어드레스 코딩 신호로써 리페어 어드레스 패스를 인에이블시키는 제 1 단계;
    파워 업 상태일 때 상기 어드레스 코딩 신호로써 노멀 어드레스 패스를 인에이블시키는 제 2 단계; 및
    테스트 모드시 상기 래치가 적용되지 않고 리페어 퓨즈의 리페어 상태에 따 르는 상기 어드레스 코딩 신호로써 상기 리페어 퓨즈의 불량 여부를 검출하는 제 3 단계;를 포함함을 특징으로 하는 리페어 퓨즈 테스트 방법.
  15. 제 14 항에 있어서,
    상기 제 3 단계는 리페어 불량이 발생하여 상기 파워 업 상태일 때 상기 리페어 어드레스 패스가 인에이블되면, 상기 테스트 모드로 진입하여 상기 노멀 어드레스 패스를 인에이블시키도록 상기 어드레스 코딩 신호의 래치 동작을 중지시킴을 특징으로 하는 리페어 퓨즈 테스트 방법.
  16. 파워다운 상태일 때 래치된 어드레스 코딩 신호를 풀 다운 구동하여 리페어 어드레스 패스를 인에이블시키는 제 1 단계;
    파워 업 상태일 때 상기 어드레스 코딩 신호를 풀 업 구동하여 노멀 어드레스 패스를 인에이블시키는 제 2 단계; 및
    테스트 모드시 리페어 퓨즈의 리페어 상태에 따르는 상기 어드레스 코딩 신호에 대한 풀 업 및 풀 다운을 동시에 수행하여 상기 제 2 단계의 풀 업 구동 마진을 체크함으로써, 상기 리페어 퓨즈의 불량 여부를 검출하는 제 3 단계;를 포함함을 특징으로 하는 리페어 퓨즈 테스트 방법.
  17. 제 16 항에 있어서,
    상기 제 3 단계는 상기 파워다운 상태일 때 상기 어드레스 코딩 신호를 풀 다운시키고 상기 파워 업 상태일 때 상기 어드레스 코딩 신호에 대한 풀 업 및 풀 다운을 동시에 수행함을 특징으로 하는 리페어 퓨즈 테스트 방법.
  18. 제 17 항에 있어서,
    상기 제 3 단계는 리페어 불량이 발생하여 상기 파워 업 상태일 때 상기 리페어 어드레스 패스가 인에이블되면, 상기 테스트 모드로 진입하여 상기 풀 업 구동 마진을 체크함으로써 상기 리페어 퓨즈의 불량 여부를 검출함을 특징으로 하는 리페어 퓨즈 테스트 방법.
KR1020060137163A 2006-12-28 2006-12-28 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법 KR100842912B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060137163A KR100842912B1 (ko) 2006-12-28 2006-12-28 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060137163A KR100842912B1 (ko) 2006-12-28 2006-12-28 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법

Publications (1)

Publication Number Publication Date
KR100842912B1 true KR100842912B1 (ko) 2008-07-02

Family

ID=39823444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060137163A KR100842912B1 (ko) 2006-12-28 2006-12-28 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법

Country Status (1)

Country Link
KR (1) KR100842912B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210093A (ja) * 2000-01-25 2001-08-03 Mitsubishi Electric Corp リペア信号発生回路
KR100314644B1 (ko) * 1998-12-28 2001-12-12 박종섭 리페어퓨즈셀의과소거확인회로
KR20020040116A (ko) * 2000-11-23 2002-05-30 윤종용 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법
KR20020062438A (ko) * 2001-01-20 2002-07-26 삼성전자 주식회사 마스터 퓨즈 회로를 구비한 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100314644B1 (ko) * 1998-12-28 2001-12-12 박종섭 리페어퓨즈셀의과소거확인회로
JP2001210093A (ja) * 2000-01-25 2001-08-03 Mitsubishi Electric Corp リペア信号発生回路
KR20020040116A (ko) * 2000-11-23 2002-05-30 윤종용 반도체 메모리 장치 및 이 장치의 프로그램된 불량어드레스 확인 방법
KR20020062438A (ko) * 2001-01-20 2002-07-26 삼성전자 주식회사 마스터 퓨즈 회로를 구비한 반도체 메모리 장치

Similar Documents

Publication Publication Date Title
US8179732B2 (en) Flash memory devices including ready/busy control circuits and methods of testing the same
US6392938B1 (en) Semiconductor memory device and method of identifying programmed defective address thereof
US7307911B1 (en) Apparatus and method for improving sensing margin of electrically programmable fuses
KR101110794B1 (ko) 퓨즈 회로 및 리던던시 회로
TWI430280B (zh) 保險絲電路及其驅動方法
KR20090084531A (ko) 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치
US8508972B2 (en) Built-in self test for one-time-programmable memory
US20090059682A1 (en) Semiconductor memory device having antifuse circuitry
KR100729368B1 (ko) 반도체 집적회로의 전기적 퓨즈 옵션 장치
US20120020139A1 (en) Apparatus and Method for Testing One-Time-Programmable Memory
KR100687042B1 (ko) 안티퓨즈 회로 및 안티퓨즈 방법
KR100842912B1 (ko) 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법
KR101156030B1 (ko) 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로
JP2004265523A (ja) 半導体装置
JP2003152087A (ja) 半導体集積回路のレーザトリミングヒューズ検出装置およびその方法
KR100802060B1 (ko) 과도한 특정 스트레스 항목의 인가를 방지하는 반도체메모리 장치 및 그것의 테스트 방법
KR100818100B1 (ko) 리페어 퓨즈 회로 및 리페어 퓨즈 테스트 방법
KR20120076438A (ko) 반도체 메모리 장치
KR101057198B1 (ko) 리페어회로
US8184496B2 (en) Semiconductor device and method for operating the same
KR20090007674A (ko) 반도체 장치의 퓨즈 테스트 회로
KR101226271B1 (ko) 안티퓨즈를 이용한 프로그래밍회로
KR20070101912A (ko) 반도체 메모리 장치의 리페어 회로
KR100780687B1 (ko) 스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로및 이를 이용하는 반도체 메모리 장치
KR100761353B1 (ko) 반도체 장치의 리페어 퓨즈 불량 검출회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee