KR102662418B1 - 커맨드펄스를 생성하는 방법 및 이를 수행하는 반도체장치 - Google Patents

커맨드펄스를 생성하는 방법 및 이를 수행하는 반도체장치 Download PDF

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Abstract

반도체장치는 제1 차단신호를 토대로 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로: 및 제2 차단신호를 토대로 상기 내부커맨드어드레스로부터 제2 커맨드펄스를 생성하는 제2 커맨드펄스생성회로를 포함한다.

Description

커맨드펄스를 생성하는 방법 및 이를 수행하는 반도체장치{A METHOD FOR GENERATING COMMAND PULSES AND SEMICONDUCTOR DEVICE THEREOF}
본 발명은 커맨드펄스를 생성할 수 있는 반도체장치에 관한 것이다.
반도체장치는 데이터를 메모리셀에 저장하는 라이트동작과 메모리셀에 저장된 데이터를 출력하는 리드동작을 포함한 다양한 내부동작을 수행한다. 반도체장치는 다양한 내부동작을 수행하기 위해 외부에서 입력되는 커맨드를 디코딩하여 커맨드펄스를 생성할 수 있다.
본 발명은 커맨드펄스를 생성할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 차단신호를 토대로 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로: 및 제2 차단신호를 토대로 상기 내부커맨드어드레스로부터 제2 커맨드펄스를 생성하는 제2 커맨드펄스생성회로를 포함하는 반도체장치를 제공한다. 본 발명에서, 상기 제1 커맨드펄스 및 상기 제2 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제1 차단신호 또는 상기 제2 차단신호가 활성화되되, 상기 N은 정수로 설정된다.
또한, 본 발명은 제1 래치커맨드어드레스 및 제1 차단신호를 토대로 제2 차단신호를 생성하는 제1 차단신호생성회로: 및 상기 제1 차단신호를 토대로 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로를 포함하는 반도체장치를 제공한다. 본 발명에서, 상기 제1 커맨드펄스가 상기 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제2 차단신호가 활성화된다.
또한, 본 발명은 제1 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 활성화되는 제2 차단신호를 생성하는 단계: 및 상기 제2 차단신호를 토대로 제2 커맨드펄스의 생성동작을 차단하는 단계를 포함하는 커맨드펄스를 생성하는 방법을 제공한다.
또한, 본 발명은 제1 차단신호를 토대로, 제1 내부클럭에 동기하여 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로: 및 제2 차단신호를 토대로, 제2 내부클럭에 동기하여 상기 내부커맨드어드레스로부터 제2 커맨드펄스를 생성하는 제2 커맨드펄스생성회로를 포함하는 반도체장치를 제공한다. 본 발명에서, 상기 제1 커맨드펄스 및 상기 제2 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제1 차단신호가 활성화되고, 상기 제2 차단신호가 비활성화되되, 상기 N은 정수로 설정된다.
본 발명에 의하면 클럭의 2주기 이상의 구간동안 입력되는 커맨드를 토대로 커맨드펄스를 생성함에 있어 의도하지 않은 커맨드펄스가 생성되는 것을 차단함으로써, 내부동작을 위한 커맨드펄스를 안정적으로 생성할 수 있는 효과가 있다.
또한, 본 발명에 의하면 커맨드펄스를 연속적으로 생성할 때 올바른 시점에서 커맨드펄스의 생성이 차단되는 것을 해제함으로써, 커맨드펄스가 의도하지 않게 차단되는 것을 방지할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제1 커맨드펄스생성회로의 일 실시예에 따른 도면이다.
도 3은 도 1에 도시된 반도체장치에 포함된 제1 차단신호생성회로의 일 실시예에 따른 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 제2 커맨드펄스생성회로의 일 실시예에 따른 도면이다.
도 5는 도 1에 도시된 반도체장치에 포함된 제2 차단신호생성회로의 일 실시예에 따른 도면이다.
도 6 내지 도 10은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 도면들이다.
도 11은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 커맨드어드레스버퍼(2), 클럭버퍼(3), 내부클럭생성회로(4), 제1 커맨드펄스생성회로(5), 제1 차단신호생성회로(6), 제2 커맨드펄스생성회로(7) 및 제2 차단신호생성회로(8)를 포함할 수 있다.
커맨드어드레스버퍼(2)는 커맨드어드레스(CA<1:L>)를 버퍼링하여 내부커맨드어드레스(CAB<1:L>)를 생성할 수 있다. 커맨드어드레스(CA<1:L>)는 다양한 내부동작을 수행하기 위한 커맨드 및 어드레스를 포함할 수 있다. 내부동작에는 라이트동작, 리드동작, 리프레쉬동작, 모드레지스터라이트동작, 모드레지스터리드동작 및 마스크라이트동작 등이 포함될 수 있다. 커맨드어드레스(CA<1:L>) 및 내부커맨드어드레스(CAB<1:L>)에 포함된 비트 수(L)는 실시예에 따라서 다양하게 설정될 수 있다.
내부클럭생성회로(4)는 클럭버퍼(3)를 통해 클럭(CLK)이 버퍼링되어 생성된 버퍼클럭(BCLK)을 입력받아 제1 내부클럭(CLKA) 및 제2 내부클럭(CLKB)을 생성할 수 있다. 내부클럭생성회로(4)는 버퍼클럭(BCLK)을 분주하여 제1 내부클럭(CLKA) 및 제2 내부클럭(CLKB)을 생성할 수 있다. 제1 내부클럭(CLKA) 및 제2 내부클럭(CLKB)의 주기는 클럭(CLK) 및 버퍼클럭(BCLK)의 주기보다 N배 크게 설정될 수 있다. 여기서, N은 2보다 큰 자연수로 설정될 수 있다.
제1 커맨드펄스생성회로(5)는 제1 내부클럭(CLKA), 제1 차단신호(CDISB_A) 및 제1 래치클럭(LCLKA)을 토대로 내부커맨드어드레스(CAB<1:L>)로부터 제1 래치커맨드어드레스(CA_A<K>) 및 제1 커맨드펄스(CMDPA)를 생성할 수 있다. 제1 커맨드펄스생성회로(5)는 제1 내부클럭(CLKA)에 동기하여 내부커맨드어드레스(CAB<1:L>)를 래치하여 제1 래치커맨드어드레스(CA_A<K>)를 생성할 수 있다. 제1 커맨드펄스(CMDPA)가 클럭(CLK)의 2 주기 구간동안 입력되는 커맨드로부터 발생되는 경우 제1 래치커맨드어드레스(CA_A<K>)는 제1 로직레벨로 생성될 수 있다. 제1 커맨드펄스(CMDPA)가 클럭(CLK)의 한주기 구간동안 입력되는 커맨드로부터 발생되는 경우 제1 래치커맨드어드레스(CA_A<K>)는 제2 로직레벨로 생성될 수 있다. 제1 커맨드펄스생성회로(5)는 제1 내부클럭(CLKA)에 동기하여 내부커맨드어드레스(CAB<1:L>)를 래치하고, 래치된 내부커맨드어드레스(CAB<1:L>)로부터 제1 커맨드펄스(CMDPA)를 생성할 수 있다. 제1 커맨드펄스생성회로(5)는 제1 차단신호(CDISB_A)가 비활성화된 상태에서 제1 래치커맨드어드레스(CA_A<1:L>)를 디코딩하고, 디코딩된 제1 래치커맨드어드레스(CA_A<1:L>)를 제1 래치클럭(LCLKA)에 동기하여 래치하여 제1 커맨드펄스(CMDPA)를 생성할 수 있다. 제1 커맨드펄스생성회로(5)는 제1 차단신호(CDISB_A)가 활성화된 상태에서 제1 래치커맨드어드레스(CA_A<1:L>)로부터 제1 커맨드펄스(CMDPA)를 생성하는 것을 차단할 수 있다. 본 실시예에서 제1 차단신호(CDISB_A)가 활성화되는 로직레벨은 로직로우레벨로 설정될 수 있으나 실시예에 따라서 로직하이레벨로 설정될 수도 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨로 설정될 수 있고, 제2 로직레벨은 로직하이레벨로 설정될 수 있다. 제1 커맨드펄스생성회로(5)의 보다 구체적인 구성 및 동작은 도 2를 참고하여 후술한다.
제1 차단신호생성회로(6)는 제1 래치커맨드어드레스(CA_A<K>), 제1 차단신호(CDISB_A) 및 제1 내부클럭(CLKA)을 토대로 제2 차단신호(CDISB_B) 및 제1 래치클럭(LCLKA)을 생성할 수 있다. 제1 차단신호생성회로(6)는 제1 차단신호(CDISB_A)가 비활성화된 상태에서 제1 래치커맨드어드레스(CA_A<K>)가 제1 로직레벨로 입력되는 경우 활성화되는 제2 차단신호(CDISB_B)를 생성할 수 있다. 제1 차단신호생성회로(6)는 제1 차단신호(CDISB_A)가 활성화되거나 제1 래치커맨드어드레스(CA_A<K>)가 제2 로직레벨로 입력되는 경우 비활성화되는 제2 차단신호(CDISB_B)를 생성할 수 있다. 제1 차단신호생성회로(6)는 제1 내부클럭(CLKA)을 지연시켜 제1 래치클럭(LCLKA)을 생성할 수 있다. 제1 래치클럭(LCLKA)을 생성하기 위해 제1 내부클럭(CLKA)을 지연시키는 구간은 실시예에 따라 다르게 설정될 수 있다. 제1 차단신호생성회로(6)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
제2 커맨드펄스생성회로(7)는 제2 내부클럭(CLKB), 제2 차단신호(CDISB_B) 및 제2 래치클럭(LCLKB)을 토대로 내부커맨드어드레스(CAB<1:L>)로부터 제2 래치커맨드어드레스(CA_B<K>) 및 제2 커맨드펄스(CMDPB)를 생성할 수 있다. 제2 커맨드펄스생성회로(7)는 제2 내부클럭(CLKB)에 동기하여 내부커맨드어드레스(CAB<1:L>)를 래치하여 제2 래치커맨드어드레스(CA_B<K>)를 생성할 수 있다. 제2 커맨드펄스(CMDPB)가 클럭(CLK)의 2 주기 구간동안 입력되는 커맨드로부터 발생되는 경우 제2 래치커맨드어드레스(CA_B<K>)는 제1 로직레벨로 생성될 수 있다. 제2 커맨드펄스(CMDPB)가 클럭(CLK)의 한주기 구간동안 입력되는 커맨드로부터 발생되는 경우 제2 래치커맨드어드레스(CA_B<K>)는 제2 로직레벨로 생성될 수 있다. 제2 커맨드펄스생성회로(7)는 제2 내부클럭(CLKB)에 동기하여 내부커맨드어드레스(CAB<1:L>)를 래치하고, 래치된 내부커맨드어드레스(CAB<1:L>)로부터 제2 커맨드펄스(CMDPB)를 생성할 수 있다. 제2 커맨드펄스생성회로(7)는 제2 차단신호(CDISB_B)가 비활성화된 상태에서 제2 래치커맨드어드레스(CA_B<K>)를 디코딩하고, 디코딩된 제2 래치커맨드어드레스(CA_B<K>)를 제2 래치클럭(LCLKB)에 동기하여 래치하여 제2 커맨드펄스(CMDPB)를 생성할 수 있다. 제2 커맨드펄스생성회로(7)는 제2 차단신호(CDISB_B)가 활성화된 상태에서 제2 래치커맨드어드레스(CA_B<K>)로부터 제2 커맨드펄스(CMDPB)를 생성하는 것을 차단할 수 있다. 본 실시예에서 제2 차단신호(CDISB_B)가 활성화되는 로직레벨은 로직로우레벨로 설정될 수 있으나 실시예에 따라서 로직하이레벨로 설정될 수도 있다. 제2 커맨드펄스생성회로(7)의 보다 구체적인 구성 및 동작은 도 4를 참고하여 후술한다.
제2 차단신호생성회로(8)는 제2 래치커맨드어드레스(CA_B<K>), 제2 차단신호(CDISB_B) 및 제2 내부클럭(CLKB)을 토대로 제1 차단신호(CDISB_A) 및 제2 래치클럭(LCLKB)을 생성할 수 있다. 제2 차단신호생성회로(8)는 제2 차단신호(CDISB_B)가 비활성화된 상태에서 제2 래치커맨드어드레스(CA_B<K>)가 제1 로직레벨로 입력되는 경우 활성화되는 제1 차단신호(CDISB_A)를 생성할 수 있다. 제2 차단신호생성회로(8)는 제2 차단신호(CDISB_B)가 활성화되거나 제2 래치커맨드어드레스(CA_B<K>)가 제2 로직레벨로 입력되는 경우 비활성화되는 제1 차단신호(CDISB_A)를 생성할 수 있다. 제2 차단신호생성회로(8)는 제2 내부클럭(CLKB)을 지연시켜 제2 래치클럭(LCLKB)을 생성할 수 있다. 제2 래치클럭(LCLKB)을 생성하기 위해 제2 내부클럭(CLKB)을 지연시키는 구간은 실시예에 따라 다르게 설정될 수 있다. 제2 차단신호생성회로(8)의 보다 구체적인 구성 및 동작은 도 5를 참고하여 후술한다.
도 2를 참고하면 제1 커맨드펄스생성회로(5)는 래치커맨드어드레스생성회로(51), 커맨드디코더(52) 및 커맨드펄스출력회로(53)를 포함할 수 있다.
래치커맨드어드레스생성회로(51)는 제1 내부클럭(CLKA)에 동기하여 내부커맨드어드레스(CAB<1:L>)를 래치하고, 래치된 내부커맨드어드레스(CAB<1:L>)를 제1 래치커맨드어드레스(CA_A<1:L>)로 출력할 수 있다. 래치커맨드어드레스생성회로(51)는 제1 내부클럭(CLKA)이 로직로우레벨에서 로직하이레벨로 천이하는 시점(이하, '라이징에지'로 지칭함)에서 내부커맨드어드레스(CAB<1:L>)를 래치할 수 있다. 래치커맨드어드레스생성회로(51)는 D 플립플롭으로 구현될 수 있다. 제1 래치커맨드어드레스(CA_A<1:L>) 중 하나의 비트(CA_A<K>)는 제2 차단신호(CDISB_B)를 생성하는데 이용될 수 있다.
커맨드디코더(52)는 제1 차단신호(CDISB_A)를 토대로 제1 래치커맨드어드레스(CA_A<1:L>)로부터 제1 전치커맨드펄스(CMPPREA)를 생성할 수 있다. 커맨드디코더(52)는 제1 차단신호(CDISB_A)가 비활성화된 상태에서 제1 래치커맨드어드레스(CA_A<1:L>)를 디코딩하여 제1 전치커맨드펄스(CMPPREA)를 생성할 수 있다. 커맨드디코더(52)는 제1 차단신호(CDISB_A)가 활성화된 상태에서 제1 래치커맨드어드레스(CA_A<1:L>)로부터 제1 전치커맨드펄스(CMPPREA)를 생성하는 동작을 차단할 수 있다.
커맨드펄스출력회로(53)는 제1 래치클럭(LCLKA)에 동기하여 제1 전치커맨드펄스(CMPPREA)를 래치하고, 래치된 제1 전치커맨드펄스(CMPPREA)를 제1 커맨드펄스(CMDPA)로 출력할 수 있다. 커맨드펄스출력회로(53)는 제1 래치클럭(LCLKA)의 라이징에지에서 제1 전치커맨드펄스(CMPPREA)를 래치할 수 있다. 커맨드펄스출력회로(53)는 D 플립플롭으로 구현될 수 있다.
도 3을 참고하면 제1 차단신호생성회로(6)는 전치차단신호생성회로(61), 차단신호출력회로(62), 클럭지연기(63) 및 래치클럭생성기(64)를 포함할 수 있다.
전치차단신호생성회로(61)는 인버터(IV61) 및 낸드게이트(NAND61)를 포함할 수 있다. 인버터(IV61)는 제1 래치커맨드어드레스(CA_A<K>)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND61)는 인버터(IV61)의 출력신호 및 제1 차단신호(CDISB_A)를 입력받아 부정논리곱 연산을 수행하여 제1 전치차단신호(PDISA)를 생성할 수 있다. 전치차단신호생성회로(61)는 제1 차단신호(CDISB_A)가 로직하이레벨로 비활성화된 상태에서 제1 래치커맨드어드레스(CA_A<K>)가 로직로우레벨로 입력되는 경우 로직로우레벨로 활성화되는 제1 전치차단신호(PDISA)를 생성할 수 있다.
차단신호출력회로(62)는 제1 지연클럭(CLKd1)에 동기하여 제1 전치차단신호(PDISA)를 래치하고, 래치된 제1 전치차단신호(PDISA)를 제2 차단신호(CDISB_B)로 출력할 수 있다. 차단신호출력회로(62)는 제1 지연클럭(CLKd1)의 라이징에지에서 제1 전치차단신호(PDISA)를 래치할 수 있다. 차단신호출력회로(62)는 D 플립플롭으로 구현될 수 있다.
클럭지연기(63)는 제1 내부클럭(CLKA)을 지연시켜 제1 지연클럭(CLKd1)을 생성할 수 있다. 제1 지연클럭(CLKd1)을 생성하기 위해 제1 내부클럭(CLKA)을 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 래치클럭생성기(64)는 제1 지연클럭(CLKd1)을 지연시켜 제1 래치클럭(LCLKA)을 생성할 수 있다. 제1 래치클럭(LCLKA)을 생성하기 위해 제1 지연클럭(CLKd1)을 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
도 4를 참고하면 제2 커맨드펄스생성회로(7)는 래치커맨드어드레스생성회로(71), 커맨드디코더(72) 및 커맨드펄스출력회로(73)를 포함할 수 있다.
래치커맨드어드레스생성회로(71)는 제2 내부클럭(CLKB)에 동기하여 내부커맨드어드레스(CAB<1:L>)를 래치하고, 래치된 내부커맨드어드레스(CAB<1:L>)를 제2 래치커맨드어드레스(CA_B<1:L>)로 출력할 수 있다. 래치커맨드어드레스생성회로(71)는 제2 내부클럭(CLKB)의 라이징에지에서 내부커맨드어드레스(CAB<1:L>)를 래치할 수 있다. 래치커맨드어드레스생성회로(71)는 D 플립플롭으로 구현될 수 있다. 제2 래치커맨드어드레스(CA_B<1:L>) 중 하나의 비트(CA_B<K>)는 제1 차단신호(CDISB_A)를 생성하는데 이용될 수 있다.
커맨드디코더(72)는 제2 차단신호(CDISB_B)를 토대로 제2 래치커맨드어드레스(CA_B<1:L>)로부터 제2 전치커맨드펄스(CMPPREB)를 생성할 수 있다. 커맨드디코더(72)는 제2 차단신호(CDISB_B)가 비활성화된 상태에서 제2 래치커맨드어드레스(CA_B<1:L>)를 디코딩하여 제2 전치커맨드펄스(CMPPREB)를 생성할 수 있다. 커맨드디코더(72)는 제2 차단신호(CDISB_B)가 활성화된 상태에서 제2 래치커맨드어드레스(CA_B<1:L>)로부터 제2 전치커맨드펄스(CMPPREB)를 생성하는 동작을 차단할 수 있다.
커맨드펄스출력회로(73)는 제2 래치클럭(LCLKB)에 동기하여 제2 전치커맨드펄스(CMPPREB)를 래치하고, 래치된 제2 전치커맨드펄스(CMPPREB)를 제2 커맨드펄스(CMDPB)로 출력할 수 있다. 커맨드펄스출력회로(73)는 제2 래치클럭(LCLKB)의 라이징에지에서 제2 전치커맨드펄스(CMPPREB)를 래치할 수 있다. 커맨드펄스출력회로(73)는 D 플립플롭으로 구현될 수 있다.
도 5를 참고하면 제2 차단신호생성회로(8)는 전치차단신호생성회로(81), 차단신호출력회로(82), 클럭지연기(83) 및 래치클럭생성기(84)를 포함할 수 있다.
전치차단신호생성회로(81)는 인버터(IV81) 및 낸드게이트(NAND81)를 포함할 수 있다. 인버터(IV81)는 제2 래치커맨드어드레스(CA_B<K>)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND81)는 인버터(IV81)의 출력신호 및 제2 차단신호(CDISB_B)를 입력받아 부정논리곱 연산을 수행하여 제2 전치차단신호(PDISB)를 생성할 수 있다. 전치차단신호생성회로(81)는 제2 차단신호(CDISB_B)가 로직하이레벨로 비활성화된 상태에서 제2 래치커맨드어드레스(CA_B<K>)가 로직로우레벨로 입력되는 경우 로직로우레벨로 활성화되는 제2 전치차단신호(PDISB)를 생성할 수 있다.
차단신호출력회로(82)는 제2 지연클럭(CLKd2)에 동기하여 제2 전치차단신호(PDISB)를 래치하고, 래치된 제2 전치차단신호(PDISB)를 제1 차단신호(CDISB_A)로 출력할 수 있다. 차단신호출력회로(82)는 제2 지연클럭(CLKd2)의 라이징에지에서 제2 전치차단신호(PDISB)를 래치할 수 있다. 차단신호출력회로(82)는 D 플립플롭으로 구현될 수 있다.
클럭지연기(83)는 제2 내부클럭(CLKB)을 지연시켜 제2 지연클럭(CLKd2)을 생성할 수 있다. 제2 지연클럭(CLKd2)을 생성하기 위해 제2 내부클럭(CLKB)을 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다. 래치클럭생성기(84)는 제2 지연클럭(CLKd2)을 지연시켜 제2 래치클럭(LCLKB)을 생성할 수 있다. 제2 래치클럭(LCLKB)을 생성하기 위해 제2 지연클럭(CLKd2)을 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치(1)의 동작을 도 6 내지 도 10을 참고하여 살펴보되 클럭(CLK)의 한주기동안 입력되는 커맨드를 토대로 커맨드펄스를 생성하는 동작 및 클럭(CLK)의 2주기동안 입력되는 커맨드를 토대로 커맨드펄스를 생성하는 동작을 나누어 살펴보면 다음과 같다.
이하, 도 6 및 도 7을 참고하여 클럭(CLK)의 한주기동안 입력되는 커맨드를 토대로 커맨드펄스를 생성하는 동작을 구체적으로 살펴본다.
제1 내부클럭(CLKA)의 라이징에지에 동기하여 내부커맨드어드레스(CAB<1:L>)가 래치되어 생성된 제1 래치커맨드어드레스(CA_A<K>)가 로직하이레벨('H')로 설정된 경우 제1 차단신호생성회로(6)는 로직하이레벨('H')로 비활성화된 제2 차단신호(CDISB_B)를 생성한다.(S11) 제1 커맨드펄스생성회로(5)는 로직하이레벨('H')로 비활성화된 제1 차단신호(CDISB_A)를 입력받아 내부커맨드어드레스(CAB<1:L>)를 디코딩하여 제1 커맨드펄스(CMDPA)를 생성한다.(S12)
제2 내부클럭(CLKB)의 라이징에지에 동기하여 내부커맨드어드레스(CAB<1:L>)가 래치되어 생성된 제2 래치커맨드어드레스(CA_B<K>)가 로직하이레벨('H')로 설정된 경우 제2 차단신호생성회로(8)는 로직하이레벨('H')로 비활성화된 제1 차단신호(CDISB_A)를 생성한다.(S13) 제2 커맨드펄스생성회로(7)는 로직하이레벨('H')로 비활성화된 제2 차단신호(CDISB_B)를 입력받아 내부커맨드어드레스(CAB<1:L>)를 디코딩하여 제2 커맨드펄스(CMDPB)를 생성한다.(S14)
이상 살펴본 바와 같이, 본 발명의 일 실시예에 따른 반도체장치(1)는 제1 클럭(CLK)의 한주기동안 입력되는 커맨드로부터 제1 커맨드펄스(CMDPA) 및 제2 커맨드펄스(CMDPB)를 생성하는 경우 제1 차단신호(CDISB_A) 및 제2 차단신호(CDISB_B)를 비활성화 상태로 설정하여 제1 커맨드펄스(CMDPA) 및 제2 커맨드펄스(CMDPB)의 생성을 차단하지 않는다.
이하, 도 8 내지 도 10을 참고하여 클럭(CLK)의 2주기동안 입력되는 커맨드를 토대로 커맨드펄스를 생성하는 동작을 구체적으로 살펴본다.
제1 내부클럭(CLKA)의 라이징에지에 동기하여 내부커맨드어드레스(CAB<1:L>)가 래치되어 생성된 제1 래치커맨드어드레스(CA_A<K>)가 로직로우레벨('L')로 설정된 경우 제1 차단신호생성회로(6)는 로직로우레벨('L')로 활성화된 제2 차단신호(CDISB_B)를 생성한다.(S21) 제1 커맨드펄스생성회로(5)는 로직하이레벨('H')로 비활성화된 제1 차단신호(CDISB_A)를 입력받아 내부커맨드어드레스(CAB<1:L>)를 디코딩하여 제1 커맨드펄스(CMDPA)를 생성한다.(S22)
제2 내부클럭(CLKB)의 라이징에지에 동기하여 내부커맨드어드레스(CAB<1:L>)가 래치되어 생성된 제2 래치커맨드어드레스(CA_B<K>)가 로직로우레벨('L')로 설정된 경우 제2 차단신호생성회로(8)는 로직로우레벨('L')로 활성화된 제2 차단신호(CDISB_B)에 의해 로직하이레벨('H')로 비활성화된 제1 차단신호(CDISB_A)를 생성한다.(S23) 제2 커맨드펄스생성회로(7)는 로직로우레벨('L')로 활성화된 제2 차단신호(CDISB_B)를 입력받아 내부커맨드어드레스(CAB<1:L>)를 디코딩하여 제2 커맨드펄스(CMDPB)를 생성하는 동작을 차단한다.(S24)
제1 내부클럭(CLKA)의 라이징에지에 동기하여 내부커맨드어드레스(CAB<1:L>)가 래치되어 생성된 제1 래치커맨드어드레스(CA_A<K>)가 로직로우레벨('L')로 설정된 경우 제1 차단신호생성회로(6)는 로직로우레벨('L')로 활성화된 제2 차단신호(CDISB_B)를 생성한다.(S25) 제1 커맨드펄스생성회로(5)는 로직하이레벨('H')로 비활성화된 제1 차단신호(CDISB_A)를 입력받아 내부커맨드어드레스(CAB<1:L>)를 디코딩하여 제1 커맨드펄스(CMDPA)를 생성한다.(S26)
이상 살펴본 바와 같이, 본 발명의 일 실시예에 따른 반도체장치(1)는 제1 클럭(CLK)의 2주기동안 입력되는 커맨드로부터 제1 커맨드펄스(CMDPA)를 생성하는 경우 제2 차단신호(CDISB_B)를 활성화 상태로 설정하여 제2 커맨드펄스(CMDPB)가 생성되는 것을 차단함으로써 불필요하게 제2 커맨드펄스(CMDPB)가 생성되는 것을 방지할 수 있다. 제2 커맨드펄스(CMDPB)의 생성을 차단한 후 제1 커맨드펄스(CMDPA)를 생성하는 경우 활성화된 상태의 제2 차단신호(CDISB_B)에 의해 제1 차단신호(CDISB_A)가 비할성화된 상태로 설정함으로써 제1 커맨드펄스(CMDPA)의 생성이 차단되는 것을 방지할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory: PRAM), 저항 메모리(Resistive Random Access Memory:RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory: STTRAM), 자기메모리(Magnetic Random Access Memory: MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다. 버퍼메모리(1003)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk: SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital: SD), 미니 씨큐어 디지털 카드(mini Secure Digital card: mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity: SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card: SM), 멀티 미디어 카드(Multi Media Card: MMC), 내장 멀티 미디어 카드(Embedded MMC: eMMC), 컴팩트 플래시 카드(Compact Flash: CF) 등을 포함할 수 있다.
1: 반도체장치 2: 커맨드어드레스버퍼
3: 클럭버퍼 4: 내부클럭생성회로
5: 제1 커맨드펄스생성회로 6: 제1 차단신호생성회로
7: 제2 커맨드펄스생성회로 8: 제2 차단신호생성회로
51: 래치커맨드어드레스생성회로 52: 커맨드디코더
53: 커맨드펄스출력회로 61: 전치차단신호생성회로
62: 차단신호출력회로 63: 클럭지연기
64: 래치클럭생성기

Claims (22)

  1. 제1 차단신호를 토대로 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로:
    제2 차단신호를 토대로 상기 내부커맨드어드레스로부터 제2 커맨드펄스를 생성하는 제2 커맨드펄스생성회로; 및
    제2 차단신호생성회로로부터 출력되는 상기 제1 차단신호 및 제1 래치커맨드어드레스를 토대로 상기 제2 차단신호를 생성하는 제1 차단신호생성회로를 포함하되,
    상기 제1 커맨드펄스 및 상기 제2 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제1 차단신호 또는 상기 제2 차단신호가 활성화되되, 상기 N은 정수로 설정되는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 커맨드펄스 및 상기 제2 커맨드펄스가 상기 클럭의 한주기 구간동안 입력되는 상기 커맨드로부터 발생되는 경우 상기 제1 차단신호 및 상기 제2 차단신호는 비활성화되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 커맨드펄스가 상기 클럭의 N 주기 이상의 구간동안 입력되는 상기 커맨드로부터 발생되는 경우 상기 제2 차단신호가 활성화되고, 상기 제2 커맨드펄스의 생성이 차단되되, 상기 N은 2 이상의 자연수로 설정되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 커맨드펄스가 상기 클럭의 N 주기 이상의 구간동안 입력되는 상기 커맨드로부터 발생되는 경우 상기 제1 차단신호가 활성화되고, 상기 제1 커맨드펄스의 생성이 차단되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 커맨드펄스생성회로는
    상기 제1 차단신호를 토대로 상기 제1 래치커맨드어드레스를 디코딩하여 전치커맨드펄스를 생성하는 커맨드디코더: 및
    제1 래치클럭에 동기하여 상기 전치커맨드펄스를 래치하고, 래치된 상기 전치커맨드펄스를 상기 제1 커맨드펄스로 생성하는 커맨드펄스출력회로를 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 제1 래치커맨드어드레스는 제1 내부클럭에 동기하여 상기 내부커맨드어드레스를 래치하여 생성되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제1 내부클럭은 상기 클럭을 분주시켜 생성되고, 상기 제1 래치클럭은 상기 제1 내부클럭을 지연시켜 생성되는 반도체장치.
  8. 삭제
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 차단신호생성회로는 상기 제1 차단신호가 비활성화된 상태에서 상기 제1 래치커맨드어드레스가 기설정된 로직레벨인 경우 활성화되는 상기 제2 차단신호를 생성하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 차단신호생성회로는
    상기 제1 래치커맨드어드레스 및 상기 제1 차단신호를 토대로 제1 전치차단신호를 생성하는 전치차단신호생성회로: 및
    제1 내부클럭을 지연시켜 생성된 제1 지연클럭에 동기하여 상기 제1 전치차단신호를 래치하고, 상기 래치된 제1 전치차단신호를 상기 제2 차단신호로 출력하는 차단신호출력회로를 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 차단신호생성회로는
    제2 래치커맨드어드레스 및 상기 제2 차단신호를 토대로 상기 제1 차단신호를 생성하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 차단신호 및 상기 제2 차단신호 중 하나만 활성화되는 반도체장치.
  13. 제1 래치커맨드어드레스 및 제2 차단신호생성회로로부터 출력되는 제1 차단신호를 토대로 제2 차단신호를 생성하는 제1 차단신호생성회로: 및
    상기 제1 차단신호를 토대로 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로를 포함하되, 상기 제1 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제2 차단신호가 활성화되고, 상기 N은 2 이상의 자연수로 설정되는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제1 차단신호생성회로는 상기 제1 차단신호가 비활성화된 상태에서 상기 제1 래치커맨드어드레스가 기설정된 로직레벨인 경우 활성화되는 상기 제2 차단신호를 생성하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제1 커맨드펄스생성회로는
    상기 제1 차단신호를 토대로 제1 래치커맨드어드레스를 디코딩하여 전치커맨드펄스를 생성하는 커맨드디코더: 및
    제1 래치클럭에 동기하여 상기 전치커맨드펄스를 래치하고, 래치된 상기 전치커맨드펄스를 상기 제1 커맨드펄스로 생성하는 커맨드펄스출력회로를 포함하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제2 차단신호생성회로는 제2 래치커맨드어드레스 및 상기 제2 차단신호를 토대로 상기 제1 차단신호를 생성하고,
    상기 제2 차단신호를 토대로 상기 내부커맨드어드레스로부터 제2 커맨드펄스를 생성하는 제2 커맨드펄스생성회로를 더 포함하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제2 차단신호가 활성화되는 경우 상기 제2 커맨드펄스의 생성을 차단하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제2 커맨드펄스가 상기 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제1 차단신호가 활성화되어 상기 제1 커맨드펄스의 생성을 차단하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 제1 커맨드펄스 및 상기 제2 커맨드펄스가 상기 클럭의 한주기 구간동안 입력되는 상기 커맨드로부터 발생되는 경우 상기 제1 차단신호 및 상기 제2 차단신호는 비활성화되는 반도체장치.
  20. 제1 커맨드펄스생성회로에서 제1 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 제1 차단신호생성회로를 통해 활성화되는 제2 차단신호를 생성하는 단계: 및
    제2 커맨드펄스생성회로에서 상기 제2 차단신호를 토대로 제2 커맨드펄스의 생성동작을 차단하는 단계를 포함하되,
    상기 N은 2 이상의 자연수로 설정되는 커맨드펄스를 생성하고,
    상기 제1 차단신호생성회로는 제2 차단신호생성회로로부터 출력되는 제1 차단신호 및 제1 래치커맨드어드레스를 토대로 제2 차단신호를 생성하는 방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 활성화된 제2 차단신호를 토대로 비활성화되는 상기 제1 차단신호를 생성하는 단계: 및
    상기 제1 차단신호를 토대로 상기 커맨드로부터 상기 제1 커맨드펄스를 발생시키는 단계를 더 포함하는 커맨드펄스를 생성하는 방법.
  22. 제1 차단신호를 토대로, 제1 내부클럭에 동기하여 내부커맨드어드레스로부터 제1 커맨드펄스를 생성하는 제1 커맨드펄스생성회로:
    제2 차단신호를 토대로, 제2 내부클럭에 동기하여 상기 내부커맨드어드레스로부터 제2 커맨드펄스를 생성하는 제2 커맨드펄스생성회로; 및
    제2 차단신호생성회로로부터 출력되는 제1 차단신호 및 제1 래치커맨드어드레스를 토대로 제2 차단신호를 생성하는 제1 차단신호생성회로를 포함하되,
    상기 제1 커맨드펄스 및 상기 제2 커맨드펄스가 클럭의 N 주기 이상의 구간동안 입력되는 커맨드로부터 발생되는 경우 상기 제1 차단신호가 활성화되고, 상기 제2 차단신호가 비활성화되되, 상기 N은 정수로 설정되는 반도체장치.
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