KR100265761B1

KR100265761B1 - 능동인덕터

Info

Publication number: KR100265761B1
Application number: KR1019970066763A
Authority: KR
Inventors: 이귀로; 고진수
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-08
Filing date: 1997-12-08
Publication date: 2000-09-15
Also published as: US6028496A; KR19990048147A

Abstract

적은 직류 전력을 소비하고, 바이어스 핀수가 적으며, 안정되게 바이어스되고, 높은 Q를 가지며, 조정단자의 수가 적으며, 전계 효과 트랜지스터 또는 바이폴라 트랜지스터로 구현될 수 있는 능동 인덕터가 개시된다. 이 인덕터의 반전 증폭부는 입력 신호를 반전 증폭하고 증폭된 신호를 출력신호로서 출력하는 공통 소스 형태이고, 비 반전 증폭부는 출력 신호를 비 반전 증폭하여 입력 신호로서 출력하는 공통 게이트 캐스코드 형태이고, 커패시터는 입력신호와 기준 전위 사이에 연결되며, 바이어싱부는 반전 증폭부와 비 반전 증폭부를 바이어싱하는 것을 특징으로 한다.

Description

능동 인덕터{Active inductor}

본 발명은 능동 인덕터에 관한 것으로서, 특히, 모노리식(monolithic) 전압 제어 발진기 또는 광 대역 조정 가능한 모노리식 대역 통과 필터등에 적용될 수 있는 능동 인덕터에 관한 것이다.

무선 휴대용 통신 장비에 있어서, 가장 부피가 크고 비싼 부분들은 전압 제어 발진기(VCO:Voltage Controlled Oscillator)와 대역 통과 필터들이다. 여기서, 전압 제어 발진기 및 대역 통과 필터는 높은 Q(여기서, Q는 quality factor) 수동 소자들을 요구한다. 이는 Q가 높을수록 VCO와 대역 통과 필터의 주파수 특성이 안정화되고, 손실이 줄어들기 때문이다. 그러나, 반도체 상의 수동 인덕터와 전계 효과 트랜지스터(FET:Field Effect Transistor)를 사용하는 버렉터(varactor)들은 금속 손실과 제한된 기판 도핑으로 인하여 낮은 Q를 갖는다. 그러므로, 높은 Q를 갖으며, 자유로이 조정될 수 있는 인덕턴스를 갖는 능동 인덕터에 대한 많은 관심이 대두되고 있다.

능동 인덕터는 후술되는 자이레이터(gyrator)의 원리를 이용한 것으로서, 반전 증폭기를 비 반전 증폭기와 맞대어 병렬로 연결함으로서 구현될 수 있다. 이 자이레이터는 병렬로 연결된 커패시터와 저항을 직렬로 연결된 인덕터와 저항의 형태로 변환한다. 이 때, 직렬 저항에 의해 능동 인덕터의 Q가 감소된다.

종래의 능동 인덕터들은 S. Hara et al.에 의한 "Lossless broadband monolithic microwave active inductors"라는 제목의 IEEE Trans. on MTT, vol. 37, no 12, Dec 1989, 페이지 1979∼1984 및 S. Lucyszny. et al.에 의한 "Monolithic narrowband filter using ultrahigh Q tunable active inductors"라는 제목의 IEEE Trans on MTT, vol 42, no 12, Dec 1994, 페이지 2617∼2622들에 상세히 기술되어 있다.

전술한 S. Hara et al에 의한 종래의 능동 인덕터(이하, 제1 종래의 능동 인덕터)는 두가지의 형태로 구현되었다. 즉, 비 반전 증폭기로서 공통 게이트(CG:Common Gate)를 사용하고, 반전 증폭기로서 공통 소스(CS:Common Source) 캐스코드(cascode)를 사용하는 형태와 비 반전 증폭기로서 공통 게이트 캐스코드를 사용하고, 반전 증폭기로서 공통 소스 캐스코드를 사용하는 형태가 있다. 그러나, 전자(이하, 제1-1 종래의 능동 인덕터)는 공통 게이트의 이득이 작아서 일정 인덕턴스를 얻기 위해 큰 전류가 필요하고 Q가 작은 문제점이 있으며, 후자(이하, 제1-2 종래의 능동 인덕터)는 5개의 트랜지스터와 1개의 부하 저항이 필요하며, 전압 강하가 커서 전력 소모가 커지는 문제점이 있었다.

또한, S. Lucyszny. et al.에 의한 종래의 능동 인덕터(이하, 제2 종래의 능동 인덕터)는 비 반전 증폭기로서 저항(Rg)을 갖는 공통 게이트를 사용하고, 반전 증폭기로서 공통 소스 캐스코드를 사용하는 형태로 구현된다. 그러나, 제2 종래의 능동 인덕터 역시 전력 소모가 크고, 기생 성분을 상쇄시키기 위해 소자에 같은 전류 및 전압이 원리상 가해져야 하므로 여러개의 전압 조정단자들이 필요한 문제점이 있었다.

더우기, 모노리식 Si 기판위에서는 기생 저항, 커플링(coupling) 및 기판 손실때문에 주파수 가변 회로를 구현하기 어려운 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 적은 직류 전력을 소비하고, 바이어스 핀수가 적으며, 안정되게 바이어스되고, 높은 Q를 가지는 능동 인덕터를 제공하는 데 있다.

도 1은 본 발명에 의한 능동 인덕터의 개략적인 블럭도이다.

도 2는 본 발명에 의한 제3 능동 인덕터의 바람직한 일실시예의 회로도이다.

도 3은 도 2에 도시된 제3 능동 인덕터의 소신호 등가 모델의 회로도이다.

도 4는 도 2에 도시된 제3 능동 인덕터의 임피던스 변화를 스미스 차트로서 나타내는 도면이다.

도 5는 본 발명에 의한 제4 능동 인덕터의 바람직한 일실시예의 회로도이다.

도 6은 도 5에 도시된 제4 능동 인덕터의 인덕턴스와 직렬 저항의 변화를 스미스 차트로서 나타낸 도면이다.

상기 과제를 이루기 위한 본 발명의 일면은 능동 인덕터에 관한 것이다. 본 발명의 일실시예에 따른 능동 인덕터는 입력 신호를 반전 증폭하고, 증폭된 신호를 출력신호로서 출력하는 공통 소스 형태의 전계 효과 트랜지스터로 구성되는 반전 증폭 수단과, 상기 출력 신호를 비 반전 증폭하여 상기 입력 신호로서 출력하는 공통 게이트 캐스코드 형태의 전계 효과 트랜지스터로 구성되는 비 반전 증폭 수단과, 상기 입력신호와 기준 전위 사이에 연결되는 제1 커패시터 및 상기 반전 증폭 수단 및 상기 비 반전 증폭 수단을 바이어싱하는 바이어싱 수단으로서, 제1 공급 전원과 제2 공급 전원 사이에 직렬로 형성되어, 상기 제1 공급 전원과 제2 공급 전원 사이의 전압을 분기하여 궁극적으로 제1, 제2 및 제3 바이어스 신호를 발생하는 전압 분배 수단을 포함하는 상기 바이어싱 수단을 구비한다. 그리고, 상기 제1 바이어스 신호는 상기 반전 증폭 수단으로 공급되고, 상기 제2 및 제3 바이어스 신호는 상기 비 반전 증폭 수단으로 공급된다.

상기 과제를 이루기 위한 본 발명의 다른 일면도 능동 인덕터에 관한 것이다, 본 발명의 다른 일실시예에 따른 능동 인덕터는 입력 신호를 반전 증폭하고, 증폭된 신호를 출력신호로서 출력하는 공통 이미터 형태의 바이폴라 트랜지스터로 구성되는 반전 증폭 수단과, 상기 출력 신호를 비 반전 증폭하여 상기 입력 신호로서 출력하는 공통 베이스 케스코드 형태의 바이폴라 트랜지스터로 구성되는 비 반전 증폭 수단과, 상기 입력신호와 기준 전위 사이에 연결되는 제1 커패시터 및 상기 반전 증폭 수단 및 상기 비 반전 증폭 수단을 바이어싱하는 바이어싱 수단으로서, 제1 공급 전원과 제2 공급 전원 사이에 직렬로 형성되어, 상기 제1 공급 전원과 제2 공급 전원 사이의 전압을 분기하여 궁극적으로 제1, 제2 및 제3 바이어스 신호를 발생하는 전압 분배 수단을 구비하는 상기 바이어싱 수단을 구비한다. 상기 제1 바이어스 신호는 상기 반전 증폭 수단으로 공급되고, 상기 제2 및 제3 바이어스 신호는 상기 비 반전 증폭 수단으로 공급된다.

이하, 본 발명에 의한 능동 인덕터의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 본 발명에 의한 능동 인덕터의 개략적인 블럭도로서, 바이어싱부(10), 제어부(12) 및 제1 커패시터(C1)와 반전 및 비 반전 증폭기들(22 및 24)로 구성되는 자이레이터(20)로 구성된다.

본 발명에 의한 능동 인덕터는 전술한 바와 같이, 자이레이터(20)의 원리를 이용한다. 즉, 자이레이터(20)의 반전 증폭기(22)는 음의 상호 콘덕턴스(-gm1)을 갖고, 입력 신호(V1)를 반전 증폭하고, 증폭된 신호를 출력신호(V2)로서 출력하고, 비 반전 증폭기(24)는 양의 상호 콘덕턴스(gm)을 갖고, 출력 신호(V2)를 비 반전 증폭하여 입력 신호(V1)로서 출력한다. 이 때, 제1 커패시터(C1)는 입력신호(V1)와 접지 사이에 연결되어 있으며, 바이어싱부(10)는 반전 증폭기(22)와 비 반전 증폭기(24)를 바이어싱하는 역할을 한다. 한편, 제어부(12)는 외부로부터 인가되는 제어 신호(Vc)에 응답하여 반전 증폭기(22) 및 비 반전 증폭기(24)의 상호 콘덕턴스들(-gm1 및 gm2)을 가변시킨다.

도 1에 도시된 도시된 본 발명에 의한 능동 인덕터의 반전 및 비 반전 증폭기들(22 및 24)은 두가지의 형태로 구현될 수 있다. 즉, 공통 소스 증폭기를 반전 증폭기(22)로서 사용하고, 공통 게이트 캐스코드 증폭기를 비 반전 증폭기(24)로서 사용하는 제3 능동 인덕터와, 공통 이미터 증폭기를 반전 증폭기(22)로서 사용하고, 공통 베이스 캐스코드 증폭기를 비 반전 증폭기(24)로서 사용하는 제4 능동 인덕터가 있다.

도 2는 본 발명에 의한 제3 능동 인덕터의 바람직한 일실시예의 회로도로서, 바이어싱부(40), 제어부(42), 반전 증폭기(44), 비 반전 증폭기(46) 및 제2 커패시터(C2)로 구성된다.

도 1에 도시된 자이레이터(20)에 해당하는 도 2에 도시된 자이레이터는 출력 신호(V2)와 접지 사이에 연결되는 드레인 및 소스를 갖는 제1 트랜지스터(MT1), 제3 트랜지스터(MT3)의 소스와 출력 신호(V2) 사이에 연결되는 드레인 및 소스를 갖는 제2 트랜지스터(MT2), 입력 신호(V1)와 제2 트랜지스터(MT2)의 드레인 사이에 연결되는 드레인 및 소스를 제3 트랜지스터(MT3) 및 출력 신호(V2)와 제3 트랜지스터(MT3)의 게이트 사이에 연결되는 제2 커패시터(C2)로 구성된다. 이 때, 제1 트랜지스터(MT1)의 게이트와 소스간의 기생 커패시터는 도 1에 도시된 제1 커패시터(C1)로서 역할한다.

여기서, 제1 트랜지스터(MT1)(44)는 도 1에 도시된 반전 증폭기(22)에 해당하는 공통 소스 증폭기이고, 제2 및 제3 트랜지스터들(MT2 및 MT3)(46)은 도 1에 도시된 비 반전 증폭기(24)에 해당하는 공통 게이트 캐스코드 증폭기이다.

도 1에 도시된 바이어싱부(10)에 상응하는 도 2에 도시된 바이어싱부(40)는 제1 공급 전원(Vdd)과 제2 공급 전원(Vgg) 사이에 직렬로 형성되는 전압 분배 수단(401)을 포함한다. 전압 분배 수단(401)은 제1 공급 전원(Vdd)과 제2 공급 전원(Vgg) 사이의 전압을 분기하여, 궁극적으로, 제1 내지 제3 바이어스 신호(BIAS1~BIAS3)를 발생한다.

바이어싱부(40)의 구성을 좀 더 상세하게 기술하면, 바이어싱부(40)는 제1 공급 전원(Vdd)과 입력 신호(V1) 사이에 연결되는 드레인 및 소스를 갖는 제4 트랜지스터(MT4), 입력 신호(V1)와 제4 트랜지스터(MT4)의 게이트 사이에 연결되는 제3 커패시터(C3), 일측이 제1 공급 전원(Vdd)에 연결되는 제1 저항(R1), 제1 저항(R1)의 타측과 제4 트랜지스터(MT4)의 게이트 사이에 연결되는 제2 저항(R2), 일측이 제1 저항(R1)의 타측에 연결되는 제3 저항(R3), 제3 저항(R3)의 타측과 제3 트랜지스터(MT3)의 게이트 사이에 연결되는 제4 저항(R4), 일측이 제3 저항(R3)의 타측에 연결되는 제5 저항(R5), 제5 저항(R5)의 타측과 제2 트랜지스터(MT2)의 게이트 사이에 연결되는 제6 저항(R6), 일측이 제5 저항(R5)의 타측에 연결되는 제7 저항(R7), 제7 저항(R7)의 타측과 제1 트랜지스터(MT1)의 게이트 사이에 연결되는 제8 저항(R8) 및 제7 저항(R7)의 타측과 제2 공급 전원(Vgg) 사이에 연결되는 제9 저항(R9)로 구성된다.

여기서, 전술한 제1 및 제2 종래의 능동 인덕터들은 모든 게이트 커패시턴스들이 작기 때문에 즉, 큰 임피던스를 갖기 때문에 각 게이트에 엑세스하기 위해서는 6㏀보다 큰 바이어스 저항을 요구한다. 즉, 도 2에 도시된 저항들(R1, R3, R5, R7 및 R9)와 같은 병렬 저항 체인을 사용하기 어렵고, 많은 핀들을 요구한다. 그러나, 본 발명에 의한 제3 능동 인덕터는 병렬 저항 체인에 의해 각 트랜지스터의 게이트로 제1 내지 제3 바이어스 신호(BIAS1~BIAS3)를 각각 공급하고, 병렬 저항 체인에 대해 저항들(R2, R4, R6 및 R8)을 삽입하여 바이어스 핀수를 줄였다. 결국, I. D. Robertson, et al에 의한 "Ultrawideband biasing of MMIC distrubuted amplifiers using improved active load"라는 제목의 Electronics Letters. vol 27, no. 21의 페이지 1907∼ 1909 및 1991에 기술되어 있는 바에 따르면, 도 2에 도시된 제3 능동 인덕터는 제1 내지 제3 바이어스(BIAS1~BIAS3) 신호를 쉽게 변화시킬 수 있는 동시에 바이어스를 안정화시킬 수 있다.

한편, 도 1에 도시된 제어부(12)에 해당하는 도 2에 도시된 제어부(42)는 일측이 제어 신호(Vc)와 연결되는 제10 저항(R10), 제10 저항(R10)의 타측과 연결되는 게이트, 접지에 연결되는 소스를 갖는 제5 트랜지스터(MT5), 제1 트랜지스터(MT1)의 게이트와 저항(R11)의 일측 사이에 연결되는 제4 커패시터(C4), 제2 트랜지스터(MT2)의 게이트와 제5 트랜지스터(MT5)의 드레인 사이에 연결되는 제5 커패시터(C5) 및 제4 커패시터(C4)와 입력 신호(V1)와 사이에 연결되는 제11 저항(R11)으로 구성된다. 여기서, 도 2에 도시된 제2 ∼ 제5 커패시터들(C2 ∼ C5)은 직류 성분을 차단하기 위한 직류 블럭킹 커패시터들이다.

도 3은 도 2에 도시된 제3 능동 인덕터의 소신호 등가 모델의 회로도로서, 제11 저항(R11), 제5 트랜지스터 선형 저항(RMT5), 제1, 제2 및 제3 트랜지스터들(MT1, MT2 및 MT3)로 구성된다.

도 3에 도시된 능동 인덕터의 소 신호 모델을 보면, 제1 트랜지스터(MT1)의 게이트는 저항(R11)에 의해 제3 트랜지스터(MT3)의 드레인과 연결되고, 제1 트랜지스터(MT1)의 드레인 또는 제2 트랜지스터(MT2)의 소스는 제3 트랜지스터(MT3)의 게이트와 연결되어 있음을 알 수 있다. 그리고, 제5 트랜지스터 선형 저항(RMT5)은 도 2의 제5 트랜지스터(MT5)의 선형 저항 성분으로서, 제2 트랜지스터(MT2)의 게이트와 접지 사이에 나타난다.

전술한 도 2에 도시된 공통 게이트 캐스코드 증폭기(46)는 공통 게이트 증폭기에 비해 상대적으로 높은 전달 특성(y21), 높은 출력 임피던스(1/y22) 및 작은 역 전달특성(y12)을 갖는다. 이 때, 도 3에 도시된 회로의 다음 수학식 1과 같은 어드미턴스 행렬식으로부터, 공통 게이트 캐스코드는 자이레이터의 비 반전 증폭기로서 역할을 훌륭히 수행함을 알 수 있다.

여기서, μ는 gm/go를 나타내고, go 및 gm은 출력측(50)에서 왼쪽을 바라본 콘덕턴스 및 상호 콘덕턴스를 각각 나타낸다.

게다가, 도 2에 도시된 공통 소스 증폭기(44)는 공통 소스 캐스코드 증폭기에 비해 대역폭이 좁고 이득이 작다. 그러나, 공통 소스 캐스코드 증폭기를 반전 증폭기(44)로 사용할 경우, 지나치게 궤환되는 양이 많아져서 발진할 우려가 많다. 그러므로, 본 발명에서와 같이 직류 전압 강하가 줄어들면서 발진을 방지할 수 있는 공통 소스 증폭기를 반전 증폭기로서 사용하는 것이 바람직하다.

한편, 도 3에 도시된 저항들(RMT5 및 R11)에 의해 제3 능동 인덕터의 인덕턴스가 조정되고, 보다 높은 Q가 얻어진다. 즉, 인덕터를 구현하였을 때 기생되는 저항에 의한 인덕턴스의 손실은 저항들(RMT5 및 R11)에 의해 보상된다. 여기서, 제5 트랜지스터 선형 저항(RMT5)은 플로팅(floating)(또는, cold) FET(MT5)에 의해 구현될 수 있다.

본 발명의 이해를 돕기 위해, 도 2에 도시된 제3 능동 인덕터에 다음과 같은 조건들을 부여하고, 그 동작을 살펴보면 다음과 같다.

도 4는 도 2에 도시된 제3 능동 인덕터의 임피던스 변화를 스미스 차트(smith chart)로서 나타내는 도면으로서, 주파수는 0.5에서 4.42GHz 까지 변한다.

도 2에 도시된 제3 능동 인덕터를 GaAs FET로 구현하고, 저항들(R1, R3, R5, R7 및 R9)의 값을 각각 3.75㏀, 4.05㏀, 3.00㏀, 3.00㏀ 및 2.55㏀이라 하고, 저항들(R2, R4, R6, R8)의 값들을 각각 1.5㏀이라 하고, 제2∼제5 커패시터들(C2∼C5)각각의 값을 10㎊이라 하고, 저항들(R10 및 R11)의 크기를 각각 6㏀ 및 650Ω이라 하고, 제1∼제5 트랜지스터들(MT1∼MT5)의 외형비가 각각 200㎛, 200㎛, 200㎛, 50㎛ 및 200㎛라고 가정하자. 이 때, 제1 공급 전원(Vdd)의 값을 고정시키고 제2 공급 전원(Vgg)과 제어 신호(Vc)의 각 레벨을 가변시킬 때 및 제어 신호(Vc)의 레벨을 고정시키고 제1 및 제2 공급 전원들(Vdd 및 Vgg)의 각 레벨을 가변시킬 때, 소모되는 직류 전력(Pdc), 직류 전력 소비율(Pdc ratio) 및 도 2에 도시된 단자(50)에서 왼쪽을 바라본 인덕턴스(L)는 다음 표 1과 같이 계산된다.

가변방법 [Volt] [Volt]	Pdc[㎽]	Pdc ratio[%]	L[nH]
Vgg ＆ Vc(Vdd=8 volt)	-2.85	-1.3	47.9	22.9	3.8
	-2.75	-1.0	58.9	28.2	2.8
	-2.70	-0.8	62.7	30.0	2.5
	-2.63	0.5	72.2	34.5	2.2
Vdd ＆ Vgg(Vc=-0.5volt)	8	-2.68	66.0	31.6	2.4
	7	-2.45	59.7	28.6	2.3
	6	-2.20	54.7	26.2	2.1
	5	-1.25	57.3	27.4	1.9

제2 종래의 능동 인덕터에서 소모되는 직류 전력이 209㎽임에 반하여, 본 발명에 의한 제3 능동 인덕터의 소모 전력은 표 1로부터 알 수 있듯이 매우 낮다. 또한, 제3 능동 인덕터는 저전력을 소모하면서도 인덕턴스를 1.9nH∼3.8nH로 변화시킬 수 있다. 도 4에 도시된 스미스 차트를 통해 제3 능동 인덕터는 높은 Q를 가짐을 알 수 있다.

본 발명에 의한 제3 능동 인덕터는 넓은 가변성을 갖는 모노리식 전압 제어 발진기 및 넓은 조정성을 갖는 대역 통과 필터들을 위해 사용될 수 있다. 예를 들어, 제3 능동 인덕터가 콜피츠(colpitts) 전압 제어 발진기에 사용될 경우 발진 주파수는 2.1GHz부터 3.0GHz까지 변한다. 즉, 조정률은 35%가 된다. 또한, 제3 능동 인덕터가 넓은 조정성을 갖는 대역 통과 필터에도 사용될 경우, 제어 신호(Vc)에 의해 대역 통과 필터의 중심 주파수가 가변되며, 대역 통과 필터는 좋은 삽입 손실과 비 통과 대역의 레벨이 낮은 특성을 보인다. 예를 들어, 제3 능동 인덕터가 제2 종래의 능동 인덕터에서 개시된 3차 공진 필터(Basic topology of the 3-resonator filter)(미도시)와 동일한 구조를 갖는 2차 공진 필터에 적용될 경우, 중심 주파수는 제어 신호(Vc)에 의해 2.64∼3.03GHz까지 변화된다. 즉, 튜닝율(tuning ratio)은 13.8%이고, 직류 전력 소비는 115mW이다.

전술한 본 발명에 의한 제3 능동 인덕터의 제1 ∼ 제5 트랜지스터들은 도 2에 도시된 바와 같이 금속 반도체 전계 효과 트랜지스터(MESFET:Metal Semiconductor FET)를 사용하였지만, 금속 산화막 전계 효과 트랜지스터(MOSFET:Metal Oxide Semiconductor FET)를 사용할 수도 있다.

도 5는 본 발명에 의한 제4 능동 인덕터의 바람직한 일실시예의 회로도로서, 바이어싱 ＆ 제어부(100) 및 자이레이터(102)로 구성된다.

도 5에 도시된 바이어싱 ＆ 제어부(100)는 도 1에 도시된 바이어싱부(10)와 제어부(12)들의 역할을 수행하는 회로이다. 본 실시예에서는, 제1 공급 전원(Vc)과 제2 공급 전원(GND) 사이에 직렬로 형성되는 전압 분배 수단(111)을 포함하는 바이어싱부와 제어부를 결합하여 하나의 바이어싱 ＆ 제어부(100)로 구현된다. 전압 분배 수단(111)은 제1 공급 전원(Vc)과 제2 공급 전원(GND) 사이의 전압을 분기하여, 제1 내지 제3 바이어스 신호(BIAS1~BIAS3)를 발생한다.

자이레이터(102)는 도 1에 도시된 자이레이터(20)에 상응한다. 이를 위해, 자이레이터(102)는 출력 신호(V2)와 저항(R21)의 일측 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q1), 트랜지스터(Q1)의 이미터와 접지 사이에 연결되는 저항(R21), 트랜지스터(Q1)의 이미터와 접지 사이에 연결되는 커패시터(C22), 트랜지스터(Q3)의 이미터와 출력 신호(V2) 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q2), 입력 신호(V1)와 트랜지스터(Q2)의 컬렉터 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q3) 및 트랜지스터(Q2)의 베이스와 접지 사이에 연결되는 커패시터(C23)로 구성된다. 여기서, 제1 트랜지스터(Q1)의 베이스와 이미터간의 기생 커패시터는 도 1에 도시된 제1 커패시터(C1)의 역할을 한다.

바이어싱 ＆ 제어부(100)는, 본 실시예에서는, 전류 미러를 이용하여 제1, 제2 및 제3 트랜지스터들(Q1, Q2 및 Q3)의 각 베이스에 제1 내지 제3 바이어스 신호(BIAS1~BIAS3)를 공급한다. 그리고, 본 실시예에서는, 제1 공급 전원(Vc)이 제1 내지 제3 바이어스 신호(BIAS1~BIAS3)의 양을 조절하여 전류를 가변하는 제어 신호(Vc)에 해당된다. 따라서, 바이어싱 ＆ 제어부(100)는 외부로부터 인가되는 제어 신호(Vc)에 응답하여, 제1 내지 제3 바이어스 신호(BIAS1~BIAS3)의 양을 조절한다.

바이어싱 ＆ 제어부(100)의 구성을 좀 더 상세하게 기술하면, 바이어싱 및 제어부(100)는 일측이 제어 신호(Vc)와 연결되는 저항(R22), 저항(R22)의 타측과 트랜지스터(Q3)의 베이스 사이에 연결되는 저항(R23), 일측이 트랜지스터(Q2)의 베이스와 연결되는 저항(R24), 트랜지스터(Q3)의 베이스와 연결되는 베이스, 저항(R23)의 타측과 저항(R24)의 타측 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q4), 일측이 트랜지스터(Q1)의 베이스와 연결되는 저항(R25), 트랜지스터(Q2)의 베이스와 연결되는 베이스, 저항(R24)의 타측과 저(R25)항의 타측 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q5), 일측이 접지와 연결되는 저항(R26), 트랜지스터(Q1)의 베이스와 연결되는 베이스, 저항(R25)의 타측과 저항(R26)의 타측 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q6), 제3 공급 전원(Vcc)과 입력 신호(V1) 사이에 연결되는 저항(R27), 출력 신호(V2)와 트랜지스터(Q3)의 베이스 사이에 직렬 연결되는 커패시터(C24) 및 저항(R28), 트랜지스터(Q1)의 베이스와 입력 신호(V1) 사이에 직렬 연결되는 커패시터(C25) 및 저항(R29)으로 구성된다.

도 5에 도시된 커패시터들(C22, C23, C24 및 C25)들 각각은 직류 성분을 차단하는 직류 블럭킹 커패시터들이다.

일반적인 소신호 등가모델로부터 도 5에 도시된 제4 능동 인덕터의 공통 베이스 캐스코드에 대한 어드미턴스 행렬식을 유도해보면, 다음 수학식 2와 같다.

여기서, μ는 gm/go를 나타내고, go 및 gm은 출력측(104)에서 왼쪽을 바라본 콘덕턴스 및 상호 콘덕턴스를 각각 나타낸다.

수학식 2로부터 알 수 있듯이, 공통 베이스 캐스코드 구조는 출력 임피던스가 높고, 역 전달 임피던스가 작아서, 자이레이터(102)의 비 반전 증폭기로서 사용하기 적합하다.

도 5에 도시된 실리콘(Si) BJT로 구현된 제4 능동 인덕터는 도 2에 도시된 갈륨 아세나이드(GaAs) FET로 구현된 제3 능동 인덕터와 달리 μ가 10배나 커지므로, 보다 적은 전류만으로 구동될 수 있다. 또한, 도 5에 도시된 제4 능동 인덕터는 Si 바이폴라 트랜지스터의 포화 전압이 GaAs 금속 반도체 전계 효과 트랜지스터에 비해 훨씬 작으므로 저 전압에서도 제3 능동 인덕터보다 유리하게 동작한다.

또한, 제3 능동 인덕터를 제외한 종래의 능동 인덕터들은 전압 조정 소자로서 여러개의 조정단자가 필요하였으나, 제4 능동 인덕터는 전류 조정 소자에 적합하므로 전류 미러 형태의 트랜지스터들에 의해 쉽게 그 인덕턴스를 가변시킬 수 있다. 즉, 바이어스 ＆ 제어부(100)는 단순한 전류 미러에 이미터 저항(R26)과 컬렉터-베이스간에 저항들(R23, R24 및 R25)을 삽입하여 하나의 조정단자에 의해 인덕턴스 및 Q가 조정될 수 있도록 하였고, 가급적 원회로에 기생 부하를 적게 주도록 하였다. 또한, 저항들(R28 및 R29)을 이용하여 궤환양과 인덕턴스값을 조정하였다. 이 때, 저항(R29)의 값을 조절하기 위해 플로팅(floating) NMOS가 사용될 수도 있다.

만일, 저항들(R22, R23, R24, R25 및 R27) 각각의 값을 2㏀이라 하고, 저항들(R21 및 R26)의 값을 1㏀이라 하고, 저항들(R28 및 R29) 각각의 값을 50 및 240Ω이라 하자. 이 때, 제어 신호(Vc)의 레벨을 변화시킬 때, 인덕턴스와 직렬 저항은 도 6과 같이 나타나며, 1.3GHz 근처의 협대역에서 인덕턴스의 손실이 없어지게 된다. 또한, 본 발명에 의한 제4 능동 인덕터는 제3 능동 인덕터보다 직류 전력을 적게 소비한다.

도 5에 도시된 제4 능동 인덕터는 제3 능동 인덕터와 마찬가지로, 넓은 가변성을 갖는 모노리식 전압 제어 발진기 및 넓은 조정성을 갖는 대역 통과 필터들을 위해 사용될 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 능동 인덕터는 종래의 능동 인덕터들보다 그 인덕턴스를 넓게 가변시킬 수 있고 높은 Q를 가지면서도, 직류 전력 소모가 종래의 것의 약 1/3 수준이고, 적은 바이어스 핀들을 갖고, 안정되게 바이어스할 수 있으며, 35%의 조정율을 갖는 광 대역 모노리식 전압 제어 발진기와 14%의 넓은 조정율을 갖는 모노리식 대역 통과 필터에도 사용될 수 있는 효과가 있다.

Claims

입력 신호를 반전 증폭하고, 증폭된 신호를 출력신호로서 출력하는 공통 소스 형태의 전계 효과 트랜지스터로 구성되는 반전 증폭 수단;

상기 출력 신호를 비 반전 증폭하여 상기 입력 신호로서 출력하는 공통 게이트 캐스코드 형태의 전계 효과 트랜지스터로 구성되는 비 반전 증폭 수단;

상기 입력신호와 기준 전위 사이에 연결되는 제1 커패시터; 및

상기 반전 증폭 수단과 상기 비 반전 증폭 수단을 바이어싱하는 바이어싱 수단으로서, 제1 공급 전원과 제2 공급 전원 사이에 직렬로 형성되어, 상기 제1 공급 전원과 제2 공급 전원 사이의 전압을 분기하여 궁극적으로 제1, 제2 및 제3 바이어스 신호를 발생하는 전압 분배 수단을 포함하는 상기 바이어싱 수단을 구비하며,

상기 제1 바이어스 신호는 상기 반전 증폭 수단으로 공급되고, 상기 제2 및 제3 바이어스 신호는 상기 비 반전 증폭 수단으로 공급되는 것을 특징으로 하는 능동 인덕터.
제1항에 있어서,

상기 반전 증폭 수단은 상기 출력 신호와 상기 기준 전위 사이에 연결되는 드레인 및 소스를 갖는 제1 트랜지스터를 구비하고,

상기 비 반전 증폭 수단은 제1 노드와 상기 출력 신호 사이에 연결되는 드레인 및 소스를 갖는 제2 트랜지스터; 및 상기 입력 신호와 상기 제1 노드 사이에 연결되는 드레인 및 소스를 제3 트랜지스터를 구비하며,

상기 제1, 제2 및 제3 바이어스 신호는 각각 상기 제1, 제2 및 제3 트랜지스터의 각 게이트로 공급되고,

상기 제1 커패시터는 상기 제1 트랜지스터의 게이트와 소스간의 기생 커패시터이며,

상기 능동 인덕터는 상기 출력 신호와 상기 제3 트랜지스터의 게이트 사이에 연결되어 직류 성분을 차단하는 제2 커패시터를 더 구비하는 것을 특징으로 하는 능동 인덕터.
제1항에 있어서, 상기 바이어싱 수단은

제1 공급 전원과 상기 입력 신호 사이에 연결되는 드레인 및 소스를 갖는 제4 트랜지스터;

상기 입력 신호와 상기 제4 트랜지스터의 게이트 사이에 연결되어 직류 성분을 차단하는 제3 커패시터;

일측이 상기 제1 공급 전원에 연결되는 제1 저항;

상기 제1 저항의 타측과 상기 제4 트랜지스터의 게이트 사이에 연결되는 제2 저항;

일측이 상기 제1 저항의 타측에 연결되는 제3 저항;

상기 제3 저항의 타측과 상기 제3 트랜지스터의 게이트 사이에 연결되는 제4 저항;

일측이 상기 제3 저항의 타측에 연결되는 제5 저항;

상기 제5 저항의 타측과 상기 제2 트랜지스터의 게이트 사이에 연결되는 제6 저항;

일측이 상기 제5 저항의 타측에 연결되는 제7 저항;

상기 제7 저항의 타측과 상기 제1 트랜지스터의 게이트 사이에 연결되는 제8 저항; 및

상기 제7 저항의 타측과 제2 공급 전원 사이에 연결되는 제9 저항을 구비하는 것을 특징으로 하는 능동 인덕터.
제3항에 있어서, 상기 제1 내지 상기 제4 트랜지스터들은 금속 반도체 전계 효과 트랜지스터인 것을 특징으로 하는 능동 인덕터.
제1항에 있어서, 상기 능동 인덕터는

외부로부터 인가되는 제어 신호에 응답하여 상기 반전 증폭 수단 및 상기 비 반전 증폭 수단의 상호 콘덕턴스를 가변시키는 제어 수단을 더 구비하는 것을 특징으로 하는 능동 인덕터.
제5항에 있어서, 상기 제어 수단은

일측이 상기 제어 신호와 연결되는 제10 저항;

상기 제10 저항의 타측과 연결되는 게이트, 제2 노드와 상기 기준 전위 사이에 연결되는 드레인 및 소스를 갖는 제5 트랜지스터;

상기 제2 트랜지스터의 게이트와 상기 제2 노드 사이에 연결되어 직류 성분을 차단하는 제5 커패시터;

상기 제1 트랜지스터의 게이트와 제3 노드 사이에 연결되어 직류 성분을 차단하는 제4 커패시터; 및

상기 제3 노드와 상기 입력 신호와 사이에 연결되는 제11 저항을 구비하는 것을 특징으로 하는 능동 인덕터.
입력 신호를 반전 증폭하고, 증폭된 신호를 출력신호로서 출력하는 공통 이미터 형태의 바이폴라 트랜지스터로 구성되는 반전 증폭 수단;

상기 출력 신호를 비 반전 증폭하여 상기 입력 신호로서 출력하는 공통 베이스 케스코드 형태의 바이폴라 트랜지스터로 구성되는 비 반전 증폭 수단;

상기 입력신호와 기준 전위 사이에 연결되는 제1 커패시터; 및

상기 반전 증폭 수단과 상기 비 반전 증폭 수단을 바이어싱하는 바이어싱 수단으로서, 제1 공급 전원과 제2 공급 전원 사이에 직렬로 형성되어, 상기 제1 공급 전원과 제2 공급 전원 사이의 전압을 분기하여 궁극적으로 제1, 제2 및 제3 바이어스 신호를 발생하는 전압 분배 수단을 포함하는 상기 바이어싱 수단을 구비하며,

상기 제1 바이어스 신호는 상기 반전 증폭 수단으로 공급되고, 상기 제2 및 제3 바이어스 신호는 상기 비 반전 증폭 수단으로 공급되는 것을 특징으로 하는 능동 인덕터.