KR102543614B1 - Offset cancellation circuit for operational amplifier - Google Patents
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Abstract
연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로는, 연산 증폭기 및 상기 연산 증폭기의 출력 중 적어도 일부를 상기 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고, 상기 피드백 회로는, 상기 연산 증폭기의 출력단 및 제 1 노드 사이에 위치하는 저항, 상기 제 1 노드 및 그라운드(ground) 사이에 위치하는 커패시터, 상기 연산 증폭기의 출력단 및 상기 저항 사이에 위치하는 제 1 스위치 및 상기 반전 입력단 및 상기 제 1 노드 사이에 위치하는 제 2 스위치를 포함하고, 상기 제 1 스위치 및 상기 제 2 스위치가 (ON)된 상태에서, 상기 저항 및 커패시터에 의해 상기 연산 증폭기의 출력단의 전압이 상기 연산 증폭기의 입력단으로 피드백됨으로써 상기 오프셋 제거를 수행하고, 상기 제 1 스위치가 오프(OFF)되고 상기 제 2 스위치가 (ON)된 상태에서, 상기 커패시터에 저장된 전압을 이용하여 상기 오프셋 제거를 수행한다.An offset cancellation circuit that performs offset cancellation for an operational amplifier includes an operational amplifier and a feedback circuit that feeds back at least a portion of an output of the operational amplifier to an inverting input terminal of the operational amplifier, the feedback circuit comprising: A resistor located between an output terminal and a first node, a capacitor located between the first node and ground, a first switch located between an output terminal of the operational amplifier and the resistor, and a first switch located between the inverting input terminal and the first node and a second switch positioned between the first switch and the second switch, in a state where the first switch and the second switch are (ON), the voltage at the output terminal of the operational amplifier is fed back to the input terminal of the operational amplifier by the resistor and the capacitor. The offset cancellation is performed, and the offset cancellation is performed using a voltage stored in the capacitor in a state in which the first switch is turned off and the second switch is turned on.
Description
본 발명은 연산 증폭기에 대한 오프셋을 제거하는 오프셋 제거 회로에 관한 것이다.The present invention relates to an offset cancellation circuit for canceling an offset for an operational amplifier.
실제 연산 증폭기에서, 입력단에 아무런 신호를 입력하지 않은 경우에도 연산 증폭기의 출력은 0이 되지 않으며, 이 때의 연산 증폭기의 출력을 오프셋(Offset)이라 한다.In an actual operational amplifier, the output of the operational amplifier does not become 0 even when no signal is input to the input terminal, and the output of the operational amplifier at this time is called an offset.
도 1은 복수의 연산 증폭기를 포함하는 회로를 도시한다. 여기서, 도 1의 회로는, 연산 증폭기(101)는 이득인 A1인 저잡음 증폭기(Low Noise Amplifier; LNA)이고, 연산 증폭기(102, 103 및 104)는 각각 이득이 A2, A3, A4인 프로그래머블 이득 증폭기(Programmable Gain Amplifier; PGA)일 수 있다.1 shows a circuit comprising a plurality of operational amplifiers. Here, in the circuit of FIG. 1, the
도 1에 도시된 바와 같이 복수의 연산 증폭기(101, 102, 103 및 104)가 다단으로 연결된 회로에서, 연산 증폭기(101)의 입력단으로 들어가는 신호가 증폭되어 연산 증폭기(104)의 출력단으로 전달된다. 이 때 연산 증폭기(101)의 입력단에서 발생하는 오프셋 신호도 연산 증폭기(104)의 출력단에서는 증폭되어 나타난다.As shown in FIG. 1, in a circuit in which a plurality of
구체적으로, 연산 증폭기(101)의 입력단에 신호가 들어가지 않는 경우에(VIN=0), 연산 증폭기(104)의 출력단의 전압(V4)은 아래의 수학식 1과 같이 나타날 수 있다.Specifically, when a signal does not enter the input terminal of the operational amplifier 101 (V IN =0), the voltage (V 4 ) of the output terminal of the
수학식 1에서 VOS1은 연산 증폭기(101)의 오프셋 전압이고, VOS2은 연산 증폭기(102)의 오프셋 전압이고, VOS3은 연산 증폭기(103)의 오프셋 전압이고, VOS4은 연산 증폭기(104)의 오프셋 전압일 수 있다.In Equation 1, V OS1 is the offset voltage of the
수학식 1에 나타나는 바와 같이, 연산 증폭기(101)의 오프셋 전압(VOS1)은 연산 증폭기(104)의 출력단에서 ((1+A1)×A2×A3×A4))배 증폭되어 나타난다.As shown in Equation 1, the offset voltage (V OS1 ) of the
따라서, 복수의 연산 증폭기가 다단으로 연결된 회로에서 입력단 측의 오프셋 전압과 같은 불필요한 신호 성분이 과도하게 증폭되어 출력된다.Therefore, in a circuit in which a plurality of operational amplifiers are connected in multiple stages, unnecessary signal components such as an offset voltage at an input stage are excessively amplified and output.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 저항 및 커패시터에 의해 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백함으로써 오프셋 제거를 수행하거나, 또는 커패시터에 저장된 전압을 이용하여 오프셋 제거를 수행하는 회로를 제공하고자 한다.The present invention is to solve the above-mentioned problems of the prior art, in an offset cancellation circuit for performing offset cancellation for an operational amplifier, by feeding back the voltage at the output terminal of the operational amplifier to the input terminal of the operational amplifier by means of a resistor and a capacitor. It is intended to provide a circuit that performs cancellation or performs offset cancellation using a voltage stored in a capacitor.
또한, 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 공통 저항 및 공통 커패시터에 의해 복수의 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행하는 회로를 제공하고자 한다.In addition, in an offset cancellation circuit for performing offset cancellation for a plurality of operational amplifiers, it is intended to provide a circuit for performing offset cancellation for any one of a plurality of operational amplifiers by means of a common resistor and a common capacitor.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.However, the technical problem to be achieved by the present embodiment is not limited to the technical problems described above, and other technical problems may exist.
상술한 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 일 실시예는, 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 연산 증폭기 및 상기 연산 증폭기의 출력 중 적어도 일부를 상기 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고, 상기 피드백 회로는, 상기 연산 증폭기의 출력단 및 제 1 노드 사이에 위치하는 저항, 상기 제 1 노드 및 그라운드(ground) 사이에 위치하는 커패시터, 상기 연산 증폭기의 출력단 및 상기 저항 사이에 위치하는 제 1 스위치 및 상기 반전 입력단 및 상기 제 1 노드 사이에 위치하는 제 2 스위치를 포함하고, 상기 제 1 스위치 및 상기 제 2 스위치가 ON된 상태에서, 상기 저항 및 커패시터에 의해 상기 연산 증폭기의 출력단의 전압이 상기 연산 증폭기의 입력단으로 피드백됨으로써 상기 오프셋 제거를 수행하고, 상기 제 1 스위치가 OFF되고 상기 제 2 스위치가 ON된 상태에서, 상기 커패시터에 저장된 전압을 이용하여 상기 오프셋 제거를 수행할 수 있다.As a means for achieving the above-described technical problem, an embodiment of the present invention is an offset cancellation circuit for performing offset cancellation for an operational amplifier, wherein at least a part of an operational amplifier and an output of the operational amplifier is connected to the operational amplifier. A feedback circuit that feeds back to an inverting input terminal, wherein the feedback circuit includes a resistor located between an output terminal of the operational amplifier and a first node, a capacitor located between the first node and a ground, and the operational amplifier A first switch positioned between an output terminal and the resistor and a second switch positioned between the inverting input terminal and the first node, wherein the resistor and the capacitor are connected in an ON state of the first switch and the second switch. The offset is removed by feeding back the voltage of the output terminal of the operational amplifier to the input terminal of the operational amplifier, and in a state where the first switch is turned off and the second switch is turned on, using the voltage stored in the capacitor The offset removal may be performed.
일 실시예에서, 상기 커패시터에 저장된 전압은 상기 제 1 스위치 및 상기 제 2 스위치가 ON된 상태에서의 피드백에 기초하여 결정될 수 있다.In one embodiment, the voltage stored in the capacitor may be determined based on feedback in a state in which the first switch and the second switch are turned on.
일 실시예에서, 상기 제 1 스위치를 OFF함으로써 상기 연산 증폭기의 출력은 피드백되지 않는 것일 수 있다.In one embodiment, the output of the operational amplifier may not be fed back by turning off the first switch.
본 발명의 다른 실시예는, 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 제 1 연산 증폭기, 상기 제 1 연산 증폭기의 출력을 입력으로 하는 제 2 연산 증폭기 및 상기 제 1 연산 증폭기의 출력 중 적어도 일부를 상기 제 1 연산 증폭기의 반전 입력단으로 피드백하고, 상기 제 2 연산 증폭기의 출력 중 적어도 일부를 상기 제 2 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고, 상기 피드백 회로는, 상기 제 1 연산 증폭기의 출력단 및 제 2 연산 증폭기의 출력단에 연결된 제 1 노드 및 상기 제 1 및 제 2 연산 증폭기의 반전 입력단에 연결된 제 2 노드 사이에 위치하는 공통 저항 및 상기 제 2 노드 및 그라운드(ground) 사이에 위치하는 공통 커패시터를 포함할 수 있다.Another embodiment of the present invention is an offset cancellation circuit for performing offset cancellation on a plurality of operational amplifiers, comprising: a first operational amplifier, a second operational amplifier having an output of the first operational amplifier as an input, and the first operational amplifier; a feedback circuit for feeding back at least a portion of an output of the amplifier to an inverting input terminal of the first operational amplifier and feeding back at least a portion of an output of the second operational amplifier to an inverting input terminal of the second operational amplifier; A common resistance located between a first node connected to the output terminal of the first operational amplifier and the output terminal of the second operational amplifier and a second node connected to the inverting input terminals of the first and second operational amplifiers and the second node and A common capacitor positioned between grounds may be included.
일 실시예에서, 상기 피드백 회로는 상기 공통 저항 및 상기 공통 커패시터를 공유하고, 상기 공유된 공통 저항 및 공통 커패시터에 의해 상기 제 1 및 제 2 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행할 수 있다.In one embodiment, the feedback circuit may share the common resistance and the common capacitor, and perform offset cancellation for any one of the first and second operational amplifiers by the shared common resistance and common capacitor. .
일 실시예에서, 상기 피드백 회로는 상기 제 1 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 1 스위치, 상기 제 1 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 2 스위치, 상기 제 2 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 3 스위치 및 상기 제 2 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 4 스위치를 더 포함할 수 있다.In one embodiment, the feedback circuit includes a first switch positioned between an output terminal of the first operational amplifier and the first node, a second switch positioned between an inverting input terminal of the first operational amplifier and the second node, The method may further include a third switch positioned between an output terminal of the second operational amplifier and the first node, and a fourth switch positioned between an inverting input terminal of the second operational amplifier and the second node.
일 실시예에서, 상기 제 1 및 제 2 스위치가 ON되고 상기 제 3 및 제 4 스위치가 OFF된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 1 연산 증폭기의 출력이 상기 제 1 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행하고, 상기 제 1 및 제 2 스위치가 OFF되고 상기 제 3 및 제 4 스위치가 ON된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 2 연산 증폭기의 출력이 상기 제 2 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행할 수 있다.In one embodiment, in a state in which the first and second switches are turned on and the third and fourth switches are turned off, the output of the first operational amplifier is output by the common resistance and the common capacitor to the first operational amplifier. Offset is removed for the first operational amplifier by being fed back to the inverting input terminal of , and in a state where the first and second switches are turned off and the third and fourth switches are turned on, the common resistance and the common capacitor are As the output of the second operational amplifier is fed back to an inverting input terminal of the second operational amplifier, offset cancellation for the second operational amplifier may be performed.
일 실시예에서, 상기 피드백 회로는 상기 제 1 연산 증폭기의 반전 입력단에 연결되는 제 1 개별 커패시터 및 상기 제 2 연산 증폭기의 반전 입력단에 연결되는 제 2 개별 커패시터를 더 포함할 수 있다.In one embodiment, the feedback circuit may further include a first discrete capacitor connected to the inverting input of the first operational amplifier and a second discrete capacitor connected to the inverting input of the second operational amplifier.
일 실시예에서, 상기 피드백 회로는 상기 제 1 및 제 2 스위치가 ON되고 상기 제 3 및 제 4 스위치가 OFF된 상태 이후 상기 제 1 및 제 2 스위치가 OFF된 상태에서, 상기 제 1 개별 커패시터에 저장된 전압을 이용하여 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행할 수 있다.In one embodiment, the feedback circuit is connected to the first individual capacitor in a state in which the first and second switches are turned off after the first and second switches are turned on and the third and fourth switches are turned off. Offset cancellation for the first operational amplifier may be performed using the stored voltage.
일 실시예에서, 상기 피드백 회로는 상기 제 1 및 제 2 스위치가 OFF되고 상기 제 3 및 제 4 스위치가 ON된 상태 이후 상기 제 3 및 제 4 스위치가 OFF된 상태에서, 상기 제 2 개별 커패시터에 저장된 전압을 이용하여 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행할 수 있다.In one embodiment, the feedback circuit is connected to the second individual capacitor in a state in which the third and fourth switches are turned off after the first and second switches are turned off and the third and fourth switches are turned on. Offset cancellation for the second operational amplifier may be performed using the stored voltage.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본 발명을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 기재된 추가적인 실시예가 존재할 수 있다.The above-described means for solving the problems is only illustrative and should not be construed as limiting the present invention. In addition to the exemplary embodiments described above, there may be additional embodiments described in the drawings and detailed description.
전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 저항 및 커패시터에 의해 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백함으로써 오프셋 제거를 수행하거나, 또는 커패시터에 저장된 전압을 이용하여 오프셋 제거를 수행할 수 있다.According to any one of the above-described problem solving means of the present invention, in the offset cancellation circuit for performing offset cancellation for an operational amplifier, the offset is removed by feeding back the voltage at the output terminal of the operational amplifier to the input terminal of the operational amplifier by means of a resistor and a capacitor. Offset removal may be performed using a voltage stored in the capacitor.
또한, 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로에 있어서, 공통 저항 및 공통 커패시터에 의해 복수의 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행할 수 있다.Also, in the offset cancellation circuit for performing offset cancellation for a plurality of operational amplifiers, offset cancellation for any one of the plurality of operational amplifiers may be performed by a common resistor and a common capacitor.
또한, 불필요한 신호가 피드백됨으로써 노이즈가 발생하고 회로의 동작이 불안정해지는 것을 방지할 수 있다. In addition, it is possible to prevent generation of noise and unstable operation of the circuit due to feedback of unnecessary signals.
또한, 집적 회로의 소형화를 도모할 수 있다.In addition, miniaturization of integrated circuits can be achieved.
본 발명의 효과들은 이상에서 언급된 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.
도 1은 복수의 연산 증폭기를 포함하는 회로를 도시한다.
도 2는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로 및 이러한 회로의 주파수 특성을 나타내는 그래프를 도시한다.
도 3은 오프셋 제거의 유무에 따른 주파수 특성을 시뮬레이션한 결과들을 도시한다.
도 4는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로 및 이러한 회로의 주파수 특성을 시뮬레이션한 결과들을 도시한다.
도 5는 본 발명의 일 실시예에 따른 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다.
도 6은 본 발명의 일 실시예에 따른 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다.1 shows a circuit comprising a plurality of operational amplifiers.
FIG. 2 shows a circuit for feeding back a voltage at an output terminal of an operational amplifier to an input terminal of the operational amplifier and a graph showing frequency characteristics of the circuit.
3 shows simulation results of frequency characteristics according to the presence or absence of offset cancellation.
4 shows a circuit that feeds back the voltage of the output terminal of the operational amplifier to the input terminal of the operational amplifier and simulation results of frequency characteristics of this circuit.
5 is an exemplary diagram of an offset cancellation circuit that performs offset cancellation for an operational amplifier in accordance with one embodiment of the present invention.
6 is an exemplary diagram of an offset cancellation circuit that performs offset cancellation for a plurality of operational amplifiers according to one embodiment of the present invention.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail so that those skilled in the art can easily practice the present invention with reference to the accompanying drawings. However, the present invention may be embodied in many different forms and is not limited to the embodiments described herein. And in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and similar reference numerals are attached to similar parts throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Throughout the specification, when a part is said to be "connected" to another part, this includes not only the case where it is "directly connected" but also the case where it is "electrically connected" with another element interposed therebetween. . In addition, when a part "includes" a certain component, this means that it may further include other components, not excluding other components, unless otherwise stated, and one or more other characteristics. However, it should be understood that it does not preclude the possibility of existence or addition of numbers, steps, operations, components, parts, or combinations thereof.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일한 도면 부호는 동일한 구성 요소를 지칭하며, "및/또는"은 언급된 구성요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 "제 1," "제 2," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않으며, 반드시 다른 구성요소를 의미하는 것은 아니다. 예로서, '제1 저항'과 '제2 저항'은 동일한 저항을 의미할 수도 있고, 다른 저항을 의미할 수도 있다.Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" and/or "comprising" does not exclude the presence or addition of one or more other elements other than the recited elements. Like reference numerals throughout the specification refer to like elements, and “and/or” includes each and every combination of one or more of the recited elements. In addition, expressions such as “first,” “second,” and the like used in this specification may modify various components regardless of order and/or importance, and to distinguish one component from another. It is used but does not limit the corresponding components and does not necessarily mean other components. For example, 'first resistance' and 'second resistance' may mean the same resistance or different resistances.
본 발명의 일 실시예에 따르면, 연산 증폭기에 대한 오프셋 제거를 수행하는 방법의 하나로, 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 피드백 회로를 연결할 수 있다.According to one embodiment of the present invention, as one of the methods for performing offset cancellation for an operational amplifier, a feedback circuit for feeding back a voltage at an output terminal of the operational amplifier to an input terminal of the operational amplifier may be connected.
도 2의 (a)는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로를 도시한다. 도 2의 (b)는 도 2의 (a)에 도시된 회로의 주파수 특성을 나타내는 그래프를 도시한다. 2(a) shows a circuit for feeding back the voltage of the output terminal of the operational amplifier to the input terminal of the operational amplifier. FIG. 2(b) is a graph showing frequency characteristics of the circuit shown in FIG. 2(a).
도 2의 (a)를 참조하면, 피드백 회로의 저항 R 및 커패시터 C는 하이 패스 필터(HPF, High Pass Filter)로 동작한다.Referring to (a) of FIG. 2, the resistor R and the capacitor C of the feedback circuit operate as a high pass filter (HPF).
도 2의 (b)를 참조하면, 입력 신호가 하이 패스 필터에 의해 저주파 신호가 필터링되어 출력된다. 이와 같이 연산 증폭기의 출력단의 전압을 입력단으로 피드백함으로써, 직류 오프셋 신호가 증폭되는 것을 방지할 수 있다.Referring to (b) of FIG. 2 , the low frequency signal of the input signal is filtered by the high pass filter and then output. In this way, by feeding back the voltage of the output terminal of the operational amplifier to the input terminal, it is possible to prevent the DC offset signal from being amplified.
도 3은 오프셋 제거의 유무에 따른 주파수 특성을 시뮬레이션한 결과들을 도시한다.3 shows simulation results of frequency characteristics according to the presence or absence of offset cancellation.
도 3의 (a)는 연산 증폭기의 이득이 32 dB이고 오프셋 제거를 수행한 경우이고, 도 3의 (b)는 동일한 이득의 연산 증폭기에서 오프셋 제거를 수행하지 않은 경우의 주파수 특성을 시뮬레이션한 결과이다. Figure 3 (a) shows the case where the gain of the operational amplifier is 32 dB and offset cancellation is performed, and Figure 3 (b) is the simulation result of the frequency characteristics when the operational amplifier with the same gain does not perform offset cancellation am.
도 3의 (a) 및 (b)의 결과를 비교하여 참조하면, 오프셋 제거를 수행함으로써 낮은 주파수 대역에서 이득을 감소시키고, 그 외의 대역에서의 이득은 유지할 수 있다.Comparing and referring to the results of (a) and (b) of FIG. 3 , by performing offset removal, the gain can be reduced in a low frequency band and the gain in other bands can be maintained.
도 3의 (d)는 연산 증폭기의 이득이 0 dB이고 오프셋 제거를 수행한 경우이고, 도 3의 (c)에서는 오프셋 제거를 수행하지 않은 경우의 주파수 특성을 시뮬레이션한 결과이다. 도 3의 (c) 및 (d)의 결과를 비교하여 참조하면, 상술한 바와 같이 오프셋 제거를 수행함으로써 낮은 주파수 대역에서 이득을 감소시키고, 그 외의 대역에서의 이득은 유지할 수 있다.FIG. 3(d) is a case where the gain of the operational amplifier is 0 dB and offset cancellation is performed, and FIG. 3(c) is a simulation result of frequency characteristics when offset cancellation is not performed. Comparing and referring to the results of (c) and (d) of FIG. 3, by performing the offset removal as described above, the gain in the low frequency band can be reduced and the gain in other bands can be maintained.
도 4는 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백하는 회로 및 이러한 회로의 주파수 특성을 시뮬레이션한 결과들을 도시한다.4 shows a circuit that feeds back the voltage of the output terminal of the operational amplifier to the input terminal of the operational amplifier and simulation results of frequency characteristics of this circuit.
도 4의 (a)는 연산 증폭기(401, 402, 403, 404)가 다단으로 연결된 회로를 도시한 것이다. 예를 들어, 연산 증폭기(401)는 이득이 A1인 저잡음 증폭기이고, 연산 증폭기(402, 403 및 404)는 각각 이득이 A2, A3, A4인 프로그래머블 이득 증폭기일 수 있다.4(a) shows a circuit in which
연산 증폭기(401)의 입력단에 신호가 입력되지 않는 경우에(VIN=0), 각 연산 증폭기(401, 402, 403, 404)의 출력단의 전압은 예를 들어 아래의 수학식 2 내지 수학식 5와 같이 나타날 수 있다.When a signal is not input to the input terminal of the operational amplifier 401 (V IN =0), the voltage of the output terminal of each
수학식 2에서 V1은 연산 증폭기(401)의 출력단의 전압이고, A1은 연산 증폭기(401)의 이득이고, VOS1은 연산 증폭기(401)의 오프셋 전압일 수 있다.In
수학식 3에서 V2는 연산 증폭기(402)의 출력단의 전압이고, A2는 연산 증폭기(402)의 이득이고, VOS2은 연산 증폭기(402)의 오프셋 전압일 수 있다.In
수학식 4에서 V3은 연산 증폭기(403)의 출력단의 전압이고, A3은 연산 증폭기(403)의 이득이고, VOS3은 연산 증폭기(403)의 오프셋 전압일 수 있다.In
수학식 5에서 V4는 연산 증폭기(404)의 출력단의 전압이고, A4는 연산 증폭기(404)의 이득이고, VOS4은 연산 증폭기(404)의 오프셋 전압일 수 있다.In Equation 5, V 4 is the voltage of the output terminal of the
도 4의 (b), (c)는 도 4의 (a)에 도시된 회로(402, 403)의 주파수 특성을 시뮬레이션한 결과들을 도시한다. 도 4의 (b), (c)를 참조하면, 낮은 주파수 대역에서 이득은 감소되고, 그 외의 대역에서는 기설정한 이득을 유지하고 있음을 확인할 수 있다.(b) and (c) of FIG. 4 show simulation results of the frequency characteristics of the
따라서, 도 4의 (a)에 도시된 회로와 같이 연산 증폭기의 출력단의 전압을 연산 증폭기의 입력단으로 피드백함으로써, 회로의 입력단 측의 오프셋 신호가 과도하게 증폭되는 것을 방지할 수 있다.Therefore, by feeding back the voltage of the output terminal of the operational amplifier to the input terminal of the operational amplifier as in the circuit shown in FIG.
다만, 연산 증폭기의 입력단으로 입력되는 신호가 있는 경우에는, 연산 증폭기의 출력 전압 중에서 오프셋 전압에 의한 성분뿐 아니라 입력 신호에 의한 성분도 연산 증폭기의 입력단으로 피드백될 수 있다. 이로 인해, 회로의 출력이 불안정해지고 노이즈가 발생하는 문제점이 있다.However, when there is a signal input to the input terminal of the operational amplifier, a component caused by an input signal as well as a component due to an offset voltage among output voltages of the operational amplifier may be fed back to the input terminal of the operational amplifier. Due to this, there is a problem in that the output of the circuit becomes unstable and noise is generated.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해서, 스위치를 OFF 또는 ON함으로써 연산 증폭기의 출력단의 전압의 피드백 여부를 제어할 수 있는 오프셋 제거 회로를 구현하는 방법을 제공하고자 한다.In order to solve the above-described problems, the present invention intends to provide a method for implementing an offset cancellation circuit capable of controlling whether or not a voltage of an output stage of an operational amplifier is fed back by turning a switch OFF or ON.
이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명의 일 실시예에 따른 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다. 도 5는 네 개의 연산 증폭기(501, 502, 503 및 504)가 다단으로 연결된 오프셋 제거 회로(500)를 도시한다. 예를 들어, 연산 증폭기(501)는 저잡음 증폭기이고, 연산 증폭기(502, 503 및 504)는 프로그래머블 이득 증폭기일 수 있다.5 is an exemplary diagram of an offset cancellation circuit that performs offset cancellation for an operational amplifier in accordance with one embodiment of the present invention. 5 shows an offset
도 5를 참조하면, 오프셋 제거 회로(500)는 연산 증폭기(502) 및 연산 증폭기(502)의 입력단 및 출력단에 연결되는 피드백 회로(510)를 포함할 수 있다. Referring to FIG. 5 , the offset
피드백 회로(510)는 연산 증폭기(502)의 출력 중 적어도 일부를 연산 증폭기(502)의 반전 입력단으로 피드백할 수 있다. 피드백 회로(510)는 저항(511), 커패시터(512) 및 하나 이상의 스위치를 포함할 수 있다.The
예를 들어, 피드백 회로(510)의 저항(511)은 연산 증폭기(502)의 출력단 및 노드(5a) 사이에 위치하고, 커패시터(512)는 노드(5a) 및 그라운드(ground) 사이에 위치할 수 있다.For example, the
피드백 회로(510)는 스위치(513) 및 스위치(514)를 포함할 수 있다. 스위치(513)는 연산 증폭기(502)의 출력단 및 저항(511) 사이에 위치하고, 스위치(514)는 연산 증폭기(502)의 반전 입력단 및 노드(5a) 사이에 위치할 수 있다.The
연산 증폭기(502)에 AC 신호가 입력되기 전인 제 1 모드에서 연산 증폭기(502)에 DC 전압인 공통 모드 전압(Common Mode Voltage)가 입력될 수 있다. 이때, 피드백 회로(510)는 예를 들어, 스위치(513) 및 스위치(514)가 ON된 상태에서, 저항(511) 및 커패시터(512)에 의해 연산 증폭기(502)의 출력단의 전압을 연산 증폭기(502)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이와 동시에 공통 모드 전압에 의해 커패시터(512)가 충전될 수 있다. 예를 들어, 커패시터(512)에 저장되는 전압은 스위치(513) 및 스위치(514)가 ON된 상태에서의 피드백에 기초하여 결정될 수 있다.In the first mode before an AC signal is input to the
커패시터(512)가 충분히 충전되고 연산 증폭기(502)에 AC 신호가 입력되는 제 2 모드 이전에 스위치(513)가 OFF될 수 있다.The
즉, 제 1 모드에서는 피드백 회로(510)의 스위치(513) 및 스위치(514)가 ON된 상태이고, 제 2 모드에서 스위치(513)는 OFF되고 스위치(514)는 ON 상태를 유지할 수 있다.That is, in the first mode, the
제 2 모드에서 피드백 회로(510)는 예를 들어, 스위치(513)가 OFF되고 스위치(514)가 ON된 상태에서, 커패시터(512)에 저장된 전압을 이용하여 오프셋 제거를 수행할 수 있다.In the second mode, the
이때, 스위치(513)를 OFF함으로써 연산 증폭기(502)의 출력이 피드백되지 않을 수 있다. 즉, 스위치(513)가 OFF된 상태에서는 연산 증폭기(502)의 출력단의 전압이 연산 증폭기(502)의 입력단으로 피드백되지 않으므로, 연산 증폭기(502)의 입력 신호의 성분에 기초한 오프셋 제거가 수행되지 않고, 커패시터(512)에 저장된 전압에 기초하여 오프셋 제거가 수행될 수 있다.At this time, the output of the
따라서, 피드백 회로(510)의 스위치(513)를 OFF하고 커패시터(512)에 저장된 전압을 이용하여 오프셋 제거를 수행함으로써, 입력 신호 성분이 불필요하게 피드백되는 것을 방지할 수 있다.Accordingly, by turning off the
계속해서 도 5를 참조하면, 오프셋 제거 회로는 연산 증폭기(503) 및 연산 증폭기(503)의 입력단 및 출력단에 연결되는 피드백 회로(520)를 더 포함할 수 있다.Continuing to refer to FIG. 5 , the offset cancellation circuit may further include an
예를 들어, 피드백 회로(520)는, 연산 증폭기(503)의 출력단 및 노드(5b) 사이에 위치하는 저항(521), 노드(5b) 및 그라운드 사이에 위치하는 커패시터(522), 연산 증폭기(503)의 출력단 및 저항(521) 사이에 위치하는 스위치(523) 및 연산 증폭기(503)의 반전 입력단 및 노드(5b) 사이에 위치하는 스위치(524)를 포함할 수 있다.For example, the
피드백 회로(510)에 대해 상술한 바와 마찬가지로, 제 1 모드에서 피드백 회로(520)는 스위치(523) 및 스위치(524)가 ON된 상태에서, 저항(521) 및 커패시터(522)에 의해 연산 증폭기(503)의 출력단의 전압을 연산 증폭기(503)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이때, 공통 모드 전압에 의해 커패시터(522)가 충전될 수 있다.As described above for the
또한, 제 2 모드에서 피드백 회로(520)는 스위치(523)가 OFF되고 스위치(524)가 ON된 상태에서, 커패시터(522)에 저장된 전압을 이용하여 오프셋 제거를 수행할 수 있다.Also, in the second mode, the
도 5에 도시된 오프셋 제거 회로는 연산 증폭기마다 피드백 회로를 각각 연결함으로써, 각 연산 증폭기에 대해 개별적으로 오프셋 제거를 수행할 수 있다. 따라서, 복수의 연산 증폭기를 포함하는 회로에 대한 오프셋 제거를 수행하기 위해서는 각 연산 증폭기에 대응하는 저항 및 커패시터를 포함해야 한다.The offset cancellation circuit shown in FIG. 5 can individually perform offset cancellation for each operational amplifier by connecting a feedback circuit to each operational amplifier. Therefore, in order to perform offset cancellation for a circuit including a plurality of operational amplifiers, a resistor and a capacitor corresponding to each operational amplifier must be included.
피드백 회로에 포함되는 저항 및 커패시터에 의해 이득의 극점(pole)과 영점(zero)이 결정되므로, 연산 증폭기에 대한 오프셋 제거를 수행하기 위해서는 일반적으로 큰 값을 가지는 저항과 커패시터를 이용할 필요가 있다.Since the pole and zero point of the gain are determined by the resistor and capacitor included in the feedback circuit, it is generally necessary to use a resistor and capacitor having a large value in order to perform offset cancellation for the operational amplifier.
이하에서는, 일 실시예로서 복수의 연산 증폭기가 저항 및 커패시터를 공유함으로써 소형화가 가능한 오프셋 제거 회로를 설명하기로 한다.Hereinafter, as an example, an offset cancellation circuit that can be miniaturized by sharing resistors and capacitors between a plurality of operational amplifiers will be described.
도 6은 본 발명의 일 실시예에 따른 복수의 연산 증폭기에 대한 오프셋 제거를 수행하는 오프셋 제거 회로의 예시적인 도면이다. 도 6은 네 개의 연산 증폭기(601, 602, 603 및 604)가 다단으로 연결된 오프셋 제거 회로(600)를 도시한다. 예를 들어, 연산 증폭기(601)는 저잡음 증폭기이고, 연산 증폭기(602, 603 및 604)는 프로그래머블 이득 증폭기일 수 있다.6 is an exemplary diagram of an offset cancellation circuit that performs offset cancellation for a plurality of operational amplifiers according to one embodiment of the present invention. 6 shows an offset
도 6을 참조하면, 오프셋 제거 회로(600)는 연산 증폭기(602), 연산 증폭기(603) 및 피드백 회로(610)를 포함할 수 있다. 연산 증폭기(603)는 연산 증폭기(602)의 출력을 입력으로 할 수 있다.Referring to FIG. 6 , an offset
피드백 회로(610)는 연산 증폭기(602)의 출력 중 적어도 일부를 연산 증폭기(602)의 반전 입력단으로 피드백할 수 있다. 또한, 피드백 회로(610)는 연산 증폭기(603)의 출력 중 적어도 일부를 연산 증폭기(603)의 반전 입력단으로 피드백할 수 있다.The
피드백 회로(610)는 하나 이상의 저항, 하나 이상의 커패시터 및 하나 이상의 스위치를 포함할 수 있다. 예를 들어, 피드백 회로(610)는 공통 저항(611), 공통 커패시터(612) 및 스위치(613, 614, 615 및 616)를 포함할 수 있다.
공통 저항(611)은 연산 증폭기(602)의 출력단 및 연산 증폭기(603)의 출력단에 연결된 노드(6a) 및 연산 증폭기(602)의 반전 입력단 및 연산 증폭기(603)의 반전 입력단에 연결된 노드(6b) 사이에 위치할 수 있다. 공통 커패시터(612)는 노드(6b) 및 그라운드(ground) 사이에 위치할 수 있다.The
스위치(613)는 연산 증폭기(602)의 출력단 및 노드(6a) 사이에 위치할 수 있다. 스위치(614)는 연산 증폭기(602)의 반전 입력단 및 노드(6b) 사이에 위치할 수 있다. 스위치(615)는 연산 증폭기(603)의 출력단 및 노드(6a) 사이에 위치할 수 있다. 스위치(616)는 연산 증폭기(603)의 반전 입력단 및 노드(6b) 사이에 위치할 수 있다.The
피드백 회로(610)는 하나 이상의 개별 커패시터(617, 618)를 더 포함할 수 있다. 개별 커패시터(617, 618)는 각 연산 증폭기(602, 603)의 반전 입력단에 연결될 수 있다. 예를 들어, 개별 커패시터(617)는 연산 증폭기(602)의 반전 입력단에 연결되고, 개별 커패시터(618)는 연산 증폭기(603)의 반전 입력단에 연결될 수 있다.The
도 5의 오프셋 제거 회로(500)와 달리 도 6의 오프셋 제거 회로(600)는 연산 증폭기(602) 및 연산 증폭기(603)가 공통 저항(611) 및 공통 커패시터(612)를 공유할 수 있다. 공유된 공통 저항(611) 및 공통 커패시터(612)에 의해, 연산 증폭기(602, 603) 중 어느 하나에 대한 오프셋 제거를 수행할 수 있다.Unlike the offset
연산 증폭기(602) 및 연산 증폭기(603)에 AC 신호가 입력되기 전인 제 1 모드에서 연산 증폭기(602) 및 연산 증폭기(603)에 DC 전압인 공통 모드 전압이 입력될 수 있다.In the first mode before AC signals are input to the
제 1 모드에서 피드백 회로(610)는 스위치(613, 614)가 ON되고 스위치(615, 616)가 OFF된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(602)의 출력을 연산 증폭기(602)의 반전 입력단으로 피드백함으로써, 연산 증폭기(602)에 대한 오프셋 제거를 수행할 수 있다.In the first mode, the
피드백 회로(610)는 스위치(613, 614)가 OFF되고 스위치(615, 616)가 ON된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(603)의 출력을 연산 증폭기(603)의 반전 입력단으로 피드백함으로써, 연산 증폭기(603)에 대한 오프셋 제거를 수행할 수 있다.The
예를 들어, 피드백 회로(510)는 제 1 모드의 제 1 시간 구간에서, 스위치(613) 및 스위치(614)가 ON되고, 스위치(615) 및 스위치(616)가 OFF된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(602)의 출력단의 전압을 연산 증폭기(602)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이때, 스위치(615) 및 스위치(616)가 OFF된 상태이므로, 연산 증폭기(603)의 출력단의 전압은 피드백되지 않는다. 이와 동시에 공통 모드 전압에 의해 개별 커패시터(617)가 충전될 수 있다.For example, the
또한, 피드백 회로(510)는 제 1 모드의 제 2 시간 구간(예컨대, 제 1 시간 구간 이후의 시간 구간)에서, 스위치(615) 및 스위치(616)가 ON되고, 스위치(613) 및 스위치(614)가 OFF된 상태에서, 공통 저항(611) 및 공통 커패시터(612)에 의해 연산 증폭기(603)의 출력단의 전압을 연산 증폭기(603)의 입력단으로 피드백함으로써 오프셋 제거를 수행할 수 있다. 이때, 스위치(613) 및 스위치(614)가 OFF된 상태이므로, 연산 증폭기(602)의 출력단의 전압은 피드백되지 않는다. 이와 동시에 공통 모드 전압에 의해 개별 커패시터(618)가 충전될 수 있다.In addition, in the
개별 커패시터(617) 및 개별 커패시터(618)가 충분히 충전되고 연산 증폭기(602)에 AC 신호가 입력되는 제 2 모드 이전에 스위치(613, 614, 615, 616)가 OFF될 수 있다. 제 2 모드에서눈 개별 커패시터(617) 및 개별 커패시터(618)에 의해 연산 증폭기(602) 및 연산 증폭기(603)에 대한 오프셋 제거가 수행될 수 있다.The
예를 들어, 제 2 모드에서 피드백 회로(610)는 스위치(613, 614)가 OFF된 상태에서, 개별 커패시터(617)에 저장된 전압을 이용하여 연산 증폭기(602)에 대한 오프셋 제거를 수행할 수 있다.For example, in the second mode, the
또한, 피드백 회로(610)는 스위치(615, 616)가 OFF된 상태에서, 개별 커패시터(618)에 저장된 전압을 이용하여 연산 증폭기(603)에 대한 오프셋 제거를 수행할 수 있다.In addition, the
이득의 극점 및 영점을 결정하는 공통 저항(611) 및 공통 커패시터(612)와 달리, 개별 커패시터(617, 618)는 전압을 저장하는 역할을 수행하기 위한 것이므로 큰 값을 가지지 않아도 된다.Unlike the
따라서, 복수의 연산 증폭기를 포함하는 오프셋 제거 회로(600)에 있어서, 큰 값을 가지는 공통 저항(611) 및 공통 커패시터(612)를 공유함으로써, 비교적 작은 공간을 활용하여 오프셋 제거를 수행할 수 있다. 이를 통해 집적 회로의 소형화를 도모할 수 있다.Therefore, in the offset
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The above description of the present invention is for illustrative purposes, and those skilled in the art can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the detailed description above, and all changes or modifications derived from the meaning and scope of the claims and equivalent concepts should be construed as being included in the scope of the present invention. do.
500: 오프셋 제거 회로 600: 오프셋 제거 회로
510, 520: 피드백 회로 610: 피드백 회로
511: 저항 611: 공통 저항
512: 커패시터 612: 공통 커패시터
513, 514: 스위치 613, 614, 615, 616: 스위치
5a, 5b: 노드 6a, 6b: 노드
617, 618: 개별 커패시터500: Offset elimination circuit 600: Offset elimination circuit
510, 520: feedback circuit 610: feedback circuit
511: resistance 611: common resistance
512
513, 514:
5a, 5b:
617, 618: separate capacitors
Claims (10)
연산 증폭기; 및
상기 연산 증폭기의 출력 중 적어도 일부를 상기 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고,
상기 피드백 회로는,
상기 연산 증폭기의 출력단 및 제 1 노드 사이에 위치하는 저항;
상기 제 1 노드 및 그라운드(ground) 사이에 위치하는 커패시터;
상기 연산 증폭기의 출력단 및 상기 저항 사이에 위치하는 제 1 스위치; 및
상기 반전 입력단 및 상기 제 1 노드 사이에 위치하는 제 2 스위치
를 포함하고,
상기 연산 증폭기에 DC 전압인 공통 모드 전압이 입력되고 AC 신호가 입력되기 전인 제 1 모드는 상기 제 1 스위치 및 상기 제 2 스위치가 온(ON)된 상태에서, 상기 저항 및 커패시터에 의해 상기 연산 증폭기의 출력단의 전압이 상기 연산 증폭기의 입력단으로 피드백됨으로써 상기 오프셋 제거를 수행하고,
상기 제 1 모드에서 상기 연산 증폭기에 상기 AC 신호가 입력되는 제 2 모드로 변경되기 전에 상기 제 1 스위치가 오프(OFF)되고,
상기 제 2 모드는 상기 제 1 스위치가 오프(OFF)되고 상기 제 2 스위치가 온(ON)된 상태에서, 상기 커패시터에 저장된 전압을 이용하여 상기 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
An offset cancellation circuit for performing offset cancellation for an operational amplifier, comprising:
operational amplifier; and
A feedback circuit for feeding back at least a portion of the output of the operational amplifier to an inverting input terminal of the operational amplifier;
The feedback circuit,
a resistor positioned between an output terminal of the operational amplifier and a first node;
a capacitor positioned between the first node and ground;
a first switch positioned between an output terminal of the operational amplifier and the resistor; and
A second switch located between the inverting input terminal and the first node
including,
In a first mode in which a common mode voltage, which is a DC voltage, is input to the operational amplifier and before an AC signal is input, the operational amplifier is operated by the resistor and the capacitor in a state in which the first switch and the second switch are turned on. The offset removal is performed by feeding back the voltage of the output terminal of the operational amplifier to the input terminal of the operational amplifier.
The first switch is turned off before changing from the first mode to a second mode in which the AC signal is input to the operational amplifier;
The second mode is to perform the offset cancellation using the voltage stored in the capacitor in a state in which the first switch is turned off and the second switch is turned on.
상기 커패시터에 저장된 전압은 상기 제 1 스위치 및 상기 제 2 스위치가 온(ON)된 상태에서의 피드백에 기초하여 결정되는 것인, 오프셋 제거 회로.
According to claim 1,
The voltage stored in the capacitor is determined based on feedback in a state in which the first switch and the second switch are turned on, the offset cancellation circuit.
상기 제 1 스위치를 오프(OFF)함으로써 상기 연산 증폭기의 출력은 피드백되지 않는 것인, 오프셋 제거 회로.
According to claim 1,
By turning off the first switch, the output of the operational amplifier is not fed back, the offset cancellation circuit.
제 1 연산 증폭기;
상기 제 1 연산 증폭기의 출력을 입력으로 하는 제 2 연산 증폭기; 및
상기 제 1 연산 증폭기의 출력 중 적어도 일부를 상기 제 1 연산 증폭기의 반전 입력단으로 피드백하고, 상기 제 2 연산 증폭기의 출력 중 적어도 일부를 상기 제 2 연산 증폭기의 반전 입력단으로 피드백하는 피드백 회로를 포함하고,
상기 피드백 회로는,
상기 제 1 연산 증폭기의 출력단 및 제 2 연산 증폭기의 출력단에 연결된 제 1 노드 및 상기 제 1 및 제 2 연산 증폭기의 반전 입력단에 연결된 제 2 노드 사이에 위치하는 공통 저항; 및
상기 제 2 노드 및 그라운드(ground) 사이에 위치하는 공통 커패시터
를 포함하는 것인, 오프셋 제거 회로.
An offset cancellation circuit for performing offset cancellation for a plurality of operational amplifiers,
a first operational amplifier;
a second operational amplifier receiving the output of the first operational amplifier as an input; and
A feedback circuit for feeding back at least a portion of the output of the first operational amplifier to an inverting input of the first operational amplifier and feeding back at least a portion of the output of the second operational amplifier to an inverting input of the second operational amplifier; ,
The feedback circuit,
a common resistor located between a first node connected to the output terminals of the first operational amplifier and the output terminals of the second operational amplifier and a second node connected to inverting input terminals of the first and second operational amplifiers; and
A common capacitor positioned between the second node and ground
Comprising, an offset cancellation circuit.
상기 피드백 회로는 상기 공통 저항 및 상기 공통 커패시터를 공유하고, 상기 공유된 공통 저항 및 공통 커패시터에 의해 상기 제 1 및 제 2 연산 증폭기 중 어느 하나에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
According to claim 4,
wherein the feedback circuit shares the common resistance and the common capacitor, and performs offset cancellation for any one of the first and second operational amplifiers by the shared common resistance and common capacitor.
상기 피드백 회로는
상기 제 1 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 1 스위치;
상기 제 1 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 2 스위치;
상기 제 2 연산 증폭기의 출력단 및 상기 제 1 노드 사이에 위치하는 제 3 스위치; 및
상기 제 2 연산 증폭기의 반전 입력단 및 상기 제 2 노드 사이에 위치하는 제 4 스위치
를 더 포함하는 것인, 오프셋 제거 회로.
According to claim 4,
The feedback circuit is
a first switch positioned between an output terminal of the first operational amplifier and the first node;
a second switch positioned between an inverting input terminal of the first operational amplifier and the second node;
a third switch positioned between an output terminal of the second operational amplifier and the first node; and
A fourth switch located between the inverting input terminal of the second operational amplifier and the second node
Which further comprises, the offset removal circuit.
상기 제 1 및 제 2 스위치가 ON되고 상기 제 3 및 제 4 스위치가 오프(OFF)된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 1 연산 증폭기의 출력이 상기 제 1 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행하고,
상기 제 1 및 제 2 스위치가 오프(OFF)되고 상기 제 3 및 제 4 스위치가 ON된 상태에서, 상기 공통 저항 및 상기 공통 커패시터에 의해 상기 제 2 연산 증폭기의 출력이 상기 제 2 연산 증폭기의 반전 입력단으로 피드백됨으로써 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
According to claim 6,
In a state where the first and second switches are turned on and the third and fourth switches are turned off, the output of the first operational amplifier is inverted by the common resistance and the common capacitor. Offset cancellation for the first operational amplifier is performed by being fed back to an input terminal;
In a state in which the first and second switches are turned off and the third and fourth switches are turned on, the output of the second operational amplifier is inverted by the common resistance and the common capacitor. The offset cancellation circuit for performing offset cancellation for the second operational amplifier by being fed back to an input terminal.
상기 피드백 회로는
상기 제 1 연산 증폭기의 반전 입력단에 연결되는 제 1 개별 커패시터; 및
상기 제 2 연산 증폭기의 반전 입력단에 연결되는 제 2 개별 커패시터
를 더 포함하는 것인, 오프셋 제거 회로.
According to claim 7,
The feedback circuit is
a first discrete capacitor connected to the inverting input of the first operational amplifier; and
A second individual capacitor connected to the inverting input of the second operational amplifier
Which further comprises, the offset removal circuit.
상기 피드백 회로는 상기 제 1 및 제 2 스위치가 온(ON)되고 상기 제 3 및 제 4 스위치가 오프(OFF)된 상태 이후 상기 제 1 및 제 2 스위치가 오프(OFF)된 상태에서, 상기 제 1 개별 커패시터에 저장된 전압을 이용하여 상기 제 1 연산 증폭기에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.
According to claim 8,
The feedback circuit is configured in a state in which the first and second switches are turned off after the first and second switches are turned on and the third and fourth switches are turned off, and the first and second switches are turned off. 1 performing offset cancellation for the first operational amplifier using a voltage stored in an individual capacitor.
상기 피드백 회로는 상기 제 1 및 제 2 스위치가 오프(OFF)되고 상기 제 3 및 제 4 스위치가 온(ON)된 상태 이후 상기 제 3 및 제 4 스위치가 오프(OFF)된 상태에서, 상기 제 2 개별 커패시터에 저장된 전압을 이용하여 상기 제 2 연산 증폭기에 대한 오프셋 제거를 수행하는 것인, 오프셋 제거 회로.According to claim 8,
In a state in which the third and fourth switches are turned off after the first and second switches are turned off and the third and fourth switches are turned on, the feedback circuit is configured to and performing offset cancellation for the second operational amplifier using a voltage stored in two separate capacitors.
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