DE102016117464A1

DE102016117464A1 - Analog-Digital-Wandlung mit analoger Filterung

Info

Publication number: DE102016117464A1
Application number: DE102016117464.5A
Authority: DE
Inventors: Martin Pernull; Peter Bogner
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2016-09-16
Filing date: 2016-09-16
Publication date: 2018-03-22
Anticipated expiration: 2036-09-17
Also published as: CN107835018A; US10056916B2; CN107835018B; US20180083649A1; DE102016117464B4

Abstract

Eine Schaltung (100) umfasst einen Eingangsanschluss (141), der eingerichtet ist, um ein analoges Eingangssignal (142) zu empfangen. Die Schaltung (100) umfasst auch ein Kombinationselement (601), welches eingerichtet ist, um mehrere zeitversetzte Signalwerte des Eingangssignals (142) zu einem analogen Kombinationssignal (144) zu kombinieren. Die Schaltung (100) umfasst auch einen Quantisierer (131) mit einem Wandler-Kern, der eingerichtet ist, um das Kombinationssignal (144) durch passive Ladung Umverteilung vom Kombinationselement (601) zu empfangen und in ein digitales Ausgangssignal (145) zu wandeln. Solche Techniken können also eine Analog-Digital-Wandlung mit Filterung in der Analogdomäne ermöglichen.

Description

TECHNISCHES GEBIET
Verschiedene Beispiele betreffend einen Analog-Digital-Wandler, der eingerichtet ist, um eine Filterung eines Eingangssignal in der Analogdomäne durchzuführen.
HINTERGRUND
Analog-Digital-Wandler (engl. analog-digital converters; ADCs) werden zum Beispiel als integrierte Schaltkreise (engl. integrated circuits; ICs) in verschiedenen Anwendungen eingesetzt. Zum Beispiel werden Analog-Digital-Wandler dazu verwendet, um Messsignale in die Digitaldomäne umzusetzen. Häufig dienen die entsprechenden digitalen Ausgangssignale als Basis zur Entscheidungsfindung für nachgeschaltete Prozesse. Deshalb ist es typischerweise erstrebenswert, eine präzise Wandlung des analogen Eingangssignals durchzuführen. Die Integrität der Messung bzw. der Entscheidungsfindung hängt nämlich typischerweise von dem Konfidenzniveau der Wandlung ab. Höheres Signalrauschen kann dabei die Integrität der Messung bzw. der Entscheidungsfindung herabsetzen.
Es sind Techniken bekannt, um Signalrauschen bei der Analog-Digital-Wandlung zu reduzieren. Zum Beispiel ist es bekannt, mehrere Messungen durch Mittelwertbildung von N Signalwerten in der Digitaldomäne zu kombinieren und dadurch insbesondere unkorreliertes Signalrauschen zu reduzieren. Dabei wird das Signalrauschen typischerweise um einen Faktor 1/N auf σ²/N reduziert werden, wobei σ² die Rauschvarianz bezeichnet und N die Anzahl der gemittelten Signalwerte ist. Zum Beispiel kann die Mittelwertbildung mit einem gleitenden Durchschnittsfilter (engl. moving average) erfolgen. Ein solcher gleitender Durchschnittsfilter kann in der Digitaldomäne durch Verzögerungselemente und Addierelemente einfach implementiert werden. Ein Nachteil einer solche Technik ist, dass die Bandbreite des digitalen Ausgangssignals aufgrund der entsprechenden Tiefpassfilterung reduziert wird. Deshalb ist typischerweise die Reaktionsgeschwindigkeit, die zur Entscheidungsfindung zur Verfügung steht, begrenzt bzw. herabgesetzt. Zum Beispiel reflektiert das digitale Ausgangssignal bei einer Mittelwertbildung von N Abtastpunkten erst nach einer Verzögerung von (N – 1)T den Wert des Eingangssignals im Falle einer Stufenfunktion. Dabei bezeichnet T die Zeit zwischen zwei benachbarten Abtastpunkten.
In manchen Anwendungsfällen – zum Beispiel für analoge Eingangssignale mit einer starken Zeitabhängigkeit – kann eine solche Tiefpassfilterung die Bandbreite des digitalen Ausgangssignals um einen nicht akzeptablen Betrag herabsetzen.
Oftmals wird in solchen Fällen der Tiefpassfilterung in der Digitaldomäne eine Heruntertaktung (engl. decimation) des digitalen Ausgangssignals nach dem Tiefpassfilter vorgenommen. Dies basiert auf der Erkenntnis, dass die Bandbreite aufgrund der Tiefpassfilterung ohnehin limitiert ist, so dass typischerweise kein Vorteil daraus erzielt werden kann, wenn das digitale Ausgangssignal dieselbe Abtast-Frequenz aufweist, wie der Analog-Digital-Wandler. Zum Beispiel könnte die Frequenz des digitalen Ausgangssignals von 1/T auf einen Wert von 1/(N × T) herabgesetzt werden. Für einen solchen Fall kann keine Verzögerung in dem oben stehend beschriebenen Beispiel der Stufenfunktion am analogen Eingangssignal beobachtet werden; dies ist der Fall, da das gesamte System eine Funktionsweise aufweist, welche der eines Analog-Digital-Wandlers, der mit einer geringeren Abtast-Frequenz arbeitet, entspricht. Die erreichte Reduktion des Signalrauschen beträgt weiterhin σ²/N, jedoch ist die am Analog-Digital-Wandler ursprünglich eingesetzte Abtastrate nicht am Ausgang verfügbar. Deshalb ist ein solcher Ansatz in Bezug auf Verarbeitungsgeschwindigkeit und Leistungsaufnahme vergleichsweise ineffizient.
Um Alias-Effekte zu vermeiden, kann es darüber hinaus typischerweise erforderlich sein, eine Bandbreitenbegrenzung der analogen Eingangssignale in der Analogdomäne mittels eines analogen Filters vorzunehmen. Alternativ können auch Abtast-Techniken mit zufälligem Schema, zum Beispiel durch additives zufälliges Abtasten, Jitter, etc., angewendet werden, um den Alias-Effekt zu vermeiden. Solche Techniken weisen wiederum die Einschränkung eines nicht zwingend deterministischen Ablaufs und komplizierter Signalverarbeitung auf.
ZUSAMMENFASSUNG
Deshalb besteht ein Bedarf für verbesserte Techniken der Analog-Digital-Wandlung. Insbesondere besteht ein Bedarf für solche Techniken, welche zumindest einige der oben genannten Nachteile und Einschränkungen reduzieren oder beheben.
Diese Aufgabe wird von den Merkmalen der unabhängigen Patentansprüche gelöst. Die abhängigen Patentansprüche definieren Ausführungsformen.
In einem Beispiel umfasst eine Schaltung einen Eingangsanschluss, der eingerichtet ist, um ein analoges Eingangssignal zu empfangen. Die Schaltung umfasst auch ein Kombinationselement, das eingerichtet ist, um mehrere zeitversetzte Signalwerte des Eingangssignals zu einem analogen Kombinationssignal zu kombinieren. Die Schaltung umfasst auch einen Quantisierer mit einem Wandler-Kern. Der Wandler-Kern ist eingerichtet, um das Kombinationssignal durch passive Ladungsumverteilung vom Kombinationselement zu empfangen und in ein digitales Ausgangssignal zu wandeln. Beispielsweise wäre es in manchen Beispielen möglich, dass der analoge Tiefpassfilter ein zeitdiskreter analoger Tiefpassfilter ist.
In einem weiteren Beispiel umfasst ein ADC einen Eingangsanschluss, der eingerichtet ist, um ein analoges Eingangssignal zu empfangen. Der ADC umfasst auch einen analogen Tiefpassfilter, der eingerichtet ist, um das Eingangssignal zum Erhalten eines gefilterten Signals zu filtern. Der ADC umfasst auch einen Wandler-Kern, der eingerichtet ist, um das gefilterter Signal vom Tiefpassfilter zu empfangen und in ein digitales Ausgangssignal zu wandeln. Der analoge Tiefpassfilter bildet eine Eingangsstufe des Wandler-Kerns aus. Beispielsweise wäre es in manchen Beispielen möglich, dass der analoge Tiefpassfilter ein zeitdiskreter analoger Tiefpassfilter ist.
In einem weiteren Beispiel umfasst ein Verfahren das Empfangen eines analogen Eingangssignals. Das Verfahren umfasst auch das Kombinieren von unterschiedlichen Signalwerten des Eingangssignals zum Erhalten eines analogen Kombinationssignals. Das Verfahren umfasst auch das Übertragen des Kombinationssignals durch passive Ladungsumverteilung und das Wandeln des Kombinationssignals in ein digitales Ausgangssignal.
In einem weiteren Beispiel umfasst ein Verfahren das Empfangen eines analogen Eingangssignals. Das Verfahren umfasst auch das Filtern des Eingangssignals mittels eines analogen Tiefpassfilters, um ein gefiltertes Signal zu erhalten. Das Verfahren umfasst auch das empfangen des gefilterten Signals vom Tiefpassfilter und das Wandeln des empfangenen, gefilterten Signals in ein digitales Ausgangssignal. Der Tiefpassfilter bildet die Eingangsstufe des Wandler-Kerns aus.
Die oben dargelegten Merkmale und Merkmale, die nachfolgend beschrieben werden, können nicht nur in den entsprechenden explizit dargelegten Kombinationen verwendet werden, sondern auch in weiteren Kombinationen oder isoliert, ohne den Schutzumfang der vorliegenden Erfindung zu verlassen.
KURZE BESCHREIBUNG DER FIGUREN
1 illustriert schematisch eine Schaltung gemäß verschiedener Ausführungsformen, die ein Kombinationselement umfasst, welches eingerichtet ist, um mehrere zeitversetzte Signalwerte eines analogen Eingangssignals zu einem analogen Kombinationssignal zu kombinieren.
2 ist ein Flussdiagramm eines Verfahrens gemäß verschiedener Ausführungsformen.
3 illustriert schematisch eine mögliche Implementierung der Schaltung der 1 gemäß verschiedener Ausführungsformen.
4 illustriert schematisch eine mögliche Implementierung der Schaltung der 1 gemäß verschiedener Ausführungsformen.
5 illustriert schematisch eine mögliche Implementierung der Schaltung der 1 gemäß verschiedener Ausführungsformen.
6 illustriert schematisch eine mögliche Implementierung der Schaltung der 1 gemäß verschiedener Ausführungsformen.
7 illustriert schematisch eine mögliche Implementierung der Schaltung der 1 gemäß verschiedener Ausführungsformen.
8 illustriert schematisch ein Abtast-Schema mit dem die zeitversetzten Signalwerte des Eingangssignals gemäß verschiedener Ausführungsformen abgetastet werden.
9 illustriert schematisch ein Abtast-Schema mit dem die zeitversetzten Signalwerte des Eingangssignals gemäß verschiedener Ausführungsformen abgetastet werden.
10 illustriert schematisch ein Abtast-Schema mit dem die zeitversetzten Signalwerte des Eingangssignals gemäß verschiedener Ausführungsformen abgetastet werden.
11 illustriert schematisch eine Schaltung gemäß verschiedener Ausführungsformen, wobei die Schaltung mehrere Kombinationselemente umfasst, die jeweils eingerichtet sind, um mehrere zeitversetzte Signalwerte eines entsprechenden Eingangssignals zu einem jeweiligen analogen Kombinationssignal zu kombinieren.
12 illustriert schematisch eine mögliche Implementierung der Schaltung der 11 gemäß verschiedener Ausführungsformen.
13 illustriert schematisch ein Abtast-Schema mit dem die zeitversetzten Signalwerte des Eingangssignals gemäß verschiedener Ausführungsformen abgetastet werden.
DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
Die oben beschriebenen Eigenschaften, Merkmale und Vorteile dieser Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich im Zusammenhang mit der folgenden Beschreibung der Ausführungsbeispiele, die im Zusammenhang mit den Zeichnungen näher erläutert werden.
Nachfolgend wird die vorliegende Erfindung anhand bevorzugter Ausführungsformen unter Bezugnahme auf die Zeichnungen näher erläutert. In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder ähnliche Elemente. Die Figuren sind schematische Repräsentationen verschiedener Ausführungsformen der Erfindung. In den Figuren dargestellte Elemente sind nicht notwendigerweise maßstabsgetreu dargestellt. Vielmehr sind die verschiedenen in den Figuren dargestellten Elemente derart wiedergegeben, dass ihre Funktion und genereller Zweck dem Fachmann verständlich wird. In den Figuren dargestellte Verbindungen und Kopplungen zwischen funktionellen Einheiten und Elementen können auch als indirekte Verbindung oder Kopplung implementiert werden. Eine Verbindung oder Kopplung kann drahtgebunden oder drahtlos implementiert sein. Funktionale Einheiten können als Hardware, Software oder eine Kombination aus Hardware und Software implementiert werden.
Nachfolgend werden Techniken zur Analog-Digital-Wandlung (A/D-Wandlung) beschrieben. In verschiedenen Beispielen werden dabei ADCs eingesetzt, die zum Beispiel gemäß des Wägeverfahrens (engl. successive approximation register, SAR) arbeiten. Jedoch können die entsprechenden Techniken auch auf andere ADCs übertragen werden, die zum Beispiel auf dem Delta-Sigma-Verfahren beruhen. Zur Beschreibung verschiedener Beispiele wird nachfolgend primär auf ADCs Bezug genommen, die gemäß dem Wägeverfahren arbeiten. Die entsprechenden Techniken können aber unmittelbar auch auf andere ADCs übertragen werden.
Die beschriebenen Techniken können in verschiedenen Anwendungsgebieten eingesetzt werden. Zum Beispiel kann die A/D-Wandlung im Zusammenhang mit Messtechniken verwendet werden, bei welchen ein analoges Eingangssignal von einem Sensor oder mehrere Eingangssignale von mehreren Sensoren empfangen werden. Die Eingangssignale sind dann typischerweise indikativ für eine physikalische Observable. Zum Beispiel kann die A/D-Wandlung im Zusammenhang mit Mikrofonen verwendet werden, welche zum Beispiel basierend auf einem Drucksensor Umgebungsgeräusche im analogen Eingangssignal abbilden.
In manchen Beispielen wird eine Filterung des analogen Eingangssignals noch vor der A/D-Wandlung durchgeführt. Die Filterung kann also in der Analogdomäne durchgeführt werden. Die Filterung kann zum Beispiel einem Tiefpassfilter entsprechen. Z.B. kann die Filterung zeitdiskret sein. Zum Beispiel kann die Filterung durch Kombination mehrerer zeitversetzter Signalwerte oder insbesondere Mittelwertbildung umgesetzt werden. Beispielsweise wäre es möglich, dass mehrere unterschiedliche Signalwerte zu einem analogen Kombinationssignal kombiniert werden. Die zeitversetzten Signalwerte können dabei zum Beispiel unterschiedlichen Abtastpunkten (engl. sample points oder sample time points) des Eingangssignals entsprechen. Zum Erhalten der unterschiedlichen Signalwerte können beispielsweise Abtast-Halte-Glieder (engl. sample-and-hold elements) verwendet werden, die eingerichtet sind, um die mehreren Signalwerte des analogen Eingangssignals abzutasten und zu halten.
In verschiedenen Beispielen kann es insbesondere möglich sein, entsprechende Techniken besonders Hardware-effizient zu implementieren. Dazu kann es beispielsweise möglich sein, bestimmte Hardware-Komponenten, die herkömmlicherweise ohnehin in einem ADC vorhanden sind, für die analoge Filterung wieder zu verwenden. Die analoge Filterung kann also als Teil des ADCs implementiert sein. Z.B. kann der analoge Filter die Eingangsstufe des Wandler-Kerns des ADCs ausbilden.
In einem Beispiel kann zum Beispiel ein Abtast-Kondensator (engl. sampling capacitor) des ADCs dazu verwendet werden, um die Abtast-Halte-Glieder zu implementieren. In einem weiteren Beispiel können zum Beispiel mehrere DAC-Kondensatoren, die die Eingangsstufe zu einem Wandler-Kern eines SAR-ADC ausbilden, dazu verwendet werden um die Abtast-Halte-Glieder und die Kombination der zeitversetzten Signalwerte zu implementieren.
Dadurch kann das Kombinationssignal an den Wandler-Kern durch passive Ladungsumverteilung übertragen werden. Passive Ladungsumverteilung kann z.B. ohne Vorsehen einer aktiven Komponente, beispielsweise eines Operationsverstärkers, etc. erreicht werden. Dies bedeutet, dass beispielsweise der entsprechende Stromfluss nicht durch aktive Komponenten fließen muss. Passive Ladungsumverteilung kann z.B. der Angleichung der Ladungen an verschiedenen Kondensatoren entsprechen: Im Ergebnis kann nach der Ladungsumverteilung eine zum Ausgangszustand unterschiedliche, endliche Ladungsmenge an den unterschiedlichen Kondensatoren vorhanden sein. Passive Ladungsumverteilung kann z.B. ohne Aufprägen einer Potentialdifferenz durch eine externe Spannungsquelle oder eine externe Stromquelle erreicht werden: die Potentialdifferenz, welche die passive Ladungsumverteilung bewirkt, kann z.B. durch einen Ladungsträgerdichtegradienten zwischen Kondensatoren der verschiedenen Abtast-Halte-Glieder bedingt sein.
Mittels solcher Techniken können verschiedene Effekte erzielt werden:

(i) Beispielsweise kann vermieden werden, dass eine vergleichsweise starke Herabsetzung der Bandbreite am digitalen Ausgangssignal beobachtet wird, zum Beispiel im Vergleich zu den eingangs beschriebenen Techniken, bei denen eine Filterung in der Digitaldomäne durchgeführt wird. Dies kann durch eine besonders schnelle Kombination der zeitversetzten Signalwerte in der Analogdomäne erreicht werden.
(ii) Weiterhin kann es möglich sein, dass die Leistungsaufnahme reduziert wird, beispielsweise wiederum im Vergleich zu den eingangs beschriebenen Techniken, bei denen eine Filterung in der Digitaldomäne durchgeführt wird. Dies kann z.B. durch eine Heruntertaktung vor der A/D-Wandlung erreicht werden. Außerdem können Multiplex-Techniken zur besseren Auslastung des Wandler-Kerns durch Wandlung mehrerer Eingangssignale umgesetzt werden. Außerdem kann eine Filterung in der Digitaldomäne ggf. entfallen.
(iii) Außerdem kann es möglich sein, die Filterelemente in der Analogdomäne besonders platzsparend und hoch integriert zu implementieren. In verschiedenen Beispielen kann ohnehin vorhandene Hardware des ADCs wiederverwendet werden. Beispielsweise kann ein Abtast-Kondensator oder DAC-Kondensatoren einer Eingangsstufe eines Wandler-Kerns eines SAR-ADCs zur Filterung wiederverwendet werden.
(iv) Es können auch besonders flexible Abtast-Schemas verwendet werden. Z.B. können zufällige Abtast-Schemas verwendet werden.
(v) Im Allgemeinen ermöglichen die hierin beschriebenen Techniken, eine präzise A/D-Wandlung, deren Signalrauschen vergleichsweise begrenzt ist.

Aus Obenstehendem ist ersichtlich, dass vielfältige Effekte erzielt werden können.
1 illustriert Aspekte in Bezug auf eine Schaltung 100, die eine A/D-Wandlung eines analogen Eingangssignals 142, das über einen Eingangsanschluss 141 empfangen wird, in ein digitales Ausgangssignal 145, welches über einen Ausgangsanschluss 146 ausgegeben wird, durchführen kann. Die Schaltung 100 implementiert also einen ADC. Insbesondere illustriert 1 Aspekte in Bezug auf eine Filterung des analogen Eingangssignals 142 in der Analogdomäne, d.h. vor dem Quantisierer 131 des ADCs.
In 1 umfasst ein Kombinationselement 601 mehrere parallelgeschaltete Abtast-Halte-Glieder 111–113. Das Kombinationselement 601 ist eingerichtet, um mehrere zeitversetzte Signalwerte des Eingangssignals 142 zu einem analogen Kombinationssignal 144 zu kombinieren. Dazu ist eine Addier-Stufe 121 vorgesehen, die zwischen den Abtast-Halte-Gliedern 111–113 und dem Quantisierer 133 angeordnet ist. Die Addier-Stufe 121 ist eingerichtet, um die von den Abtast-Halte-Gliedern 111–113 zu unterschiedlichen Zeiten abgetasteten und gehaltenen Signalwerte des Eingangssignals zu kombinieren. Beispielsweise kann die Addier-Stufe 121 eingerichtet sein, um einen Mittelwert bzw. Durchschnitt der von den Abtast-Halte-Gliedern 111–113 zu unterschiedlichen Zeiten abgetasteten und gehaltenen Signalwerte des Eingangssignals zu bilden.
In dem Beispiel der 1 wird also das herkömmlicherweise ohnehin als Eingangsstufe de Quantisierers 131 vorhandene Abtast-Halte-Glied mit Abtast-Kondensator ersetzt durch mehrere Abtast-Halte-Glieder, die individuell betrieben werden können. Der herkömmliche Abtast-Kondensator wird ersetzt durch mehrere individuell ansteuerbare Kondensatoren.
Mittels der mehreren Habtast-Halte-Glieder 111–113 ist es dann möglich, mehrere zeitversetzte Signalwerte abzuasten. Zur Festlegung der Zeiten, zu welchen die Signalwerte abgetastet werden, kann ein sogenanntes Abtast-Schema verwendet werden. Das Abtast-Schema kann fest vorgegeben sein, beispielsweise in einem Speicher. Das Abtast-Schema könne auch zufällige oder pseudo-zufällige Anteile aufweisen. Zur Implementierung des Abtast-Schemas ist eine Steuerung 170 vorhanden, welche die Abtast-Halte-Glieder 111–113 ansteuert.
In dem Beispiel der 1 ist es insbesondere möglich, dass die durch die Abtast-Halte-Glieder 111–113 des Kombinationselements 601 gehaltenen Signalwerte des Eingangssignals 142 durch passive Ladungsumverteilung vom Kombinationselement 601 an den Quantisierer 131 übertragen werden. Das Kombinationselement 601 übernimmt die Funktionalität des herkömmlicherweise vorhandenen Abtast-Halte-Glieds des Quantisierer das 131. Da das Kombinationssignal 144 durch passive Ladungsumverteilung an den Quantisierer 131 übergeben werden kann, kann eine besonders einfache Hardwarearchitektur verwendet werden. Insbesondere kann es entbehrlich sein, aktive Komponenten – wie beispielsweise einen Operationsverstärker – vorzuhalten.
Während in der Implementierung der Schaltung 100 gemäß 1 eine Anzahl von drei Abtast-Halte-Gliedern 111–113 dargestellt ist, kann es in anderen Implementierungen möglich sein, eine größere oder kleinere Anzahl an Abtast-Halte-Gliedern zu verwenden.
2 ist ein Flussdiagramm eines Verfahrens gemäß verschiedener Ausführungsformen. 2 illustriert Aspekte in Bezug auf die Funktionsweise der Schaltung 100 gemäß 1.
Zunächst wird in Block 5001 ein analoges Eingangssignal empfangen. In verschiedenen Beispielen könnten auch mehr als ein einzelnes Eingangssignal, zum Beispiel von unterschiedlichen Sensoren, empfangen werden.
Dann wird in Block 5002 eine Kombination mehrerer Signalwerte des Eingangssignals zu einem analogen Kombinationssignal vorgenommen. Dazu können zum Beispiel Abtast-Halte-Glieder vorgesehen sein, die eingerichtet sind, um die mehreren Signalwerte des Eingangssignals zu unterschiedlichen Zeiten abzutasten und anschließend zu halten.
Sofern mehrere Eingangssignale empfangen werden, ist es möglich, dass Block 5002 jeweils für jedes empfangene Eingangssignal ausgeführt wird.
In Block 5003 wird das Kombinationssignal aus Block 5002 durch passive Ladungsumverteilung empfangen, zum Beispiel durch den Wandler-Kern, etwa einen Komparator, des Quantisierers. Dann erfolgt das Wandeln des Kombinationssignals in ein digitales Ausgangssignal. Das digitale Ausgangssignal ist deshalb indikativ für das analoge Eingangssignal.
In verschiedenen Beispielen kann durch geeignete Modifikation des Blocks 5003 ein Verstärkungsfaktor des der Wandlung eingestellt werden. Dies ist optional.
Anschließend kann in Block 5004 optional das digitale Ausgangssignal über einen Ausgangsanschluss ausgegeben werden. Zum Beispiel könnte das digitale Ausgangssignal zur weiteren Datenanalyse an einen Prozessor ausgegeben werden.
3 illustriert Aspekte in Bezug auf die Schaltung 100. 3 illustriert insbesondere eine beispielhafte Hardware-Implementierung der Schaltung 100 gemäß 1. 3 illustriert Aspekte in Bezug auf eine beispielhafte Hardware-Implementierung der Schaltung 100, bei welcher das Kombinationselement 601 durch eine Abtast-Eingangsstufe des Quantisierers 131 ausgebildet wird.
In 3 ist ein Szenario dargestellt, bei welcher die Schaltung mehrere Eingangsanschlüsse 141-1, 141-2 umfasst. Den beiden Eingangsanschlüssen 141-1, 141-2 ist jeweils ein Schalter 201, 202 zugeordnet. Nachfolgend wird aus Gründen der Einfachheit ein Szenario beschrieben, bei welchem der Schalter 202 dauerhaft geöffnet, das heißt nicht-leitend, geschaltet ist, so dass kein entsprechendes Eingangssignal über den Eingangsanschluss 141-2 empfangen wird. In anderen Beispiel könnte zum Beispiel mittels Zeitmultiplexing zwischen den Eingangsanschlüssen 141-1, 141-2 hin- und her geschaltet werden.
In 3 ist ein Szenario dargestellt, bei welchem die Abtast-Halte-Glieder 111–113 jeweils einen Kondensator 1111, 1121, 1131, sowie einen zugeordneten Schalter 1112, 1122, 1132 umfassen.
Die Schaltung 100 umfasst weiterhin die Steuerung 170. Zum Beispiel könnte die Steuerung 170 durch einen Mikroprozessor oder einen Mikrokontroller implementiert sein. Die Steuerung 170 ist eingerichtet, die Schalter 1112, 1122, 1132 wahlweise zu öffnen und zu schließen (betätigen). Dabei können die verschiedenen Schalter 1112, 1122, 1132 jeweils gesondert bzw. individuell betätigt werden. Insbesondere können unterschiedliche Schalter 1112, 1122, 1132 zu unterschiedlichen Zeitpunkten oder gleichen Zeitpunkten betätigt werden.
Zum Abtasten der Signalwerte des Eingangssignals 142 kann es möglich sein, dass die Steuerung 170 die Schalter 1112, 1122, 1132 zunächst schließt. Der Schalter 203 ist geöffnet. Der Schalter 201 ist geschlossen. Der Schalter 1316 ist geschlossen.
Dann folgt die auf den Kondensatoren gespeicherte Ladung – nach einer durch eine endliche Anstiegsgeschwindigkeit der Ladung begrenzte Einschwingdauer – dem im Allgemeinen zeitveränderlichen Signalwert des Eingangssignals 142. Gleichzeitig sind die Abtast-Halte-Glieder 111–113 entkoppelt vom Quantisierer 131.
Zu bestimmten Zeitpunkten – z.B. definiert anhand eines Abtast-Schemas – werden die Signalwerte durch jeweiliges Öffnen der assoziierten Schalter 1112, 1122, 1132 abgetastet und anschließend gehalten. Der Schalter 201 bleibt geschlossen, bis alle Abtast-Halte-Glieder 111–113 einen Signalwert abgetastet haben.
Wenn alle Schalter 1112, 1122, 1132 entsprechend zeitversetzte Signalwerte halten, kann die Kombination dieser Signalwerte durchgeführt werden. Dazu werden die Schalter 201 und 1316 geöffnet (sofern noch nicht geschehen) und anschließend werden die Schalter 1112, 1122, 1132 zeitüberlappend durch die Steuerung 170 im geschlossenen Zustand betrieben. Dadurch verteilt sich die Ladung zwischen den entsprechenden Kondensatoren 1111, 1121, 1131. Es findet eine erste passive Ladungsumverteilung statt. Um ein Abfließen der Ladung zu Masse zu verhindern, wird der Schalter 203 geöffnet.
In einem Beispiel, in welchem alle Kondensatoren 1111, 1121, 1131 die gleiche Kapazität aufweisen, ist im Anschluss an das Kombinieren dieselbe Ladung auf allen Kondensatoren 1111, 1121, 1131 gespeichert. In einem Beispiel, in welchem die Kondensatoren 1111, 1121, 1131 unterschiedliche Kapazitäten aufweisen, ist anschließend auf unterschiedlichen Kondensatoren unterschiedliche Ladung gespeichert, nämlich entsprechend einer Gewichtung basierend auf den Kapazitäten.
Das Kombinationssignal ergibt sich damit zu:
wobei C_i die Kapazitäten der Kondensatoren 1111, 1121, 1131 bezeichnen und x_i[n] den jeweiligen Signalwert. i indiziert die insgesamt N verschiedenen Abtast-Halte-Glieder 111–113.
Für gleiche Kapazitäten C_i vereinfacht sich Gleichung (1) zum arithmetischen Mittelwert: y[n] = 1 / N·Σ N / i=1x_i[n] (2)
Dies entspricht einem Tiefpassfilter.
In dem Beispiel der 3 ist das Addier-Element 121 – das beispielsweise eine Mittelwert-Bildung implementiert – also durch Parallelschaltung der Kondensatoren 1111, 1121, 1131 implementiert. Dies bedeutet, dass die Kombination-Operation in der Analogdomäne besonders einfach implementiert werden kann. Insbesondere kann eine Kombination der durch die verschiedenen Kondensatoren 1111, 1121, 1131 gespeicherten zeitversetzten Signalwerte durch die Parallelschaltung erreicht werden. Dies kann besonders schnelles und Energieeffizientes Kombinieren ermöglichen.
Um die passive Ladungsumverteilung von dem Kombinationselement 601 zum Quantisierer 131 zu erreichen, wird der Schalter 203 geschlossen: Damit beziehen sich die Kondensatoren 1111, 1121, 1131 auf dasselbe Bezugspotenzial wie die Kondensatoren 1311–1314 des Quantisierers 131, siehe Schalter 1317. Durch Schließen der Schalter 1112, 1122, 1132 kann dann die Ladung der Kondensatoren 1111, 1121, 1131 zumindest teilweise den Kondensatoren 1311–1314 abfließen: es findet derart die zweite passive Ladungsumverteilung statt. Schalter 661 bleibt geöffnet. Insbesondere kann ein Ladungsausgleich stattfinden. Dies kann bedeutet, dass in den Kondensatoren 1111, 1121, 1131 eine Restladung erhalten bleiben kann.
In dem Beispiel der 3 arbeitet der Quantisierer gemäß dem Wägeverfahren. Dies bedeutet, dass der Quantisierer 131 das Kombinationssignal 144 nach dessen Übertragung auf die Kondensatoren 1311–1314 gemäß dem Wägeverfahren in das digitale Ausgangssignal 145 wandelt. Manchmal wird eine Anordnung der Kondensatoren 1311–1314 auch als Top-Plate-Sampling Kette bezeichnet. Dabei dienen die Kondensatoren 1311–1314, sowie die Schalter 1317 herkömmlicherweise als Eingangsstufe zu dem Wandler-Kern 1315, der in dem Beispiel der 3 durch einen Komparator implementiert wird. Z.B. kann die Eingangsstufe einen Digital-Analog-Wandler für ein Rückkopplungssignal implementieren. Durch eine entsprechende SAR-Logik werden die Schalter 1317 anschließend seriell angesteuert, so dass nach und nach die verschiedenen Stellen des digitalen Ausgangssignals 145 durch den Komparator 1315 bestimmt werden.
In einem Beispiel ist es möglich, dass die Steuerung 170 eingerichtet ist, um alle Schalter 1112, 1122, 1132 der Abtast-Halte-Glieder 111–113 des Kombinationselements 601 derart zeitüberlappend anzusteuern, dass die gesamte auf den Kondensatoren 1111, 1121, 1131 gespeicherte Ladung als das Kombinationssignal 144 an den Quantisierer 131 übergeben wird. In einem solchen Beispiel weist das Kombinationssignal 144 eine besonders große Amplitude auf, sodass ein Verstärkungsfaktor große Werte annimmt und typischerweise das Signal-zu-Rausch-Verhältnis auch groß ist.
In anderen Beispielen kann es aber erstrebenswert sein, den Verstärkungsfaktor wählbar bzw. variabel auszugestalten. In einem solchen Beispiel kann die Steuerung 170 lediglich eine Teilmenge der Schalter 1112, 1122, 1132 der Abtast-Halte-Glieder 111–113 auswählen und dann selektiv die Schalter 1112, 1122, 1132 dieser Teilmenge schließen. Dadurch wird ein Bruchteil der Ladung aller Kondensatoren 1111, 1121, 1132 als das Kombinationssignal 144 an den Wandler-Kern 1315 übergeben. Ein solcher wählbarer Verstärkungsfaktor kann insbesondere im Zusammenhang mit unterschiedlichen Eingangssignalen, die unterschiedliche Signalpegel aufweisen, erstrebenswert sein. Zum Beispiel wäre es möglich, dass die Steuerung 170 je nach Betriebsmodus einen unterschiedlichen Verstärkungsfaktor bestimmt. Dabei kann zum Beispiel der Betriebsmodus von dem entsprechend der Stellung der Schalter 201, 202 aktivierten Eingangsanschluss 141-1, 141-2 abhängen, beispielsweise in einer Zeitmultiplexing-Technik. Dadurch kann eine Angleichung der Pegel des Ausgangssignals 145 erreicht werden.
Wenn gemäß der oben stehenden Erläuterung die Ladung einzelner Kondensatoren 1111, 1121, 1131 nicht durch Ladungsumverteilung an den Quantisierer 131 übergeben wird, wäre es möglich, dass die entsprechenden Abtast-Halte-Glieder 111–113 an der Abtastung des Eingangssignals 142 teilnehmen oder aber nicht an der Abtastung des Eingangssignals 142 teilnehmen, d.h. keinen entsprechenden Signalwert des Eingangssignals 142 speichern. Wenn ein oder mehrere Abtast-Halte-Glieder 111–113 nicht an der Abtastung des Eingangssignals 142 teilnehmen, würde zwar die Anzahl der Signalwerte und damit die Genauigkeit der Mittelung herabgesetzt werden; gleichzeitig kann aber eine geringere Ladungsmenge vom Eingangsanschluss 141-1 entnommen werden. Dadurch kann ein besonders schnelles Abtasten erhalten werden, da eine besonders schnelle Anstiegsgeschwindigkeit erzielt werden kann. Der Einschwingvorgang ist schnell beendet. Zum Beispiel kann die Anstiegsgeschwindigkeit nämlich durch die von einem Impedanzwandler am Eingangsanschluss 141-1 bereitgestellte Ladungsmenge pro Zeit begrenzt sein.
Während in der Implementierung der Schaltung 100 gemäß 3 eine Anzahl von drei Abtast-Halte-Gliedern 111–113 dargestellt ist, kann es in anderen Implementierungen möglich sein, eine größere oder kleinere Anzahl an Abtast-Halte-Gliedern zu verwenden. Dabei kann es jeweils erforderlich sein, dass das entsprechende Abtast-Halte-Glied 111–113 einen Schalter zur Trennung gegenüber dem Quantisierer 131 aufweist.
4 illustriert Aspekte in Bezug auf die Schaltung 100. 4 illustriert insbesondere eine beispielhafte Hardware-Implementierung der Schaltung 100 der 1. Die Implementierung der 4 entspricht dabei grundsätzlich der Implementierung der 3: Dabei ist aber das Kombinationselement 601 durch die DAC-Kondensatoren 1311–1314 des Quantisierers 131 ausgebildet. Dies bedeutet, dass die DAC-Kondensatoren 1311–1314 – die seriell durch die Steuerung 170 für die A/D-Wandlung gemäß dem Wägeverfahren angesteuert werden können – und die zugehörigen Schalter die Abtast-Halte-Glieder 111, 112 ausbilden. Manchmal wird eine Anordnung der Kondensatoren 1311–1313 auch als Top-Plate-Sampling Kette bezeichnet. Dabei wird die Referenz beim Abtasten durch den Schalter 1317 bereitgestellt.
In dem Beispiel der 4 ist ein Schalter 1351 vorgesehen, der im Signalpfad vom Eingangsanschluss 141-1 zum Wandler-Kern 1315 und zwischen benachbarten Kondensatoren 1311, 1312 angeordnet ist. Mittels des Schalters 1351 lassen sich wiederum zeitversetzte Signalwerte des Eingangssignals 142 abtasten.
In dem Beispiel der 4 zweigen also die Abtast-Halte-Glieder 111, 112 vom Signalpfad vom Eingangsanschluss 141-1, 141-2 zum Quantisierer ab, nämlich zu Masse bzw. einem Referenzpotential.
In dem Beispiel der 4 sind die Kapazitäten der Abtast-Halte-Glieder 111, 112 gleich dimensioniert; es wären aber auch unterschiedlich dimensionierte Kapazitäten möglich.
Auch in dem Beispiel der 4 ist die Steuereinheit 170 eingerichtet, um die mehreren zeitversetzten Signalwerte des Eingangssignals durch Schließen des Schalters 1351 zur passiven Ladungsumverteilung zwischen den Kondensatoren 1311–1314 zu kombinieren.
In dem Beispiel der 4 können durch Vorsehen des Schalters 1351 lediglich zwei zeitversetzte Signalwerte des Eingangssignals 142 abgetastet und gehalten, sowie anschließend kombiniert werden. Es wäre aber auch möglich, eine größere Anzahl an Schaltern vorzusehen und entsprechend mehr Abtast-Halte-Glieder zu implementieren.
Zunächst sind die Schalter 1317 mit Masse verbunden und der Schalter 1351 und einer der Schalter 201 geschlossen bzw. im leitenden Zustand. Die Kondensatoren 1311–1314 folgen dem Eingangssignal 142-1 oder 142-2, je nachdem welcher der Schalter 201 geschlossen ist. Durch Öffnen des Schalters 1351 wird das jeweilige Eingangssignal 142 zum Zeitpunkt des Öffnens durch das Abtast-Halte-Glied 112 abgetastet. Eine Zeitlang bleibt der jeweilige Schalter 201 geschlossen, wonach er geöffnet wird. Damit wird das jeweilige Eingangssignal 142 durch das Abtast-Halte-Glied 111 abgetastet, diesmal zu dem Zeitpunkt des Öffnen des Schalters 201. Dann wird der Schalter 201 geöffnet gelassen, während der Schalter 1351 geschlossen wird. Falls sich die Abtastwerte unterscheiden, erfolgt eine passive Ladungsumverteilung, indem Ladung von den stärker aufgeladenen Kondensatoren zu den schwächer aufgeladenen Kondensatoren fließt. Anders ausgedrückt, erfolgt eine Kombination der zeitversetzten Signalwerte der Abtast-Halte-Glieder 111, 112 durch Schließen des Schalters 1351 und Halten des Schalters 201 im geöffneten Zustand.
Anschließend erfolgt die A/D-Wandlung gemäß dem Wägeverfahren. Dazu werden die Schalter 1317 seriell angesteuert und verbinden den jeweiligen Kondensator 1311–1313 mit Masse oder der Referenzspannung. Es erfolgt jeweils die Bestimmung eines einzelnen Bits des digitalen Ausgangssignals 145 durch den Komparator 1315.
5 illustriert Aspekte in Bezug auf die Schaltung 100. 5 illustriert insbesondere eine beispielhafte Hardware-Implementierung der Schaltung 100 der 1. Die Implementierung der 5 entspricht dabei grundsätzlich der Implementierung der 4. Jedoch ist eine größere Anzahl von Abtast-Halte-Gliedern 111–114 vorgesehen, wobei wiederum mehrere Schalter 1351–1353 im Signalpfad zwischen dem Eingangsanschluss 141-1 und dem Wandler-Kern 1315 und zwischen benachbarten Kondensatoren 1311–1314 vorgesehen sind. Manchmal wird eine Anordnung der Kondensatoren 1311–1313 auch als Top-Plate-Sampling Kette bezeichnet.
6 illustriert Aspekte in Bezug auf die Schaltung. 6 illustriert insbesondere eine beispielhafte Hardware-Implementierung der Schaltung 100 der 1. Die Implementierung der Schaltung 100 in 6 entspricht dabei grundsätzlich der Implementierung der Schaltung 100 in 4. Jedoch ist in 6 eine Implementierung gezeigt, bei welcher der Schalter 1351 durch den 3-Wege Schalter 1361 ersetzt wurde. Der Schalter 1361 des Abtast-Halte-Glieds 111 verbindet dabei den Kondensator 1111 wahlweise mit Masse, einem Referenzpotenzial und einem Schwebepotenzial (Mittelstellung des Schalters 1361 in der Illustration der 6). Manchmal wird eine Anordnung der Kondensatoren 1311–1313 auch als Top-Plate-Sampling Kette bezeichnet.
In der Implementierung der 6 wird der Schalter 1361, sowie die Schalter 1317 zunächst mit Masse verbunden. Bei geschlossenem Schalter 201 folgen dann die Kondensatoren 1311–1314 dem Eingangssignal 142. Anschließend steuert die Steuerung 170 den Schalter 1361 derart, dass dieser den Kondensator 1311 mit dem Schwebepotenzial verbindet. Dies entspricht dem Abtasten des Signalwerts des Eingangssignals 142 zum entsprechenden Zeitpunkt durch das Abtast-Halte-Glied 111. Die Kondensatoren 1312–1313 folgen dem Eingangssignal 142 weiterhin, bis zu dem Zeitpunkt, zu welchem der Schalter 201 geöffnet wird: dann wird der entsprechende Signalwert des Eingangssignals 142 durch das Abtast-Halte-Glied 112 abgetastet.
Die Kombination der zeitversetzten Signalwerte, die durch die Kondensatoren 1311 bzw. 1312–1113 gespeichert werden kann wiederum durch Steuerung des Schalters 1361 derart, dass dieser den Kondensator 1311 mit Masse verbindet, erfolgen, wobei gleichzeitig der Schalter 201 im geöffneten, d.h. nicht-leitenden, Zustand verbleibt.
Anschließend kann wiederum die A/D-Wandlung gemäß dem Wägeverfahren durchgeführt werden.
7 illustriert Aspekte in Bezug auf die Schaltung 100. 7 illustriert insbesondere eine beispielhafte Hardware-Implementierung der Schaltung 100 der 1. Die Implementierung der 7 entspricht dabei grundsätzlich der Implementierung der 6. Jedoch ist eine größere Anzahl von Abtast-Halte-Gliedern 111–114 vorgesehen, wobei wiederum 3-Wege Schalter 1361–1363 vorgesehen sind, die den jeweiligen Kondensator 1311–1313 wahlweise mit Masse, einem Referenzpotenzial und einem Schwebepotenzial verbinden. Manchmal wird eine Anordnung der Kondensatoren 1311–1313 auch als Top-Plate-Sampling Kette bezeichnet.
In Beispielen der 4–7 wäre es zum Beispiel möglich einen wählbaren Verstärkungsfaktor zu implementieren, indem anschließend an die Kombination der Signalwerte durch Ladungsumverteilung zwischen den verschiedenen Kondensatoren 1311–1314 bestimmte Kondensatoren 1311–1314 entladen werden.
8 illustriert Aspekte in Bezug auf ein Abtast-Schema 190. In 8 ist der Zeitverlauf des Betriebs der verschiedenen Abtast-Halte-Glieder 111–113 dargestellt.
Zu einem Zeitpunkt T1 wird der Signalwert 191 durch das Abtast-Halte-Glied 111 abgetastet und anschließend gehalten. Dazu folgt das Abtast-Halte-Glied 111 zum Beispiel während einer Zeitdauer 701 dem Eingangssignal 142. Zeitpunkt T1 entspricht dabei zum Beispiel dem Zeitpunkt, zu welchem der Schalter 1112 gemäß dem Beispiel der Schaltung 100 in 3 geöffnet wird.
Zu einem Zeitpunkt T2 wird der Signalwert 192 durch das Abtast-Halte-Glied 112 abgetastet und anschließend gehalten. Dazu folgt das Abtast-Halte-Glied 112 zum Beispiel während einer Zeitdauer 701 dem Eingangssignal 142. Zeitpunkt T2 entspricht dabei zum Beispiel dem Zeitpunkt, zu welchem der Schalter 1122 gemäß dem Beispiel der Schaltung 100 in 3 geöffnet wird.
Zu einem Zeitpunkt T3 wird der Signalwert 193 durch das Abtast-Halte-Glied 113 abgetastet und anschließend gehalten. Dazu folgt das Abtast-Halte-Glied 113 zum Beispiel während einer Zeitdauer 701 dem Eingangssignal 142. Zeitpunkt T3 entspricht dabei zum Beispiel dem Zeitpunkt, zu welchem der Schalter 1132 gemäß dem Beispiel der Schaltung 100 in 3 geöffnet wird. Die entsprechende Ladungsumverteilung entspricht einer Mittelwertbildung.
Im Anschluss an das Abtasten der Signalwerte 191–193 erfolgt das Wandeln durch den Quantisierer 131. In 8 ist eine entsprechende Wandlungszeitdauer 710 dargestellt.
Aus 8 ist ersichtlich, dass die Zeitabstände 702 zwischen aufeinanderfolgenden Zeiten, die den verschiedenen Signalwerten entsprechen, einander entsprechen. Dies bedeutet, dass die Steuerung 170 eingerichtet ist, um das Kombinationselement 601 derart anzusteuern, dass die mehreren Signalwerte an regelmäßigen Zeiten angeordnet sind. Es werden gleiche Abtastintervalle 702 erhalten.
In 8 ist auch eine Zeitdauer 720 illustriert, die benötigt wird, um die verschiedenen Signalwerte abzutasten. In dem Beispiel der 8 ist diese Zeitdauer 720 zwischen der dem ersten abgetasteten Signalwert 191 entsprechenden Zeit und der dem letzten abgetasteten Signalwert 193 länger als die Wandlungszeitdauer 710 zum Wandeln des Kombinationssignals 144 in das Ausgangssignal 145. In anderen Beispielen wäre es aber auch möglich, dass die Zeitdauer 720 kürzer ist als die Wandlungszeitdauer 710.
In 8 ist auch eine Zeitdauer 730 der Iteration dargestellt, welche der Taktung des Quantisierers 131 in Bezug auf das Eingangssignal 142 entspricht.
In dem Beispiel der 8 erfolgt eine Heruntertaktung des Eingangssignals 142 vor dem Quantisierer 131. Deshalb kann es möglich sein, dass der Quantisierer 131 die A/D-Wandlung 195 mit der geringen Taktfrequenz entsprechend der Zeitdauer 730 durchführt. Dies kann insbesondere im Vergleich zu Referenzimplementierungen, bei denen eine Mittelung in der Digitaldomäne, d.h. nachfolgend auf den Quantisierer 131 angeordnet, stattfindet, eine reduzierte Leistungsaufnahme des Quantisierers 131 bzw. des Wandler-Kerns 1315 ermöglichen. Außerdem wird kein zusätzlicher Energieverbrauch durch die Mittelwertbildung in der Digitaldomäne benötigt.
9 illustriert Aspekte in Bezug auf ein Abtast-Schema 190. In 9 ist der Zeitverlauf des Betriebs der verschiedenen Abtast-Halte-Glieder 111–113 dargestellt.
Das Abtast-Schema 190 gemäß 9 entspricht dabei grundsätzlich dem Abtast-Schema 190 gemäß 8. Dabei ist in dem Beispiel der 8 die Steuerung 170 jedoch eingerichtet, um das Kombinationselement 601 derart anzusteuern, dass die Signalwerte 191–193 an zufälligen Zeiten angeordnet sind. Zum Beispiel können Pseudo-Zufallsfolgen zum Bestimmen des Abtast-Schemas 190 verwendet werden. Es können aber auch andere Techniken zum Erzeugen einer Zufallsfolge verwendet werden.
Zum Beispiel kann eine Implementierung eines zufälligen Abtast-Schemas 190 gemäß dem Beispiel der 9 in Kombination mit der Mittelwertbildung bzw. Tiefpassfilterung Vorteile in Bezug auf die Bandbreiten-Begrenzung aufweisen.
Zum Beispiel kann eine Störung unkorreliert in Bezug auf das Abtast-Schema 190 sein. Dies bedeutet, dass die Störung gefiltert werden kann.
10 illustriert Aspekte in Bezug auf ein Abtast-Schema 190. In 10 ist der Zeitverlauf des Betriebs der verschiedenen Abtast-Halte-Glieder 111–113 dargestellt.
In dem Beispiel der 10 ist die Steuerung 170 eingerichtet, um das Kombinationselement 601 derart anzusteuern, dass die Kondensatoren 1111, 1121, 1131, 1311–1350 der Abtast-Halte-Glieder 111–114 in zumindest teilweise überlappenden Zeitdauern 702 basierend auf dem Eingangssignal 142 geladen werden.
Aus 10 ist ersichtlich, dass in diesem Beispiel die Zeitdauer 702 zwischen den Zeiten aufeinanderfolgender Signalwerte 191–193 kürzer ist als die Wandlungszeitdauer 710 des Quantisierers 131. Dadurch kann eine besonders kurze Zeitdauer 730 beziehungsweise eine vergleichsweise geringe Heruntertaktung des Eingangssignals 142 erzielt werden. Dies kann ein schnelles Analog-Digital-Wandeln ermöglichen. Auch in dem Szenario der 10 kann aufgrund der leicht verschiedenen mit den zeitversetzten Signalwerten assoziierten Zeiten eine Mittelung und damit Unterdrückung des Signalrauschen erzielt werden.
11 illustriert Aspekte in Bezug auf eine Schaltung 100, die eine A/D-Wandlung mehrerer analoger Eingangssignale 142-1, 142-2, die über unterschiedliche Eingangsanschlüsse 141-1, 141-2 empfangen werden, in ein digitales Ausgangssignal 145, welches über einen Ausgangsanschluss 146 ausgegeben wird, durchführen kann. Die Schaltung 100 implementiert also einen ADC.
In dem Beispiel der 11 umfasst die Schaltung 100 zwei Eingangsanschlüsse 141-1, 141-2. Jedem Eingangsanschluss 141-1, 141-2 ist dabei ein Kombinationselement 601, 602 zugeordnet. Das Kombinationselement 601 ist eingerichtet, um mehrere zeitversetzte Signalwerte des Eingangssignals 162-1 zu einem Kombinationssignal 144-1 zu kombinieren. Das Kombinationselement 602 ist eingerichtet, um mehrere zeitversetzte Signalwerte des Eingangssignals 142-2 zu einem analogen Kombinationssignal 144-2 zu kombinieren. Für jedes der Kombinationselemente 601, 602 können dabei Techniken eingesetzt werden, wie sie oben stehend beschrieben wurden.
Die Schaltung 100 umfasst auch einen Multiplexer 650. Der Multiplexer 650 ist eingerichtet, um wahlweise das Kombinationssignal 144-1 oder das Kombinationssignal 144-2 an den Wandler-Kern 1315 des Quantisierers 131 zu übergeben.
Durch solche Techniken kann eine bessere Auslastung des Quantisierers 131 erreicht werden. Insbesondere können die Zeitdauern 720 (vergleiche 8–10), die für das Abtasten eines jeweiligen Eingangssignale 142-1, 142-2 benötigt werden, dazu verwendet werden, um das jeweils andere Eingangssignal 142-1, 142-2 mittels des Quantisierers 131 in das digitale Ausgangssignal 145 zu wandeln bzw. umzusetzen.
Es können auch mehr als zwei Kombinationselemente 601, 602 vorgesehen sein.
12 illustriert Aspekte in Bezug auf die Schaltung 100. 12 illustriert insbesondere eine beispielhafte Hardware-Implementierung der Schaltung 100 gemäß 11.
Das Beispiel der 12 entspricht dabei grundsätzlich dem Beispiel der 3. In 12 sind jeweils zwei Schalter 651-1, 651-2, 661-1, 661-2 vorhanden, um den Multiplexer 650 zu implementieren. Das Kombinationselement 602 kann entsprechend dem Kombinationselement 601 ausgestaltet sein.
13 illustriert Aspekte in Bezug auf ein Abtast-Schema 190. In 13 ist der Zeitverlauf des Betriebs der verschiedenen Abtast-Halte-Glieder 111–113 für mehrere Kombinationselemente 601–603 dargestellt. Z.B. könnte das Abtast-Schema 190 der 13 im Zusammenhang mit den Schaltungen 100 der 11 und 12 angewendet werden.
In 13 ist ein Szenario dargestellt, bei welchem der Multiplexer 650 eingerichtet ist, um die Kombinationssignale 144-1, 144-2 der verschiedenen Kombinationselemente 601–603 jeweils in mehreren Iterationen, die den Zeitdauern 198 entsprechen, an den Wandler-Kern 1215 des Quantisierers 131 zu übergeben. Dabei erfolgt das Übergeben der verschiedenen Kombinationssignale 144-1, 144-2 der verschiedenen Kombinationselemente 601–603 zeitlich verschachtelt für die mehreren Iterationen. Dadurch kann erreicht werden, dass das Wandeln 195 durch den Quantisierer 131 jeweils abwechselnd für verschiedene Kombinationssignale 144-1, 144-2 der verschiedenen Kombinationselement 601–603 erfolgt (in 13 ganz unten dargestellt; dabei können weitere Kombinationselemente vorgesehen sein). Dadurch kann eine besonders gute Arbeitsauslastung und Zeiteffizienz des Wandler-Kerns 1315 und des Quantisierers 131 erreicht werden.
In dem Beispiel der 13 sind weiterhin die Signalwerte 191–193 der den verschiedenen Kombinationselementen 601–603 zugeordneten Eingangssignale 142-1, 142-2 zeitlich verschachtelt angeordnet. Da jedoch die verschiedenen Kombinationselemente 601–603 parallel und im Wesentlichen unabhängig voneinander betrieben werden können, wäre es in anderen Ausführungsformen auch möglich, dass die Signalwerte 191–193 der den verschiedenen Kombinationselementen 601–603 zugeordneten Eingangssignale 142-1, 142-2 zeitlich nicht verschachtelt angeordnet sind.
In dem Beispiel der 13 ist die Nyquist-Rate für die verschiedenen Eingangssignale 142-1, 142-2
wobei T_sample die Zeitdauer 197 zwischen den Zeiten benachbarter Signalwerte 191–193 bezeichnet. Das Mitteln der zeitversetzten Signalwerte über die Zeitdauer 198 entspricht eine Heruntertaktung des jeweiligen Eingangssignals 142-1, 142-2. Alias-Effekte werden dadurch vermieden. Der Wandler-Kern 1315 erzeugt für jedes Eingangssignal 142-1, 142-2 jeweils einen Wert des digitalen Ausgangssignals 145 pro Zeitdauer 198. Die Bandbreitenbegrenzung der Signale 142-1, 142-2 ist um einen Faktor N vermindert, z.B. im Vergleich zu einer Referenzimplementierung bei welcher die Tiefpassfilterung in der Digitaldomäne stattfindet. Die Herabsetzung des unkorrelierten Rauschens ist immer noch σ²/N. Eine Skalierung mit N ist möglich.
Zusammenfassend wurden oben stehend Techniken beschrieben, die es ermöglichen, A/D-Wandlung mit signifikanter Herabsetzung des unkorrelierten Signalrauschen des analogen Eingangssignals durchzuführen. Dabei werden beispielsweise mehrere Abtast-Halte-Glieder verwendet, die jeweils einen Schalter und einen Kondensator aufweisen. Dann kann es möglich sein, dass die verschiedenen Abtast-Halte-Glieder Signalwerte durch Abtasten des analogen Eingangssignals zu verschiedenen Zeitpunkten erfassen. Die Kondensatoren der Abtast-Halte-Glieder können anschließend parallel geschaltet werden, um die entsprechenden Signalwerte zu kombinieren und insbesondere zu Mitteln. Dann kann die Ladung von allen oder einigen der Kondensatoren der Abtast-Halte-Glieder zu einem ADC für die Wandlung durch passive Ladungsumverteilung propagiert werden.
Es wurden oben stehen auch Beispiele beschrieben, bei denen parallele und aufgeteilte Abtastung des analogen Eingangssignals mittels mehrerer Kombinationselemente umgesetzt wird. Dies ermöglicht eine Heruntertaktung, wodurch wiederum eine Bandbreitenbegrenzung des analogen Eingangssignals ermöglicht wird, wodurch wiederum die Aliasrelevante effektive Nyquist-Frequenz des ADCs erhöht wird.
Die hierin beschriebenen Techniken ermöglichen es auch, zufällig im Zeitraum angeordnete Abtastpunkte zu verwenden. Dazu können verschiedene Techniken, wie beispielsweise zufälliger analoger Jitter, zufällige Verzögerungsstufen, analoge Verzögerungsstufen, etc. eingesetzt werden. Es können flexible Abtast-Schemas verwendet werden.
Insbesondere im Zusammenhang mit SAR-ADCs können die hierin beschriebenen Techniken auf ohnehin vorhandene Hardware aufbauen. Zum Beispiel können DAC-Kondensatoren des SAR-ADCs als Abtast-Halte-Glieder wiederverwendet werden.
Die hierin beschriebenen Techniken können es ermöglichen, einen hochintegrierten Schaltkreis für die A/D-Wandlung mit vergleichsweise geringer Leistungsaufnahme zu implementieren. Außerdem kann eine besonders schnelle A/D-Wandlung z.B. parallelisiert durchgeführt werden.
Zum Beispiel kann es im Vergleich zu Referenzimplementierungen, bei denen eine Filterung in der Digitaldomäne durchgeführt wird, möglich sein, eine geringere Taktung des ADCs zu implementieren. Dies kann der Fall sein, da bei typischen Referenzimplementierungen – wie oben stehend beschrieben – aufgrund der Tiefpassfilterung in der Digitaldomäne eine Heruntertaktung erst nach dem ADC vorgenommen wird. Gemäß der vorliegenden Techniken wird die Tiefpassfilterung und Heruntertaktung in einer besonders frühen Stufe der Verarbeitungskette, nämlich in der Analogdomäne, durchgeführt, sodass es anschließend nicht erforderlich ist, dass der ADC mit einer hohen Abtastfrequenz operiert. Dadurch kann insbesondere die Leistungsaufnahme der Schaltung herabgesetzt werden, ohne dass eine Genauigkeit der A/D-Wandlung leiden würde.
In verschiedenen Beispielen kann es auch möglich sein, durch lediglich teilweises propagieren der Ladung der Kondensatoren der Abtast-Halte-Glieder an den Quantisierer des ADCs einen wählbaren Verstärkungsfaktor zu erreichen.
Selbstverständlich können die Merkmale der vorab beschriebenen Ausführungsformen und Aspekte der Erfindung miteinander kombiniert werden. Insbesondere können die Merkmale nicht nur in den beschriebenen Kombinationen, sondern auch in anderen Kombinationen oder für sich genommen verwendet werden, ohne das Gebiet der Erfindung zu verlassen.
Zum Beispiel können anstatt eingliedriger Verbindungen auch differenzielle Verbindungen bzw. differenzielle Eingangs- und Ausgangssignale verwendet werden.
Die oben stehend referenzierte Masse kann auf unterschiedlichen Bezugspotenzialen liegen.
Voranstehend wurden verschiedene Beispiele in Bezug auf Abtast-Halte-Glieder beschrieben, die einen Kondensator und einen Schalter umfassen. Es wäre aber möglich, dass entsprechende Techniken auch für andere Typen von Abtast-Halte-Gliedern umgesetzt werden.
Zum Beispiel wurden voranstehend verschiedene Techniken in Bezug auf eine Top-Plate Sampling Kette beschrieben. In anderen Beispielen wäre es jedoch auch möglich, dass die entsprechenden Techniken im Zusammenhang mit einer Bottom-Plate Sampling Kette umgesetzt werden. Dabei würde das analoge Eingangssignal mit einer der Kondensatorseiten verbunden werden, wobei die andere der Kondensatorseiten mit dem Quantisierer 1315 verbunden wäre.

Claims

Schaltung (100), die umfasst: – einen Eingangsanschluss (141, 141-1, 141-2), der eingerichtet ist, um ein analoges Eingangssignal (142, 142-1, 142-2) zu empfangen, – ein Kombinationselement (601–603), das eingerichtet ist, um mehrere zeitversetzte Signalwerte (191–193) des Eingangssignals (142, 142-1, 142-2) zu einem analogen Kombinationssignal (144, 144-1, 144-2) zu kombinieren, und – einen Quantisierer (131) mit einem Wandler-Kern (1315), der eingerichtet ist, um das Kombinationssignal (144, 144-1, 144-2) durch passive Ladungsumverteilung vom Kombinationselement (601–603) zu empfangen und in ein digitales Ausgangssignal (145) zu wandeln.
Schaltung (100) nach Anspruch 1, wobei das Kombinationselement (601–603) mehrere Abtast-Halte-Glieder (111–114) umfasst, die eingerichtet sind, um die Signalwerte (191–193) des Eingangssignals (142, 142-1, 142-2) zu unterschiedlichen Zeiten abzutasten und zu halten.
Schaltung (100) nach Anspruch 2, wobei die Abtast-Halte-Glieder (111–114) mindestens einen Schalter (1112, 1122, 1132, 1351–1353, 1361–1363) und jeweils einen Kondensator (1111, 1121, 1131, 1311–1315) umfassen, wobei die Schaltung (100) weiterhin mindestens eine Steuerung (170) umfasst, die eingerichtet ist, um die Signalwerte (191–193) des Eingangssignals (142, 142-1, 142-2) durch zeitüberlappendes Betätigen der Schalter (1112, 1122, 1132, 1351–1353, 1361–1363) und zur passive Ladungsumverteilung zwischen den Kondensatoren (1111, 1121, 1131, 1311–1315) zu kombinieren.
Schaltung (100) nach Anspruch 3, wobei die mindestens eine Steuerung (170) weiterhin eingerichtet ist, um einen Bruchteil der Ladung aller Kondensatoren (1111, 1121, 1131, 1311–1315) entsprechend einer Teilmenge der Abtast-Halte-Glieder als das Kombinationssignal (144, 144-1, 144-2) an den Wandler-Kern (1315) zu übergeben.
Schaltung (100) nach Anspruch 4, wobei die mindestens eine Steuerung (170) eingerichtet ist, um die Teilmenge in Abhängigkeit eines wählbaren Verstärkungsfaktors zu bestimmen.
Schaltung (100) nach einem der Ansprüche 3–5, wobei die Kondensatoren (1111, 1121, 1131, 1311–1315) der Abtast-Halte-Glieder (111–114) unterschiedliche oder gleiche Kapazitäten aufweisen.
Schaltung (100) nach einem der Ansprüche 3–6, wobei die Kondensatoren (1111, 1121, 1131) der Abtast-Halte-Glieder (111–114) durch einen Abtast-Kondensator des Quantisierers (131) ausgebildet werden.
Schaltung (100) nach einem der voranstehenden Ansprüche, wobei der Quantisierer (131) eingerichtet ist, um das Kombinationssignal (144, 144-1, 144-2) gemäß dem Wägeverfahren zu wandeln und eine Parallelschaltung mehrerer DAC-Kondensatoren (1311–1315) als Eingangsstufe zu einem den Wandler-Kern (1315) ausbildenden Komparator umfasst.
Schaltung (100) nach einem der Ansprüche 3–7, sowie nach Anspruch 8, wobei die Kondensatoren (1311–1315) der Abtast-Halte-Glieder (111–114) durch die DAC-Kondensatoren (1311–1315) ausgebildet werden.
Schaltung (100) nach Anspruch 9, wobei die Schalter (1351–1353) der Abtast-Halte-Glieder (111–114) in einem Signalpfad vom Eingangsanschluss (141, 141-1, 141-2) zum Wandler-Kern (1315) und zwischen benachbarten Kondensatoren (1311–1315) angeordnet sind.
Schaltung (100) nach Anspruch 9, wobei die Schalter (1361–1363) der Abtast-Halte-Glieder (111–114) den jeweiligen Kondensator (1111, 1121, 1131, 1311–1315) wahlweise mit Masse, einem Referenzpotential und einem Schwebepotential verbinden.
Schaltung (100) nach einem der voranstehenden Ansprüche, die weiterhin umfasst: – mindestens eine Steuerung (170), die eingerichtet ist, um das Kombinationselement (601–603) derart anzusteuern, dass die Signalwerte (191–193) an zufälligen Zeiten angeordnet sind.
Schaltung (100) nach einem der voranstehenden Ansprüche, die weiterhin umfasst: – mindestens eine Steuerung (170), die eingerichtet ist, um das Kombinationselement (601–603) derart anzusteuern, dass die Signalwerte (191–193) an Zeiten angeordnet sind, die einen Abstand zueinander aufweisen, welcher kürzer ist als eine Wandlungszeitdauer des Quantisierers (131) zum Wandeln des Kombinationssignals (144, 144-1, 144-2) in das Ausgangssignal (145).
Schaltung (100) nach einem der voranstehenden Ansprüche, die weiterhin umfasst: – mindestens eine Steuerung (170), die eingerichtet ist, um das Kombinationselement (601–603) derart anzusteuern, dass eine Zeitdauer (720) zwischen der dem ersten Signalwert entsprechenden Zeit und der dem letzten Signalwert entsprechenden Zeit kürzer ist als eine Wandlungszeitdauer des Quantisierers (131) zum Wandeln des Kombinationssignals (144, 144-1, 144-2) in das Ausgangssignal (145).
Schaltung (100) nach einem der Ansprüche 3–7, die weiterhin umfasst: – mindestens eine Steuerung (170), die eingerichtet ist, um das Kombinationselement (601–603) derart anzusteuern, dass die Kondensatoren (1111, 1121, 1131, 1311–1315) der Abtast-Halte-Glieder (111–114) in zumindest teilweise überlappenden Zeitdauern (702) basierend auf dem Eingangssignal (142, 142-1, 142-2) geladen werden.
Schaltung (100) nach einem der voranstehenden Ansprüche, die weiterhin umfasst: – einen weiteren Eingangsanschluss (141, 141-1, 141-2), der eingerichtet ist, um ein weiteres analoges Eingangssignal (142, 142-1, 142-2) zu empfangen, – ein weiteres Kombinationselement (601–603), das eingerichtet ist, um mehrere zeitversetzte Signalwerte (191–193) des weiteren Eingangssignals (142, 142-1, 142-2) zu einem weiteren analogen Kombinationssignal (144, 144-1, 144-2) zu kombinieren, und – einen Multiplexer (650), der eingerichtet ist, um wahlweise das Kombinationssignal (144, 144-1, 144-2) oder das weitere Kombinationssignal (144, 144-1, 144-2) an den Wandler-Kern (1315) des Quantisierers (131) zu übergeben.
Schaltung (100) nach Anspruch 16, die weiterhin umfasst: – mindestens eine Steuerung (170), die eingerichtet ist, um das Kombinationselement (601–603) und das weitere Kombinationselement (601–603) derart anzusteuern, dass die Signalwerte (191–193) des Eingangssignals (142, 142-1, 142-2) und die Signalwerte (191–193) des weiteren Eingangssignals (142, 142-1, 142-2) zeitlich verschachtelt sind.
Schaltung (100) nach Anspruch 16 oder 17, wobei der Multiplexer (650) eingerichtet ist, um das Kombinationssignal (144, 144-1, 144-2) und das weitere Kombinationssignal (144, 144-1, 144-2) jeweils in mehreren Iterationen (198) an den Wandler-Kern (1315) des Quantisierers (131) zu übergeben, wobei das Übergeben des Kombinationssignals (144, 144-1, 144-2) und das Übergeben des weiteren Kombinationssignals (144, 144-1, 144-2) über mehrere Iterationen (198) zeitlich verschachtelt ist.
Schaltung (100) nach einem der voranstehenden Ansprüche, wobei das Kombinationselement (601–603) mehrere Abtast-Halte-Glieder (111–114) umfasst, die vom Pfad vom Eingangsanschluss (141, 141-1, 141-2) zum Quantisierer (131) abzweigen.
Schaltung (100) nach einem der voranstehenden Ansprüchen, wobei der Quantisierer eingerichtet ist, um das Kombinationssignal (144, 144-1, 144-2) gemäß dem Sigma-Delta-Verfahren zu wandeln.
Analog-Digital-Wandler (131), der umfasst: – einen Eingangsanschluss (141, 141-1, 141-2), der eingerichtet ist, um ein analoges Eingangssignal (142, 142-1, 142-2) zu empfangen, – einen analogen Tiefpassfilter, der eingerichtet ist, um das Eingangssignal (142, 142-1, 142-2) zum Erhalten eines gefilterten Signals zu filtern, und – einen Wandler-Kern (1315), der eingerichtet ist, um das gefilterte Signal vom Tiefpassfilter zu empfangen und in ein digitales Ausgangssignal (145) zu wandeln, wobei der analoge Tiefpassfilter eine Eingangsstufe des Wandler-Kerns (1315) ausbildet.
Verfahren, das umfasst: – Empfangen eines analogen Eingangssignals (142, 142-1, 142-2), – Kombinieren von zeitversetzten Signalwerten (191–193) des Eingangssignals (142, 142-1, 142-2) zum Erhalten eines analogen Kombinationssignals (144, 144-1, 144-2), – Übertragen des Kombinationssignals (144, 144-1, 144-2) durch passive Ladungsumverteilung, und – Wandeln des Kombinationssignals (144, 144-1, 144-2) in ein digitales Ausgangssignal (145).