JP5395608B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の変換精度の向上化技術に関し、特に、複数のＡ／Ｄ変換器を搭載した半導体集積回路装置における変換誤差の低減に有効な技術に関する。

半導体集積回路装置には、Ａ／Ｄ変換器を搭載したものが広く用いられている。たとえば、自動車の制御用などに用いられる半導体集積回路装置では、該半導体集積回路装置に接続されるセンサの数が増加する傾向にあり、複数のＡ／Ｄ変換器の搭載が望まれている。

一方、この種の半導体集積回路装置においては、コスト削減などの要求から、外部端子数の削減が求められている。本発明者が検討したところによれば、複数のＡ／Ｄ変換器を搭載した半導体集積回路装置の外部端子数を削減するには、Ａ／Ｄ変換器に電源電圧やリファレンス電圧などを供給する電源端子（ＡＶＣＣ、ＡＶＳＳ、ＲＥＦＨ、ＲＥＦＬ）を共通化する技術が有効となる。

たとえば、２つのＡ／Ｄ変換器を搭載する場合には、上記した電源端子を共通化しないとそれぞれ４本ずつ、計８本の外部端子が必要となるが、該電源端子を共通化すると４本の外部端子に削減することができる。さらに、Ａ／Ｄ変換器を３つ搭載した際には、上記した電源端子を共通化しないと１２本の外部端子が必要となってしまうことになる。

ところが、上記のような複数のＡ／Ｄ変換器を搭載した半導体集積回路装置における外部端子の削減技術では、次のような問題点があることが本発明者により見い出された。

すなわち、複数のＡ／Ｄ変換器を搭載した場合、すべてのＡ／Ｄ変換器がノイズ発生源となると共に、すべてのＡ／Ｄ変換器が、そのノイズの影響を受けてしまう側にもなってしまう。

ノイズ発生源として考えた場合、Ａ／Ｄ変換器は、該Ａ／Ｄ変換器を構成する内部アンプの動作時と内部Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器の動作時に大きなパルス状のノイズを電源端子ＡＶＣＣ，ＡＶＳＳ、およびリファレンス端子ＲＥＦＨ，ＲＥＦＬに発生させる。

また、ノイズの影響を受ける側としてＡ／Ｄ変換器は、サンプリング終了時、コンパレータによる比較時に電源端子、リファレンス端子にノイズを受けると変換誤差の原因となってしまう。

たとえば、２つのＡ／Ｄ変換器を搭載した場合、一方のＡ／Ｄ変換器の動作のノイズが、他方のＡ／Ｄ変換器の変換誤差となり、精度の高いＡ／Ｄ変換ができなくなってしまう恐れがある。

本発明の目的は、Ａ／Ｄ変換器に用いられる外部端子数を大幅に削減しながら、高精度にＡ／Ｄ変換を行うことのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、入力信号のサンプリングと逐次比較とを行い、アナログ信号をデジタル信号に変換する逐次比較型のＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、一方の接続部が、Ａ／Ｄ変換用のアナログ信号が入力される入力部に接続された第１のスイッチと、一方の接続部が、該第１のスイッチの他方の接続部に接続されたサンプリング容量と、変換用アナログ信号を出力するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力部、および第１のスイッチとサンプリング容量との間に接続された第２のスイッチと、第１の入力部に、サンプリング容量の他方の接続部が接続され、第２の入力部に静電容量素子の一方の接続部が接続され、差電圧の増幅を行う差動増幅器と、任意のインピーダンスが付加された比較用基準電圧を静電容量素子を介して差動増幅器の第２の入力部に供給するインピーダンス適合部とを有するものである。

また、本発明は、前記インピーダンス適合部が、サンプリング時に差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１のインピーダンス部と、逐次比較時に差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第２のインピーダンス部とを有し、サンプリング時には、第１のインピーダンス部を介して比較用基準電圧が供給され、逐次比較時には、第２のインピーダンス部を介して比較用基準電圧が供給されるものである。

さらに、本発明は、前記第１のインピーダンス部が、サンプリング時に差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１の抵抗と、サンプリング時に、第１の抵抗のインピーダンスが付加された比較用基準電圧を静電容量素子を介して第２の入力部に供給する第３のスイッチとを備え、前記第２のインピーダンス部は、サンプリング時に、第２の抵抗のインピーダンスが付加された比較用基準電圧を静電容量素子を介して第２の入力部に供給する第４のスイッチとを備えたものである。

また、本発明は、前記第１の抵抗、および前記第３のスイッチが、Ａ／Ｄ変換器に外部接続されたアナログ信号を出力する複数のセンサと同じ数がそれぞれ備えられ、それら複数の第３のスイッチを制御するコントローラを備え、複数の第１の抵抗は、サンプリング時において、センサ毎に最適となるインピーダンスをそれぞれ有しており、該コントローラは、複数のセンサのうち、任意に選択されているセンサを検出し、複数の第１の抵抗のうち、選択されているセンサに見合った最適となるインピーダンスを有した第１の抵抗が選択されるように任意の前記第３のスイッチを動作させるものである。

さらに、本発明は、Ａ／Ｄ変換用電源電圧が接続される１つの外部電源電圧端子と、Ａ／Ｄ変換用基準電位が接続される１つの外部基準電位端子とを備え、該Ａ／Ｄ変換器が、２以上備えられ、２以上のＡ／Ｄ変換器は、外部電源電圧端子、および外部基準電位端子にそれぞれ共通接続されているものである。

さらに、本願のその他の発明の概要を簡単に示す。

本発明は、入力信号のサンプリングと逐次比較とを行い、アナログ信号をデジタル信号に変換する逐次比較型のＡ／Ｄ変換器を備えた半導体集積回路装置であって、該Ａ／Ｄ変換器は、一方の接続部が、Ａ／Ｄ変換用のアナログ信号が入力される入力部に接続された第１のスイッチと、入力されたＡ／Ｄ変換用のアナログ信号をサンプル／ホールドするとともに、変換用アナログ信号を出力する電荷再配分型Ｄ／Ａ変換器と、第１の入力部に、電荷再配分型Ｄ／Ａ変換器の出力部が接続され、第２の入力部に静電容量素子の一方の接続部が接続され、差電圧の増幅を行う差動増幅器と、任意のインピーダンスが付加された比較用基準電圧を静電容量素子を介して差動増幅器の第２の入力部に供給するインピーダンス適合部とを有するものである。

また、本発明は、前記インピーダンス適合部が、サンプリング時に差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１のインピーダンス部と、逐次比較時時に差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第２のインピーダンス部とを有し、サンプリング時には、第１のインピーダンス部を介して比較用基準電圧が供給され、逐次比較時には、第２のインピーダンス部を介して比較用基準電圧が供給されるものである。

さらに、本発明は、前記第１のインピーダンス部が、サンプリング時に差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１の抵抗と、サンプリング時に、第１の抵抗のインピーダンスが付加された比較用基準電圧を静電容量素子を介して第２の入力部に供給する第３のスイッチとを備え、前記第２のインピーダンス部は、サンプリング時に、第２の抵抗のインピーダンスが付加された比較用基準電圧を静電容量素子を介して第２の入力部に供給する第４のスイッチとを備えたものである。

また、本発明は、前記第１の抵抗、および前記第３のスイッチが、Ａ／Ｄ変換器に外部接続されたアナログ信号を出力する複数のセンサと同じ数がそれぞれ備えられ、複数の第３のスイッチを制御するコントローラを備え、それら複数の第１の抵抗は、サンプリング時において、センサ毎に最適となるインピーダンスをそれぞれ有しており、該コントローラは、複数のセンサのうち、任意に選択されているセンサを検出し、複数の第１の抵抗のうち、選択されているセンサに見合った最適となるインピーダンスを有した第１の抵抗が選択されるように任意の前記第３のスイッチを動作させるものである。

さらに、本発明は、Ａ／Ｄ変換用電源電圧が接続される１つの外部電源電圧端子と、Ａ／Ｄ変換用基準電位が接続される１つの外部基準電位端子とを備え、該Ａ／Ｄ変換器が、２以上備えられ、２以上のＡ／Ｄ変換器は、外部電源電圧端子、および外部基準電位端子にそれぞれ共通接続されているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）サンプリング時、および逐次比較時に最適なインピーダンスをそれぞれ設定することができるので、ノイズキャンセル効果を最大限に得ることができ、ノイズなどの影響を大幅に低減することができる。

（２）上記（１）により、Ａ／Ｄ変換器における変換誤差を大幅に低減することができ、高い変換精度を実現することができる。

本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図である。 図１の半導体集積回路装置に設けられたＡ／Ｄ変換器の一例を示す説明図である。 本発明者が検討した一般的なＡ／Ｄ変換器の一例を示す説明図である。 図３のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。 図２のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。 本発明の実施の形態２によるＡ／Ｄ変換器における一例を示す説明図である。 図６のＡ／Ｄ変換器の一部分におけるレイアウトの一例を示す説明図である。 本発明の実施の形態２によるＡ／Ｄ変換器における他の例を示す説明図である。 本発明の実施の形態３によるＡ／Ｄ変換器の構成の一例を示す説明図である。 図９のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。 本発明の実施の形態４によるＡ／Ｄ変換器の構成の一例を示す説明図である。 本発明の実施の形態５による半導体集積回路装置の構成の一例を示すブロック図である。 本発明の実施の形態６によるＡ／Ｄ変換器における構成の一例を示す説明図である。 図１３のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたＡ／Ｄ変換器の一例を示す説明図、図３は、本発明者が検討した一般的なＡ／Ｄ変換器の一例を示す説明図、図４は、図３のＡ／Ｄ変換器における動作の一例を示すタイミングチャート、図５は、図２のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。

本実施の形態１において、半導体集積回路装置１は、たとえば、自動車などに搭載され、エンジン制御、エアバッグ制御、およびエアコン制御などの様々なシステムを制御する。半導体集積回路装置１は、図１に示すように、ＲＡＭ２、不揮発性メモリ３、ＣＰＵ４、コントローラ５、Ａ／Ｄ変換器６，７、および入力セレクタ８，９などから構成されている。

ＲＡＭ２は、揮発性半導体メモリなどであり、データの一時的な保存に用いられる。不揮発性メモリ３は、フラッシュメモリなどに例示されるメモリであり、たとえば、半導体集積回路装置１における動作プログラムなどが格納されている。

ＣＰＵ４は、半導体集積回路装置１におけるすべての制御を司る。コントローラ５は、ＣＰＵ４の制御に基づいて、入力セレクタ８，９などの制御を行う。Ａ／Ｄ変換器６には、複数のセンサ１０₁ 〜１０_N が接続されており、Ａ／Ｄ変換器７には、複数のセンサ１１₁ 〜１１_N が接続されている。

Ａ／Ｄ変換器６は、センサ１０₁ 〜１０_N から出力されるアナログ信号をデジタル信号に変換し、Ａ／Ｄ変換器７は、センサ１１₁ 〜１１_N から出力されるアナログ信号をデジタル信号に変換する。

センサ１０₁ 〜１０_N ，１１₁ 〜１１_N は、たとえば、ノックセンサなどのエンジン制御用、エアバック制御、ブレーキ制御用、およびバッテリ制御用などの各種センサからなる。

入力セレクタ８は、コントローラ５から出力される制御信号に基づいて、センサ１０₁ 〜１０_N のうち、任意の１つのセンサから出力されるアナログ信号がＡ／Ｄ変換器６に入力されるように切り換える。

入力セレクタ９は、コントローラ５から出力される制御信号に基づいて、センサ１１₁ 〜１１_N のうち、任意の１つのセンサから出力されるアナログ信号がＡ／Ｄ変換器６に入力されるように切り換える。

また、半導体集積回路装置１には、外部端子である電源用端子ＴＡＶＣＣ，ＴＡＶＳＳ，ＴＲＥＦＨ，ＴＲＥＦＬがそれぞれ設けられている。外部電源電圧端子である電源用端子ＴＡＶＣＣは、Ａ／Ｄ変換器６，７の動作電圧となる電源電圧ＡＶＣＣを供給する端子であり、外部基準電位端子である電源用端子ＴＡＶＳＳは、Ａ／Ｄ変換器６，７の基準電位ＡＶＳＳを供給する端子である。

電源用端子ＴＲＥＦＨは、Ａ／Ｄ変換器６，７にＨｉ側基準電圧ＲＥＦＨを供給する端子であり、電源用端子ＴＲＥＦＬは、Ａ／Ｄ変換器６，７に比較用基準電圧となるＬｏ側基準電圧ＲＥＦＬを供給する端子である。

図２は、図１の半導体集積回路装置１に設けられたＡ／Ｄ変換器６の一例を示した説明図である。この図２では、Ａ／Ｄ変換器６について示しているが、Ａ／Ｄ変換器７もＡ／Ｄ変換器６と同様の構成となっている。

Ａ／Ｄ変換器６は、図示するように、Ｄ／Ａ変換器１２、アンプ１３、コンパレータ１４、静電容量素子１５，１６、抵抗１９、抵抗２０、およびスイッチ２１〜２６から構成されている。

また、これら第１の抵抗となる抵抗１９、第２の抵抗となる抵抗２０、第３のスイッチとなるスイッチ２５、および第４のスイッチとなるスイッチ２６により、インピーダンス適合部が構成されており、抵抗１９とスイッチ２５とにより、第１のインピーダンス部が、そして、抵抗２０とスイッチ２６とにより、第２のインピーダンス部がそれぞれ構成されている。

ここで、図中の抵抗Ｒ１は、Ａ／Ｄ変換器６に接続されるセンサ（センサ１０₁ 〜１０_N のいずれか）のインピーダンス、および入力セレクタ８のインピーダンスを示しており、抵抗Ｒ２は、Ｄ／Ａ変換器１２の出力インピーダンスを示している。

変換用アナログ信号となる変換用電圧を出力するＤ／Ａ変換器１２の出力部には、第２のスイッチであるスイッチ２４の一方の接続部が接続されており、これらＤ／Ａ変換器１２の出力部とスイッチ２４の一方の接続部との間には、抵抗Ｒ２のインピーダンスを有している。

Ａ／Ｄ変換器６の入力部ＡＤ＿ｉｎには、第１のスイッチであるスイッチ２３の一方の接続部が接続されており、これら入力部ＡＤ＿ｉｎとスイッチ２３の一方の接続部との間には、抵抗Ｒ１のインピーダンスを有する構成となっている。このスイッチ２３の他方の接続部には、スイッチ２４の他方の接続部、および静電容量素子１５の一方の接続部がそれぞれ接続されている。

静電容量素子１５の他方の接続部には、差動アンプであるアンプ１３の一方の入力部、ならびにスイッチ２１の一方の接続部がそれぞれ接続されている。アンプ１３の一方の出力部には、スイッチ２１の他方の接続部、およびコンパレータ１４の一方の入力部がそれぞれ接続されている。

抵抗１９の一方の接続部、および抵抗２０の一方の接続部には、Ｌｏ側基準電圧ＲＥＦＬがそれぞれ接続されている。抵抗１９の他方の接続部には、スイッチ２５の一方の接続部が接続されており、抵抗２０の他方の接続部には、スイッチ２６の一方の接続部が接続されている。

スイッチ２５，２６の他方の接続部には、静電容量素子１６の一方の接続部がそれぞれ接続されており、該静電容量素子１６の他方の接続部には、アンプ１３の他方の入力部、ならびにスイッチ２２の一方の接続部がそれぞれ接続されている。

アンプ１３の他方の出力部には、スイッチ２２の他方の接続部、ならびにコンパレータ１４の他方の入力部がそれぞれ接続されている。そして、コンパレータ１４の出力部結果により逐次比較を行い、最終的にデジタル信号に変換された信号がＡ／Ｄ変換器６の変換結果として出力される。

ここで、本発明者が検討した一般的なＡ／Ｄ変換器５０について、図３を用いて説明する。

Ａ／Ｄ変換器５０は、図示するように、Ｄ／Ａ変換器５１、アンプ５２、コンパレータ５３、静電容量素子５４，５５、抵抗５６〜５８、およびスイッチ５９〜６２から構成されている。

なお、図中の抵抗５６は、接続されたセンサのインピーダンスや入力セレクタのインピーダンスの合計値であり、抵抗５７は、Ｄ／Ａ変換器５１の出力インピーダンスを示している。

Ｄ／Ａ変換器５１の出力部には、スイッチ６１の一方の接続部が接続されている。Ａ／Ｄ変換器５０の入力部ＡＤ＿ｉｎには、スイッチ６２の一方の接続部が接続されている。このスイッチ６２の他方の接続部には、スイッチ６１の他方の接続部、および静電容量素子５４の一方の接続部がそれぞれ接続されている。静電容量素子５４の他方の接続部には、差動アンプであるアンプ５２の一方の入力部、ならびにスイッチ５９の一方の接続部がそれぞれ接続されている。

アンプ５２の一方の出力部には、スイッチ５９の他方の接続部、およびコンパレータ５３の一方の入力部がそれぞれ接続されている。抵抗５８の一方の接続部には、基準電位ＶＳＳが接続されている。

この抵抗５８の他方の接続部には、静電容量素子５５の一方の接続部が接続されており、該静電容量素子５５の他方の接続部には、スイッチ６０の一方の接続部、およびアンプ５２の他方の入力部がそれぞれ接続されている。

アンプ５２の他方の出力部には、スイッチ６０の他方の接続部、ならびにコンパレータ５３の他方の入力部がそれぞれ接続されている。また、アンプ５２、ならびにコンパレータ５３には、動作電圧として電源電圧ＡＶＣＣと基準電位ＡＶＳＳがそれぞれ供給されている。そして、コンパレータ５３の出力部結果により逐次比較を行う。

次に、Ａ／Ｄ変換器５０の動作について、図４のタイミングチャートを用いて説明する。図４において、上方から下方にかけては、スイッチ５９，６０、スイッチ６２、ならびにスイッチ６１の動作タイミングについてそれぞれ示している。

まず、Ａ／Ｄ変換器５０において、サンプリングが開始されると、スイッチ５９，６０、およびスイッチ６２がＯＮ（導通状態）となり、スイッチ６１がＯＦＦ（非導通状態）となる。

これにより、入力部ＡＤ＿ｉｎから入力された電圧と、ノードＡ（図３）の電圧との差電圧に相当する電荷がサンプリング容量である静電容量素子５４に充電される。差動の反対側の静電容量素子５５にも同様に、ノードＢ（図３）と基準電位ＶＳＳとの差電圧に相当する電荷が充電される。

そして、サンプリング終了時には、スイッチ５９，６０，６２がそれぞれＯＦＦとなり、入力部ＡＤ＿ｉｎから入力された電圧とノードＡの電圧との差電圧に相当する静電容量素子５４に保存される。

このとき、サンプリングからホールドに移行する瞬間にノイズがのり、ノードＡ、ノードＢでノイズの収束性が異なると差動成分としてノイズもサンプリングされ変換誤差となる。

ノイズの影響を最小限に抑えるためには、アンプ５２のノードＡから入力を見たインピーダンスとノードＢから入力を見たインピーダンスをそろえる必要がある。

続いて、逐次比較時においては、入力部ＡＤ＿ｉｎからの経路はスイッチ６２によって切り離され、スイッチ６１がＯＮすることによりＤ／Ａ変換器５１が接続される。Ｄ／Ａ変換器５１からは、比較用電圧がアンプ５２に順に出力され、コンパレータ５３にて比較が行われる。

この逐次比較時も同様に、ノードＡから見たインピーダンスとノードＢからみたインピーダンスをそろえる必要がある。

サンプリング時において、抵抗５８の最適抵抗値は、抵抗５８＝抵抗５６＋スイッチ６２のインピーダンスである。ここで、抵抗５８は接続されたセンサのインピーダンスや入力セレクタのインピーダンスの合計値であり比較的大きな値となる。

一方、逐次比較時において、抵抗５８の最適抵抗値は抵抗５８＝抵抗５７＋スイッチ６１のインピーダンスである。抵抗５７は、Ｄ／Ａ変換器５１の出力インピーダンスであり、Ａ／Ｄ変換の高速化のためには抵抗５の抵抗値は小さな値が好ましい。

このように、サンプリング時に最適な抵抗値と比較時に最適な抵抗値は大きく異なるものとなる。したがって、サンプリング時に最適なインピーダンスに抵抗５８を固定した場合は、比較時にスピード不足による変換誤差を生じ、一方、比較時に最適なインピーダンスに抵抗５８を固定した場合は、サンプリング時にインピーダンスの違いによるノイズの収束波形の差による変換誤差を生じてしまうことになる。

次に、本実施の形態によるＡ／Ｄ変換器６における作用について説明する。

まず、図２に示すＡ／Ｄ変換器６において、抵抗１９は、サンプリング時に最適な抵抗値となっており、抵抗２０は、逐次比較時に最適な抵抗値に設定されている。

ここで、抵抗１９の抵抗値は、スイッチ２３とスイッチ２５とのインピーダンスが等しい場合、入力部ＡＤ＿ｉｎからサンプリング容量である静電容量素子１５の左端にいたる経路のインピーダンス（抵抗Ｒ１）から、スイッチ２３のインピーダンスを差し引いた値が最適値となる。

また、抵抗２０の抵抗値は、スイッチ２４とスイッチ２６とのインピーダンスが等しい場合、Ｄ／Ａ変換器１２側の出力抵抗（抵抗Ｒ２）を含み、スイッチ２４のインピーダンスを除いたＤ／Ａ変換器１２からサンプリング容量である静電容量素子１５の左端にいたる経路のインピーダンスとなる。

図５は、Ａ／Ｄ変換器６における動作の一例を示すタイミングチャートである。この図５において、上方から下方にかけては、スイッチ２１，２２、スイッチ２３、スイッチ２４、スイッチ２５、ならびにスイッチ２６の動作タイミングについてそれぞれ示している。

まず、サンプリング時には、スイッチ２１，２２、スイッチ２３、およびスイッチ２５をＯＮにし、スイッチ２４とスイッチ２６とをＯＦＦにする。

このとき、前述したように抵抗１９は、サンプリング時に最適な抵抗値に設定されているので、図２のノードＡから左側を見たインピーダンスと図２のノードＢから左側を見たインピーダンスとが略一致することにより、サンプリング時のノイズキャンセル効果が最大限に得られる。

続いて、逐次比較時には、スイッチ２１，２２、スイッチ２３、およびスイッチ２５をそれぞれＯＦＦにし、スイッチ２４とスイッチ２６とをそれぞれＯＮにする。このとき、抵抗２０は、前述したように逐次比較時に最適な抵抗値に設定されているので図２のノードＡから左側を見たインピーダンスと図２のノードＢから左側を見たインピーダンスとが略一致することになり、逐次比較時のノイズキャンセル効果が最大限に得られることになる。

それにより、サンプリング時にはサンプリング時に最適なインピーダンス（抵抗１９の抵抗値）に、そして、逐次比較時には逐次比較時に最適なインピーダンス（抵抗２０の抵抗値）となるように、スイッチ２５，２６を切り替えることにより、外部ノイズや電源ノイズの影響がノードＡ、およびノードＢにそれぞれ与える影響を同一にし、ノイズキャンセル効果を最大限に得ることができ、Ａ／Ｄ変換器６における変換誤差を低減することができる。

（実施の形態２）
図６は、本発明の実施の形態２によるＡ／Ｄ変換器における一例を示す説明図、図７は、図６のＡ／Ｄ変換器の一部分におけるレイアウトの一例を示す説明図である。

本実施の形態２においては、前記実施の形態１におけるＡ／Ｄ変換器６（，７）が電荷再配分型の容量Ｄ／Ａ変換器１２ａを搭載し、サンプリング容量Ｄ／Ａ変換器の容量を共用にした場合の構成の一例を示す。

Ａ／Ｄ変換器６は、図６に示すように、容量Ｄ／Ａ変換器１２ａ、アンプ１３、コンパレータ１４、静電容量素子１６、抵抗１９，２０、抵抗２９，３０、およびスイッチ２１，２２，２５，２６から構成されている。この図６では、Ａ／Ｄ変換器６について示しているが、Ａ／Ｄ変換器７もＡ／Ｄ変換器６と同様の構成となっている。

アンプ１３、コンパレータ１４、静電容量素子１６、抵抗１９，２０、およびスイッチ２１，２２，２５，２６の接続構成については、前記実施の形態１の図２と同様であるので説明は省略する。

また、容量Ｄ／Ａ変換器１２ａは、スイッチ２７₁ 〜２７_N 、および静電容量素子２８₁ 〜２８_N から構成されている。抵抗２９の一方の接続部には、Ｈｉ側基準電圧ＲＥＦＨが供給されており、抵抗３０の一方の接続部には、Ｌｏ側基準電圧ＲＥＦＬが供給されている。

静電容量素子２８₁ 〜２８_N の一方の接続部は、アンプ１３の一方の入力部がそれぞれ接続されており、これら静電容量素子２８₁ 〜２８_N の他方の接続部には、スイッチ２７₁ 〜２７_N の一方の接続部がそれぞれ接続されている。

スイッチ２７₁ 〜２７_N の他方の接続部には、第１〜第３の接続部が設けられた構成からなり、スイッチ２７₁ 〜２７_N における第１の接続部には、抵抗３０の他方の接続部が接続されている。

また、スイッチ２７₁ 〜２７_N の第２の接続部には、入力部ＡＤ＿ｉｎがそれぞれ接続されており、スイッチ２７₁ 〜２７_N の第３の接続部には、抵抗２９の他方の接続部がそれぞれ接続されている。

スイッチ２７₁ 〜２７_N は、静電容量素子２８₁ 〜２８_N の他方の接続部の接続先を抵抗３０、入力部ＡＤ＿ｉｎ、または抵抗２９のいずれかに接続されるように切り替えを行う。

ここで、容量Ｄ／Ａ変換器１２ａの動作について説明する。

まず、サンプリング時にはスイッチ２７₁ 〜２７_N のすべてが入力部ＡＤ＿ｉｎに接続されるように切り替えられ、入力電圧を静電容量素子２８₁ 〜２８_N に充電する。これら静電容量素子２８₁ 〜２８_N への入力電圧の充電が完了すると、スイッチ２７₁ 〜２７_N の接続が入力部ＡＤ＿ｉｎから切り離され、比較が完了するまでこの電荷を保持する。このように電荷再配分型の容量Ｄ／Ａ変換器１２ａはサンプリングと保持の機能を有するものとなっている。

そして、比較時には、スイッチ２７₁ 〜２７_N を順にＨｉ側基準電圧ＲＥＦＨとＬｏ側基準電圧ＲＥＦＬに切り替え、入力電圧をＨｉ側基準電圧ＲＥＦＨ、Ｌｏ側基準電圧ＲＥＦＬとで比較し、ＭＳＢ（Most Significant Bit）から順にビットを決めていく。

たとえば、ＭＳＢの比較電圧がフルスケールの１／２の場合は、静電容量素子２８₁ 〜２８_N の容量の半分が入力電圧とＨｉ側基準電圧ＲＥＦＨに、残りがＬｏ側基準電圧ＲＥＦＬに接続される。

この場合、出力インピーダンスとは、Ｈｉ側基準電圧ＲＥＦＨ、Ｌｏ側基準電圧ＲＥＦＬに挿入されている電流制限抵抗となる抵抗２９，３０、スイッチ２７₁ 〜２７_N などのＯＮ抵抗、Ｈｉ側基準電圧ＲＥＦＨが供給される電源用端子ＴＲＥＦＨ、Ｌｏ側基準電圧ＲＥＦＬが供給される電源用端子ＴＲＥＦＬからの配線抵抗などが考えられる。

したがって、比較時に最適な抵抗値はこれらをすべて足した値となる。ただし、図２のスイッチ２５のサイズと、図６のスイッチ２７₁ 〜２７_N の合計サイズとを等しくした場合は、スイッチ２７₁ 〜２７_N のインピーダンスは考えなくてもよい。

次に、本実施の形態２におけるＡ／Ｄ変換器６における動作について説明する。

まず、サンプリング時には、前述したように、容量Ｄ／Ａ変換器１２ａのスイッチ２７₁ 〜２７_N が入力部ＡＤ＿ｉｎに接続され、スイッチ２１，２２、およびスイッチ２５がＯＮとなり、スイッチ２６がＯＦＦとなる。

これにより、サンプリング容量となる静電容量素子２８₁ 〜２８_N ，１６に入力電圧がサンプリングされる。これにより、サンプリングに最適な抵抗値に設定されている抵抗１９が接続されるので、サンプリングに最適なインピーダンスとなる。

続いて、比較時には、前述したように、容量Ｄ／Ａ変換器１２ａのスイッチ２７₁ 〜２７_N が、Ｈｉ側基準電圧ＲＥＦＨ、またはＬｏ側基準電圧ＲＥＦＬに接続され、スイッチ２１，２２、およびスイッチ２５がそれぞれＯＦＦとなり、スイッチ２６がＯＮとなる。

これにより、抵抗２０が接続され、逐次比較時には、逐次比較に最適なインピーダンスが設定されることになる。

図７は、図６のＡ／Ｄ変換器６の一部分におけるレイアウトの一例を示す説明図である。

図７において、左上方には、抵抗２９がレイアウトされており、該抵抗２９の下方には、抵抗３０がレイアウトされている。これら抵抗２９，３０の右側には、容量Ｄ／Ａ変換器１２ａが配置されている。

容量Ｄ／Ａ変換器１２ａは、左から右にかけて、複数のスイッチ２７の列、複数の静電容量素子２８の列、同じく複数の静電容量素子２８の列、および複数のスイッチ２７の列となるようにそれぞれが直線状に配列されており、この配列パターンが繰り返すようにレイアウトされている。

また、容量Ｄ／Ａ変換器１２ａの左側下方には、抵抗１９がレイアウトされており、該抵抗１９の下方には、抵抗２０がレイアウトされている。抵抗１９，２０の右側には、静電容量素子１６がレイアウトされている。そして、容量Ｄ／Ａ変換器１２ａ、ならびに静電容量素子１６の右側には、アンプ１３がレイアウトされている。

レイアウト的な特徴は、図示するように、差動側容量である静電容量素子１６が抵抗１９，２０を介してＬｏ側基準電圧ＲＥＦＬに接続され、かつスイッチ２５，２６にて抵抗値を切り替えるところである。静電容量素子１６は、アンプ１３からみて容量Ｄ／Ａ変換器１２ａと対象に配置される。

それにより、本実施の形態２においても、前記実施の形態１と同様に、サンプリング時には、サンプリングに最適なインピーダンスとなる抵抗１９に、逐次比較時には、逐次比較に最適なインピーダンスとなる抵抗２０にスイッチ２５，２６を用いて切り換えることにより、外部ノイズや電源ノイズの影響がノードＡ，Ｂ（図６）に与える影響を同一にし、ノイズキャンセル効果を最大限に得ることができ、Ａ／Ｄ変換誤差を低減することができる。

また、本実施の形態２では、Ａ／Ｄ変換器６（，７）が容量Ｄ／Ａ変換器１２ａを搭載した例について記載したが、たとえば、抵抗Ｄ／Ａ変換器によって構成するようにしてもよい。

この場合、抵抗Ｄ／Ａ変換器１２ｂは、図８に示すように、抵抗３１〜４０、およびスイッチ４１〜４４から構成されている。

抵抗３１，３２の一方の接続部には、抵抗３７の一方の接続部がそれぞれ接続されており、抵抗３７の他方の接続部には、抵抗３８の一方の接続部、および抵抗３３の一方の接続部がそれぞれ接続されている。抵抗３８の他方の接続部には、抵抗３９の一方の接続部、および抵抗３４の一方の接続部がそれぞれ接続されており、抵抗３９の他方の接続部には、抵抗４０の一方の接続部、および抵抗３５の一方の接続部がそれぞれ接続されている。

また、抵抗４０の他方の接続部には、抵抗３６の一方の接続部が接続されており、この接続部が抵抗Ｄ／Ａ変換器１２ｂの出力部となる。抵抗３３〜３６の他方の接続部には、スイッチ４１〜４４の一方の接続部が接続されている。

スイッチ４１〜４４の他方の接続部には、第１、および第２の接続部からなる２つの接続部を有している。そして、抵抗３１の他方の接続部、およびスイッチ４１〜４４の第１の接続部には、Ｈｉ側基準電圧ＲＥＦＨがそれぞれ接続されており、抵抗３２の他方の接続部、およびスイッチ４１〜４４の第２の接続部には、Ｌｏ側基準電圧ＲＥＦＬがそれぞれ接続されている。

また、この抵抗Ｄ／Ａ変換器１２ｂにおいて、抵抗３１〜３６と抵抗３７〜４０との抵抗値の関係は、Ｒ：２Ｒとなっている。この場合の出力抵抗値はＲとなる。

（実施の形態３）
図９は、本発明の実施の形態３によるＡ／Ｄ変換器の構成の一例を示す説明図、図１０は、図９のＡ／Ｄ変換器６における動作の一例を示すタイミングチャートである。

本実施の形態３においては、Ａ／Ｄ変換器６は、図９に示すように、Ｄ／Ａ変換器１２、アンプ１３、コンパレータ１４、静電容量素子１５，１６、抵抗１９，２０、およびスイッチ２１〜２６から構成されている。

この構成は、前記実施の形態１の図２と同様であり、異なるところは、スイッチ２５，２６、抵抗１９，２０の接続である。この場合、静電容量素子１６の他方の接続部には、スイッチ２５の一方の接続部、および抵抗１９の一方の接続部がそれぞれ接続されている。

スイッチ２５の他方の接続部と抵抗１９の他方の接続部とには、スイッチ２６の一方の接続部、および抵抗２０の一方の接続部がそれぞれ接続されており、これらスイッチ２６の他方の接続部、および抵抗２０の他方の接続部には、Ｌｏ側基準電圧ＲＥＦＬがそれぞれ接続されている。

ここでも、抵抗１９は、サンプリング時に最適な抵抗値となっており、抵抗２０は逐次比較時に最適な抵抗値となっている。

また、図１０は、図９のＡ／Ｄ変換器６の動作の一例を示すタイミングチャートである。図１０において、上方から下方にかけては、スイッチ２１，２２、スイッチ２３、スイッチ２４、スイッチ２５、ならびにスイッチ２６の動作タイミングについてそれぞれ示している。

まず、サンプリング時においては、スイッチ２１，２２，２３，２６がそれぞれＯＮとなり、スイッチ２４，２５がそれぞれＯＦＦとなる。このとき、スイッチ２５がＯＦＦされ、スイッチ２６がＯＮされているので、抵抗１９が有効となるので、図９のノードＡから左を見たインピーダンスと図９のノードＢから左を見たインピーダンスとが一致することになり、サンプリング時のノイズキャンセル効果を最大限に得ることができる。

続いて、逐次比較時には、スイッチ２１，２２，２３，２６がＯＦＦとなり、スイッチ２４，２５がＯＮとなる。

このとき、スイッチ２５がＯＮされ、スイッチ２６がＯＦＦされているので、抵抗２０が有効となり、図９のノードＡから左を見たインピーダンスと図９のノードＢから左を見たインピーダンスとを一致させることができ、逐次比較時のノイズキャンセル効果を最大限に得ることができる。

それにより、本実施の形態３においても、前記実施の形態１，２と同様に、Ａ／Ｄ変換器６におけるノイズキャンセル効果を大幅に向上させることができるので、Ａ／Ｄ変換誤差を低減することができる。

（実施の形態４）
図１１は、本発明の実施の形態４によるＡ／Ｄ変換器の構成の一例を示す説明図である。

本実施の形態４においては、前記実施の形態１の図２と同様の接続構成からなるＡ／Ｄ変換器６に１つのセンサが接続されている場合の例を示したものである。

この場合、図１１に示すように、Ａ／Ｄ変換器６は、前記実施の形態１の図２と同様にＤ／Ａ変換器１２、アンプ１３、コンパレータ１４、静電容量素子１５，１６、抵抗１９，２０、およびスイッチ２１〜２６からなり、該Ａ／Ｄ変換器６の入力部ＡＤ＿ｉｎには、センサ１０が接続されている。

このセンサ１０は、入力に抵抗４５のインピーダンスを有しており、サンプリング時に最適な抵抗１９の抵抗値は、スイッチ２３とスイッチ２５とのインピーダンスが等しい場合、センサ１０の抵抗値と配線抵抗（抵抗Ｒ１）とを合計したものである。

また、逐次比較時に最適な抵抗２０の抵抗値は、スイッチ２４とスイッチ２６とのインピーダンスが等しい場合、Ｄ／Ａ変換器１２の出力抵抗と配線抵抗を合計したもの（抵抗Ｒ２）である。

それにより、本実施の形態４でも、前記実施の形態１，２と同様に、Ａ／Ｄ変換器６におけるノイズキャンセル効果を大幅に向上させることができるので、Ａ／Ｄ変換誤差を低減することができる。

（実施の形態５）
図１２は、本発明の実施の形態５による半導体集積回路装置の構成の一例を示すブロック図である。

前記実施の形態１の図２では、Ａ／Ｄ変換器６が、サンプリング時に最適な抵抗値となる抵抗１９と、逐次比較時に最適な抵抗値にとなる抵抗２０とがそれぞれ設けられた構成としたが、本実施の形態５では、複数のセンサにそれぞれ対応する複数の抵抗をＡ／Ｄ変換器に設けた構成とする。

この場合、半導体集積回路装置１は、図１２に示すように、ＲＡＭ２、不揮発性メモリ３、ＣＰＵ４、コントローラ５、Ａ／Ｄ変換器６、および入力セレクタ８などから構成されており、前記実施の形態１の図と異なるところは、Ａ／Ｄ変換器７と入力セレクタ９とが設けられていない点である。

また、図１２の半導体集積回路装置１に設けられたＡ／Ｄ変換器６は、Ｄ／Ａ変換器１２、アンプ１３、コンパレータ１４、静電容量素子１５，１６、抵抗２０、およびスイッチ２１〜２４，２６からなる前記実施の形態１の図２と同様の構成（図示せず）に、抵抗１９₁ 〜１９_N とスイッチ２５₁ 〜２５_N とが新たに設けられた構成となっている。

スイッチ２５₁ 〜２５_N の一方の接続部には、静電容量素子１６の一方の接続部が接続されており、これらスイッチ２５₁ 〜２５_N の他方の接続部には、抵抗１９₁ 〜１９_N の一方の接続部がそれぞれ接続されている。抵抗１９₁ 〜１９_N の他方の接続部には、Ｌｏ側基準電圧ＲＥＦＬがそれぞれ接続されている。

抵抗１９₁ は、サンプリングにおいてセンサ１０₁ に最適な抵抗値に設定されている。同様に、抵抗１９₂ 〜１９_N は、サンプリングにおいてセンサ１０₂ 〜１０_N にそれぞれ最適な抵抗値に設定されている。

たとえば、抵抗１９₁ が入力セレクタ８によって選択接続された場合には、サンプリング時において、スイッチ２５₁ がＯＮすることになる。また、逐次比較時には、前記実施の形態１と同様に、スイッチ２６がＯＮして抵抗２０が接続される。

スイッチ２５₁ 〜２５_N の動作制御は、たとえば、コントローラ５によって行われる。コントローラ５は、たとえば、センサ１０₁ 〜１０_N のうち、どのセンサを選択しているかを検出し、その結果に基づいて、任意のスイッチ２５₁ 〜２５_N のいずれかの動作制御を行う。

それにより、本実施の形態５では、サンプリング時にセンサ１０₁ 〜１０_N のインピーダンスに応じて抵抗１９₁ 〜１９_N を選択して切り換えるので、よりノイズキャンセル効果を向上させることができ、一層、Ａ／Ｄ変換誤差を減少させることができる。

図１２のＡ／Ｄ変換器の構成で図１と同様に入力セレクタを加えて複数のＡ／Ｄ変換器を搭載することも可能である。

（実施の形態６）
図１３は、本発明の実施の形態６によるＡ／Ｄ変換器における構成の一例を示す説明図、図１４は、図１３のＡ／Ｄ変換器における動作の一例を示すタイミングチャートである。

本実施の形態６においては、Ａ／Ｄ変換器６が、rail to rail動作を行うアンプのアシストによってサンプリングを行う例について記載する。

Ａ／Ｄ変換器６は、図１３に示すように、Ｄ／Ａ変換器１２、アンプ１３、コンパレータ１４、静電容量素子１５，１６、抵抗１９，２０、およびスイッチ２１〜２６からなる前記実施の形態３の図９の構成に、rail to rail動作を行うアンプ４６とスイッチ４７とが新たに追加されている。

スイッチ４７の一方の接続部、およびアンプ４６の入力部には、Ａ／Ｄ変換器６の入力部ＡＤ＿ｉｎがそれぞれ接続されている。スイッチ４７の他方の接続部、ならびにアンプ４６の出力部には、スイッチ２３の他方の接続部がそれぞれ接続されている。

図１４は、図１３のＡ／Ｄ変換器６における動作の一例を示すタイミングチャートである。この図１４において、上方から下方にかけては、スイッチ２１，２２、スイッチ２３、スイッチ２４、スイッチ２５、スイッチ２６、スイッチ４７、ならびにアンプ４６の動作タイミングについてそれぞれ示している。

まず、サンプリング期間の前半において、アンプ４６がＯＮ（動作）、およびスイッチ２１，２２，２３，２６がそれぞれＯＮとなり、スイッチ２４，２５，４７がＯＦＦとなり、アンプ４６のアシストによって、Ａ／Ｄ変換器６の入力部ＡＤ＿ｉｎからの入力電圧で静電容量素子１５の充電を行う。

続いて、サンプリング期間の後半では、アンプ４６のオフセット分を調整するために、該アンプ４６がＯＦＦ、スイッチがＯＮとなり、アンプ４６が動作していない状態でスイッチ４７，２３を介して静電容量素子１５の充電を行う。

したがって、サンプリング時に最適な抵抗１９の抵抗値は、スイッチ２３，４７のＯＮ抵抗と配線抵抗とを合計したものである。また、逐次比較時に最適な抵抗２０の抵抗値は、スイッチ２４のＯＮ抵抗、Ｄ／Ａ変換器１２の出力抵抗、および配線抵抗を合計したものである。

それにより、本実施の形態６においても、ノイズキャンセル効果を向上させることができるので、Ａ／Ｄ変換器６における変換精度を大幅に向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、複数のＡ／Ｄ変換器を備えた半導体集積回路装置における高精度なＡ／Ｄ変換技術に適している。

１ 半導体集積回路装置
２ ＲＡＭ
３ 不揮発性メモリ
４ ＣＰＵ
５ コントローラ
６ Ａ／Ｄ変換器
７ Ａ／Ｄ変換器
８ 入力セレクタ
９ 入力セレクタ
１０ センサ
１０₁ 〜１０_N センサ
１１₁ 〜１１_N センサ
１２ Ｄ／Ａ変換器
１２ａ 容量Ｄ／Ａ変換器
１２ｂ 抵抗Ｄ／Ａ変換器
１３ アンプ
１４ コンパレータ
１５ 静電容量素子
１６ 静電容量素子
１９ 抵抗
２０ 抵抗
２１〜２６ スイッチ
２７₁ 〜２７_N スイッチ
２８₁ 〜２８_N 静電容量素子
２９〜４０ 抵抗
４１〜４４ スイッチ
４５ 抵抗
４６ アンプ
４７ スイッチ
５０ Ａ／Ｄ変換器
５１ Ｄ／Ａ変換器
５２ アンプ
５３ コンパレータ
５４ 静電容量素子
５５ 静電容量素子
５６〜５８ 抵抗
５９〜６２ スイッチ

Claims (6)

1. 入力信号のサンプリングと逐次比較とを行い、アナログ信号をデジタル信号に変換する逐次比較型のＡ／Ｄ変換器を備えた半導体集積回路装置であって、
   前記Ａ／Ｄ変換器は、
   一方の接続部が、Ａ／Ｄ変換用のアナログ信号が入力される入力部に接続された第１のスイッチと、
   一方の接続部が、前記第１のスイッチの他方の接続部に接続されたサンプリング容量と、
   変換用アナログ信号を出力するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器の出力部、および前記第１のスイッチと前記サンプリング容量との間に接続された第２のスイッチと、
   第１の入力部に、前記サンプリング容量の他方の接続部が接続され、第２の入力部に静電容量素子の一方の接続部が接続され、差電圧の増幅を行う差動増幅器と、
   任意のインピーダンスが付加された比較用基準電圧を前記静電容量素子を介して前記差動増幅器の第２の入力部に供給するインピーダンス適合部とを有し、
   前記インピーダンス適合部は、
   サンプリング時に前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１のインピーダンス部と、
   逐次比較時に前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第２のインピーダンス部とを有し、
   サンプリング時には、前記第１のインピーダンス部を介して比較用基準電圧が供給され、逐次比較時には、前記第２のインピーダンス部を介して比較用基準電圧が供給され、
   前記第１のインピーダンス部は、
   サンプリング時に前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１の抵抗と、
   サンプリング時に、前記第１の抵抗のインピーダンスが付加された比較用基準電圧を前記静電容量素子を介して前記第２の入力部に供給する第３のスイッチとを備え、
   前記第２のインピーダンス部は、
   逐次比較時に、前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第２の抵抗と、
   逐次比較時に、前記第２の抵抗のインピーダンスが付加された比較用基準電圧を前記静電容量素子を介して前記第２の入力部に供給する第４のスイッチとを備えたことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１の抵抗、および前記第３のスイッチは、
   前記Ａ／Ｄ変換器に外部接続されたアナログ信号を出力する複数のセンサと同じ数がそれぞれ備えられ、
   前記複数の第３のスイッチを制御するコントローラを備え、
   前記複数の第１の抵抗は、
   サンプリング時において、前記センサ毎に最適となるインピーダンスをそれぞれ有しており、
   前記コントローラは、前記複数のセンサのうち、任意に選択されているセンサを検出し、前記複数の第１の抵抗のうち、選択されている前記センサに見合った最適となるインピーダンスを有した第１の抵抗が選択されるように任意の前記第３のスイッチを動作させることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置において、
   Ａ／Ｄ変換用電源電圧が接続される１つの外部電源電圧端子と、
   Ａ／Ｄ変換用基準電位が接続される１つの外部基準電位端子とを備え、
   前記Ａ／Ｄ変換器が、２以上備えられ、
   前記２以上のＡ／Ｄ変換器は、
   前記外部電源電圧端子、および前記外部基準電位端子にそれぞれ共通接続されて電源が供給されていることを特徴とする半導体集積回路装置。
4. 入力信号のサンプリングと逐次比較とを行い、アナログ信号をデジタル信号に変換する逐次比較型のＡ／Ｄ変換器を備えた半導体集積回路装置であって、
   前記Ａ／Ｄ変換器は、
   一方の接続部が、Ａ／Ｄ変換用のアナログ信号が入力される入力部に接続された第１のスイッチと、
   入力されたＡ／Ｄ変換用のアナログ信号をサンプル／ホールドするとともに、変換用アナログ信号を出力する電荷再配分型Ｄ／Ａ変換器と、
   第１の入力部に、前記電荷再配分型Ｄ／Ａ変換器の出力部が接続され、第２の入力部に静電容量素子の一方の接続部が接続され、差電圧の増幅を行う差動増幅器と、
   任意のインピーダンスが付加された比較用基準電圧を前記静電容量素子を介して前記差動増幅器の第２の入力部に供給するインピーダンス適合部とを有し、
   前記インピーダンス適合部は、
   サンプリング時に前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１のインピーダンス部と、
   逐次比較時に前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第２のインピーダンス部とを有し、
   サンプリング時には、前記第１のインピーダンス部を介して比較用基準電圧が供給され、逐次比較時には、前記第２のインピーダンス部を介して比較用基準電圧が供給され、
   前記第１のインピーダンス部は、
   サンプリング時に、前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第１の抵抗と、
   サンプリング時に、前記第１の抵抗のインピーダンスが付加された比較用基準電圧を前記静電容量素子を介して前記第２の入力部に供給する第３のスイッチとを備え、
   前記第２のインピーダンス部は、
   逐次比較時に、前記差動増幅器における第２の入力部のノードが最適となるインピーダンスを有した第２の抵抗と、
   逐次比較時に、前記第２の抵抗のインピーダンスが付加された比較用基準電圧を前記静電容量素子を介して前記第２の入力部に供給する第４のスイッチとを備えたことを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記第１の抵抗、および前記第３のスイッチは、
   前記Ａ／Ｄ変換器に外部接続されたアナログ信号を出力する複数のセンサと同じ数がそれぞれ備えられ、
   前記複数の第３のスイッチを制御するコントローラを備え、
   前記複数の第１の抵抗は、
   サンプリング時において、前記センサ毎に最適となるインピーダンスをそれぞれ有しており、
   前記コントローラは、前記複数のセンサのうち、任意に選択されているセンサを検出し、前記複数の第１の抵抗のうち、選択されている前記センサに見合った最適となるインピーダンスを有した第１の抵抗が選択されるように任意の前記第３のスイッチを動作させることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   Ａ／Ｄ変換用電源電圧が接続される１つの外部電源電圧端子と、
   Ａ／Ｄ変換用基準電位が接続される１つの外部基準電位端子とを備え、
   前記Ａ／Ｄ変換器が、２以上備えられ、
   前記２以上のＡ／Ｄ変換器は、
   前記外部電源電圧端子、および前記外部基準電位端子にそれぞれ共通接続されて電源が供給されていることを特徴とする半導体集積回路装置。

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