JP2018019120A - 回路装置、電子機器、物理量センサー及び移動体 - Google Patents

Abstract

【課題】コンパレーターに入力される入力信号の電圧差が所定電圧以下である場合にも、コンパレーターの判定精度の低下を抑制することができる回路装置、電子機器、物理量センサー及び移動体等の提供。【解決手段】回路装置１００はコンパレーター５０とフラグ信号生成回路６０を含む。コンパレーター５０は、少なくとも第１の入力信号が入力され、第１の時間情報信号を出力する第１の電圧時間変換回路１０と、少なくとも第２の入力信号が入力され、第２の時間情報信号を出力する第２の電圧時間変換回路２０と、第１の時間情報信号と第２の時間情報信号に基づき、第１の入力信号と第２の入力信号との大小を判定する判定回路３０を有する。フラグ信号生成回路６０は、第１の時間情報信号と第２の時間情報信号に基づき、第１の入力信号と第２の入力信号との電圧差が所定電圧以下であることを示すフラグ信号を生成する。【選択図】 図１

Description

本発明は、回路装置、電子機器、物理量センサー及び移動体等に関係する。

入力電圧レベルを時間（例えば信号エッジの遅延時間や、パルス信号のパルス幅、クロック信号の周期等）に変換し、その時間を比較することによって入力電圧レベルの比較を行うタイムドメイン（Time-Domain）型コンパレーターが知られている。

例えば特許文献１には、タイムドメイン型コンパレーターと、それを用いた逐次比較型Ａ／Ｄ変換器が開示されている。特許文献１のタイムドメイン型コンパレーターは、第１、第２入力電圧及びクロック信号が入力される第１、第２の電圧時間変換回路を含み、第１、第２の電圧時間変換回路におけるクロック信号の遅延時間（第１、第２遅延時間）を比較することで第１、第２入力電圧を比較する。第１の電圧時間変換回路は複数の遅延段を含み、各遅延段は２段のインバーターを含んでいる。１段目のインバーターとグランドの間にはＮ型トランジスターが設けられ、２段目のインバーターと電源の間にはＰ型トランジスターが設けられている。そして、Ｎ型トランジスターには第１入力電圧が入力され、Ｐ型トランジスターには第２入力電圧が入力される。第２の電圧時間変換回路は、同様の構成であるが、Ｎ型トランジスターには第２入力電圧が入力され、Ｐ型トランジスターには第１入力電圧が入力される。このような構成により、第１、第２入力電圧の大小に応じて第１、第２遅延時間の大小が決まり、電圧比較が可能となっている。

米国特許第８３７３４４４号明細書

一般的に、コンパレーターの正極端子に入力される電圧と、負極端子に入力される電圧との電圧差が所定電圧以下である場合には、コンパレーターの判定精度が低下することがある。

本発明の幾つかの態様によれば、コンパレーターに入力される入力信号の電圧差が所定電圧以下である場合にも、コンパレーターの判定精度の低下を抑制することができる回路装置、電子機器、物理量センサー及び移動体等を提供することができる。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、入力信号の比較動作を行うコンパレーターと、前記比較動作の制御に用いるフラグ信号を生成するフラグ信号生成回路と、を含み、前記コンパレーターは、少なくとも第１の入力信号が入力され、第１の時間情報信号を出力する第１の電圧時間変換回路と、少なくとも第２の入力信号が入力され、第２の時間情報信号を出力する第２の電圧時間変換回路と、前記第１の電圧時間変換回路からの前記第１の時間情報信号と、前記第２の電圧時間変換回路からの前記第２の時間情報信号とに基づいて、前記第１の入力信号と前記第２の入力信号との大小を判定する判定回路と、を有し、前記フラグ信号生成回路は、前記第１の時間情報信号と前記第２の時間情報信号とに基づいて、前記第１の入力信号と前記第２の入力信号との電圧差が所定電圧以下であることを示す前記フラグ信号を生成する回路装置に関係する。

本発明の一態様では、第１の入力信号から第１の時間情報信号を求め、第２の入力信号から第２の時間情報信号を求める。そして、第１の時間情報信号と第２の時間情報信号に基づいて、第１の入力信号と第２の入力信号の大小を判定する。さらに、第１の時間情報信号と第２の時間情報信号とに基づいて、第１の入力信号と第２の入力信号との電圧差が所定電圧以下であることを示すフラグ信号を生成する。

よって、コンパレーターに入力される入力信号の電圧差が所定電圧以下である場合にも、コンパレーターの判定精度の低下を抑制することが可能となる。

また、本発明の一態様では、前記フラグ信号がアクティブである場合に、前記コンパレーターの前記比較動作を複数回行わせる制御回路を含んでいてもよい。

これにより、例えばフラグ信号がアクティブである場合に、比較動作を複数回行って得られる複数の比較結果に基づいて、多数決を行って、最終的な比較結果を求め、判定精度の低下を抑制すること等が可能になる。

また、本発明の一態様では、前記コンパレーターを有するＡ／Ｄ変換回路と、前記フラグ信号に基づいて、前記Ａ／Ｄ変換回路による変換範囲を設定する制御回路と、を含んでいてもよい。

これにより、コンパレーターに入力される入力信号の電圧差が所定電圧以下であるか否かに応じて変換範囲を設定することで、Ａ／Ｄ変換を行う際の変換精度を向上させること等が可能になる。

また、本発明の一態様では、前記フラグ信号生成回路は、前記第１の時間情報信号と、前記第２の時間情報信号と、前記第１の時間情報信号を遅延させた第１の遅延信号と、前記第２の時間情報信号を遅延させた第２の遅延信号とに基づいて、前記フラグ信号を生成してもよい。

これにより、第１の入力信号と第２の入力信号の大小を時間軸上で比較して、フラグ信号を生成すること等が可能になる。

また、本発明の一態様では、前記フラグ信号生成回路は、前記第１の時間情報信号及び前記第２の時間情報信号の論理積によって得られた第１の信号と、前記第１の遅延信号及び前記第２の遅延信号の論理和によって得られた第２の信号とに基づいて、前記フラグ信号を生成してもよい。

これにより、所与の遅延時間経過後に、第１の時間情報信号又は第２の時間情報信号の信号レベルが変化したか否かを判定して、フラグ信号を生成すること等が可能になる。

また、本発明の一態様では、前記フラグ信号生成回路は、前記第２の信号に基づいて、前記第１の信号をラッチするラッチ回路を有していてもよい。

これにより、フラグ信号生成回路は、第１の信号がローレベルで第２の信号がハイレベルである場合に、フラグ信号をアクティブにすること等が可能になる。

また、本発明の一態様では、前記第２の信号に基づいて前記コンパレーターの前記比較動作の終了判定をする制御回路を含んでいてもよい。

これにより、比較動作における比較時間を短縮すること等が可能になる。

また、本発明の一態様では、前記第１の電圧時間変換回路は、前記第１の入力信号の電圧が前記第２の入力信号の電圧よりも大きいほど長くなる第１の遅延時間に対応した前記第１の時間情報信号を出力し、前記第２の電圧時間変換回路は、前記第２の入力信号の電圧が前記第１の入力信号の電圧よりも大きいほど長くなる第２の遅延時間に対応した前記第２の時間情報信号を出力してもよい。

これにより、入力信号を、入力信号の電圧の大きさに応じた長さの時間を表す時間情報信号に変換すること等が可能になる。

また、本発明の一態様では、前記所定電圧は、前記コンパレーターの前記比較動作の不感帯に対応した電圧であってもよい。

これにより、第１の入力信号と第２の入力信号の電圧差が、コンパレーターの不感帯に対応する場合に、コンパレーターの判定精度の低下を抑制すること等が可能になる。

また、本発明の他の態様では、前記回路装置を含む電子機器に関係する。

また、本発明の他の態様では、前記回路装置を含む物理量センサーに関係する。

また、本発明の他の態様では、前記状態推定装置を含む移動体に関係する。

本実施形態の回路装置の構成例。 本実施形態のコンパレーターの構成例。 第１の遅延ユニットの構成例。 第２の遅延ユニットの構成例。 第１の遅延ユニットと第２の遅延ユニットの動作を説明するタイミングチャート。 第１の遅延ユニットの他の構成例。 第２の遅延ユニットの他の構成例。 第１の遅延ユニットと第２の遅延ユニットの動作を説明する他のタイミングチャート。 本実施形態のコンパレーターの第１の詳細な構成例。 ＰＩＮ＞ＮＩＮの場合における第１の詳細な構成例のコンパレーターの動作を説明するタイミングチャート。 ＰＩＮ＜ＮＩＮの場合における第１の詳細な構成例のコンパレーターの動作を説明するタイミングチャート。 判定回路及びフラグ信号生成回路の詳細な構成例。 ＰＩＮ＞ＮＩＮの場合における判定回路及びフラグ信号生成回路の動作を説明するタイミングチャート。 ＰＩＮ＜ＮＩＮの場合における判定回路及びフラグ信号生成回路の動作を説明するタイミングチャート。 本実施形態のコンパレーターの第２の詳細な構成例。 コンパレーターの第２の詳細な構成例の動作を説明するタイミングチャート。 コンパレーターの不感帯を説明する図。 本実施形態の回路装置の他の構成例。 物理量センサーの構成例。 電子機器の構成例。 移動体の具体例としての自動車を概略的に示した図。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．概要
図１に本実施形態の回路装置１００の回路構成図を示す。本実施形態の回路装置１００は、入力信号の比較動作を行うコンパレーター５０と、比較動作の制御に用いるフラグ信号を生成するフラグ信号生成回路６０と、を含む。

そして、コンパレーター５０は、第１の電圧時間変換回路１０と、第２の電圧時間変換回路２０と、判定回路３０と、を有する。

第１の電圧時間変換回路１０は、少なくとも第１の入力信号ＰＩＮが入力され、第１の時間情報信号ＮＯＵＴを出力する。第２の電圧時間変換回路２０は、少なくとも第２の入力信号ＮＩＮが入力され、第２の時間情報信号ＰＯＵＴを出力する。判定回路３０は、第１の電圧時間変換回路１０からの第１の時間情報信号ＮＯＵＴと、第２の電圧時間変換回路２０からの第２の時間情報信号ＰＯＵＴとに基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの大小を判定する。なお、第１の電圧時間変換回路１０から第１の時間情報信号ＮＯＵＴへの変換、第２の電圧時間変換回路２０から第２の時間情報信号ＰＯＵＴへの変換については後述する。

さらに、フラグ信号生成回路６０は、第１の時間情報信号ＮＯＵＴと第２の時間情報信号ＰＯＵＴとに基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの電圧差が所定電圧以下であることを示すフラグ信号ＦＳを生成する。

ここで、図１７を用いて後述するように、コンパレーター５０には、入力信号の大小を判定する際に、判定精度が低下する不感帯が存在する。具体的に、不感帯は、コンパレーター５０に入力される第１の入力信号ＰＩＮと第２の入力信号ＮＩＮの電圧差が、所定電圧以下になる領域である。つまり、一般的に、コンパレーターの判定回路が、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮの大小を比較する際に、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮの電圧差が所定電圧以下である場合には、コンパレーターによる判定精度が低下してしまうことがある。

これに対し、本実施形態の回路装置１００では、フラグ信号生成回路６０が、第１の時間情報信号ＮＯＵＴと第２の時間情報信号ＰＯＵＴとに基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの電圧差が所定電圧以下であることを示すフラグ信号ＦＳを生成する。そのため、フラグ信号ＦＳが生成された場合には、後述するように、判定回路３０が、判定精度を向上するような動作をすることができる。

よって、本実施形態によれば、コンパレーターに入力される入力信号の電圧差が所定電圧以下である場合にも、コンパレーターの判定精度の低下を抑制することが可能となる。

また、入力信号の電圧差が微小であるか否かを電圧で判定する場合、例えばオフセット付きのコンパレーター等を用いる必要がある。そのため消費電力が増加する等の問題点がある。後述するように、例えば逐次比較型のＡ／Ｄ変換回路では消費電力の大部分をコンパレーター等のアナログ回路部分が消費しており、その消費電力を更に増大させることになる。本実施形態では電圧を時間（遅延時間）に変換するタイプのコンパレーターを採用することで消費電力を削減している。そして、遅延時間の比較により入力信号の電圧差が微小であるか否かを判定できるので、図１２のようなデジタル処理で判定することが可能となる。これによって、簡素な回路で、消費電力をほとんど増やすことなく微小信号判定を実現できる。

また、所定電圧は、例えばコンパレーター５０の比較動作の不感帯に対応した電圧である。不感帯については、後に図１７を用いて詳述する。

ここで、不感帯に対応する電圧とは、例えば図１７に示すような不感帯の境界と同じ電圧、或いは不感帯の外側の所定の電圧等である。不感帯の外側に設定される所定の電圧は、例えば不感帯に応じて、後述する制御回路７０が設定した電圧である。

これにより、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮの電圧差が、コンパレーター５０の不感帯に対応する場合に、コンパレーターの判定精度の低下を抑制すること等が可能になる。

次に、フラグ信号ＦＳが生成された場合の回路装置１００の動作について説明する。例えば図１に示すように、本実施形態の回路装置１００は、制御回路７０を含む。そして、制御回路７０は、フラグ信号ＦＳがアクティブである場合に、コンパレーター５０の比較動作を複数回行わせる。この場合、例えば制御回路７０が、比較動作を複数回行わせるための制御信号ＳＳを判定回路３０に出力し、制御信号ＳＳを取得した判定回路３０が比較動作を複数回行う。

例えば、フラグ信号ＦＳがアクティブである場合には、後述する図１７に示すように、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮの電圧差が所定電圧以下であり、不感帯に属する。前述したように、この場合には、入力信号がコンパレーター５０の不感帯に属しない場合に比べて、入力信号の大小の判定精度が低下してしまうことがある。

これに対して、本実施形態では、入力信号が不感帯に属する場合に、第１の入力信号ＰＩＮ及び第２の入力信号ＮＩＮの比較動作を複数回行い、例えば複数の判定結果の多数決で、最終的な判定結果を決定する。そのため、例えば初回の比較動作で入力信号の大小の判定を誤ってしまったとしても、比較動作を繰り返せば繰り返すほど、正しい判定結果の数が多くなり、結果的に最終的な判定精度を向上させることができる。

このように、フラグ信号ＦＳがアクティブである場合に、比較動作を複数回行って得られる複数の比較結果の多数決により、最終的な比較結果を求め、判定精度の低下を抑制すること等が可能になる。

また、本実施形態の回路装置１００は、コンパレーター５０を有するＡ／Ｄ変換回路を含む。例えば、後述する図１８の例では、図示した回路装置１００が、Ａ／Ｄ変換回路そのものとなる。

図１８のような逐次比較型Ａ／Ｄ変換回路では、コンパレーター５０が、入力電圧ＶＩＮと、逐次比較データＲＤのＤ／Ａ変換データＤＱの大小を逐次比較する。この際には、逐次比較データＲＤのＤ／Ａ変換データＤＱが入力電圧ＶＩＮに徐々に近付くように、制御部１２０が逐次比較データＲＤを決定する。そして、このような逐次比較を行う場合には、電圧ＤＱと入力電圧ＶＩＮの差が所定電圧以下になった場合に、図１７に示すような不感帯に入ってしまい、コンパレーター５０の判定精度が低下してしまう場合がある。本実施形態では、このような場合に、前述したように、比較動作を複数回行う。

また他にも、図１８の例において、制御回路７０が、フラグ信号ＦＳに基づいて、Ａ／Ｄ変換回路による変換範囲を設定してもよい。図１８の例では、制御回路７０は制御部１２０に相当する。

逐次比較型のＡ／Ｄ変換回路では、逐次比較の各比較において逐次比較データＲＤの上限値と下限値がレジスターに設定されており、その上限値と下限値の間の値（例えば上限値と下限値の中央）を比較データとしてＤ／Ａ変換回路１４０に入力する。そして、Ｄ／Ａ変換された電圧ＤＱとサンプルホールド回路１３０からの電圧ＳＩＮとをコンパレーター５０が比較し、その比較結果（判定信号ＣＰＱ）に基づいて上限値と下限値を更新する。この上限値と下限値の間の範囲のことを変換範囲と呼ぶこととする。例えば判定信号ＣＰＱがハイレベルの場合には下限値を比較データに更新し、判定信号ＣＰＱがローレベルの場合には上限値を比較データに更新する。このようにして、逐次に変換範囲を小さくしていき、電圧ＳＩＮをＡ／Ｄ変換データＤＯＵＴに変換する。コンパレーター５０の比較動作では、入力信号ＶＩＮの電圧の上限電圧と下限電圧が、逐次比較データＲＤのＤ／Ａ変換データＤＱによって決定される。ここでは、この上限電圧と下限電圧の間の範囲のことを変換範囲と呼ぶこととする。この際に、前述したような比較動作を行った結果、コンパレーター５０が比較する電圧（Ｄ／Ａ変換回路１４０からの電圧ＤＱとサンプルホールド回路１３０からの電圧ＳＩＮ）変換範囲の上限電圧又は下限電圧と、入力信号の電圧との電圧差が、所定電圧以下であり、フラグ信号がアクティブになる場合がある。この場合には、図１７に示すような確率で、誤った比較結果を出力してしまうことがある。例えば真の入力電圧が電圧ＤＱ（比較データに対応する電圧）よりもわずかに下であるにも関わらず、コンパレーター５０がハイレベルの判定信号ＣＰＱを出力する可能性がある。そうすると、変換範囲の下限値が比較データに更新されてしまい、その変換範囲の中に真の入力電圧が入らなくなり、正しいＡ／Ｄ変換データが得られない可能性がある。

そこで、本実施形態では、例えばフラグ信号がアクティブになった場合に、制御回路７０が、フラグ信号が非アクティブになった場合に比べて広い変換範囲に更新してもよい。具体的には、変換範囲を規定する上限値電圧又は下限値電圧に冗長範囲を付加変更するように、変換範囲逐次比較データＲＤを決定する。例えば、判定信号ＣＰＱがローレベルの場合、フラグ信号が非アクティブである場合には上限値を比較データに変更し、フラグ信号がアクティブである場合には上限値を、比較データよりも大きい値に変更する。一方、判定信号ＣＰＱがハイレベルの場合、フラグ信号が非アクティブである場合には下限値を比較データに変更し、フラグ信号がアクティブである場合には下限値を、比較データよりも小さい値に変更する。上限電圧付近における比較動作でフラグ信号が生成された場合には、上限電圧を上に引き上げるように、逐次比較データＲＤを決定する。一方、下限電圧付近における比較動作でフラグ信号がアクティブになった場合には、下限電圧を下に引き下げるように、逐次比較データＲＤを決定する。

これにより、比較動作において、コンパレーター５０が誤判定する可能性がある場合であっても、変換範囲の更新において冗長範囲が付加されるため、更新された変換範囲に入力電圧を含めることが可能となる。これにより、変換範囲の上限電圧又は下限電圧と、入力信号の電圧との電圧差が、所定電圧以下にならないようにすることができる。その結果、図１７に示すような不感帯で比較動作を行うことを避け、Ａ／Ｄ変換を行う際の変換精度を向上させること等が可能になる。

２．コンパレーターの構成
従来のコンパレーターは、電圧を直接に（時間等の他の量に変換せずに）比較するコンパレーター（例えばラッチコンパレーター等）が一般的である。このようなコンパレーターで微小信号を判定しようとする場合、コンパレーターの前段にプリアンプを設けて入力信号を増幅し、その増幅した信号をコンパレーターで比較する。プリアンプやコンパレーターにはバイアス電流を流す必要があるため、消費電力が大きくなる。

例えば図１８で後述するような逐次比較Ａ／Ｄ変換回路に上記のコンパレーターを適用した場合、消費電力の大部分をコンパレーターが占めることになる。逐次比較では、ＬＳＢに近いビットの比較でコンパレーターが微小な電圧差を比較することになる。コンパレーターには不感帯（ハイレベル、ローレベルが確率的に決まる入力電圧の範囲）があるため、その不感帯よりも電圧差が大きくなるようにプリアンプで増幅して比較を行う。そのため、プリアンプでの消費電力が大きくなる傾向にある。コンパレーターが比較する電圧差が大きい場合には、コンパレーターはオーバースペックになっているが、最小の電圧差に合わせてプリアンプを設計しなければならない。

本実施形態では、上記のような課題を解決するために電圧時間変換方式のコンパレーターを採用する。即ち、入力電圧を時間（エッジの時間差）に変換し、その時間領域で比較を行う。この方式ではデジタル的な動作でコンパレーターを実現できるので、バイアス電流が必要なくなり、低消費電力化できる。以下、本実施形態のコンパレーターについて説明する。

図２は、本実施形態のコンパレーター５０の構成例である。また図３は、遅延ユニットＵＡ１の構成例であり、図４は、遅延ユニットＵＢ１の構成例である。コンパレーター５０は、第１の電圧時間変換回路１０、第２の電圧時間変換回路２０、判定回路３０を含む。

第１の電圧時間変換回路１０は、第１の遅延回路１２を有し、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとが入力される。第２の電圧時間変換回路２０は、第２の遅延回路２２を有し、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとが入力される。判定回路３０は、第１の電圧時間変換回路１０からの第１の出力信号ＮＯＵＴと第２の電圧時間変換回路２０からの第２の出力信号ＰＯＵＴとに基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの大小を判定する。

そして、第１の遅延回路１２は遅延ユニットＵＡ１（第１の遅延ユニット）を有する。遅延ユニットＵＡ１は、第１の入力信号ＰＩＮに基づき電流が制御される第１の第１導電型トランジスターＴＰＡと、第２の入力信号ＮＩＮに基づき電流が制御される第１の第２導電型トランジスターＴＮＡと、第１の第１導電型トランジスターＴＰＡと第１の第２導電型トランジスターＴＮＡとの間に設けられ、遅延ユニットＵＡ１の入力信号ＮＤＬＩＮを遅延させて出力する第１の遅延バッファーＤＥＡと、を有する。

第２の遅延回路２２は遅延ユニットＵＢ１（第２の遅延ユニット）を有する。遅延ユニットＵＢ１は、第２の入力信号ＮＩＮに基づき電流が制御される第２の第１導電型トランジスターＴＰＢと、第１の入力信号ＰＩＮに基づき電流が制御される第２の第２導電型トランジスターＴＮＢと、第２の第１導電型トランジスターＴＰＢと第２の第２導電型トランジスターＴＮＢとの間に設けられ、遅延ユニットＵＢ１の入力信号ＰＤＬＩＮを遅延させて出力する第２の遅延バッファーＤＥＢと、を有する。

なお、図２では遅延回路１２、２２がそれぞれ複数の遅延ユニットＵＡ１〜ＵＡ３、ＵＢ１〜ＵＢ３を含む場合を図示しているが、これに限定されず、遅延回路１２、２２はそれぞれ１又は複数の遅延ユニットを含めばよい。また、複数の遅延ユニットの個数は奇数、偶数を問わず、任意である。また、図３、図４には遅延ユニットＵＡ１、ＵＢ１を図示しているが、遅延ユニットＵＡ２、ＵＡ３は遅延ユニットＵＡ１と同様に構成でき、遅延ユニットＵＢ２、ＵＢ３は遅延ユニットＵＢ１と同様に構成できる。

ここで、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮは、コンパレーター５０によって比較される電圧（入力電圧、比較電圧）である。

また、第１の遅延回路１２の入力信号ＮＤＬＩＮと第２の遅延回路２２の入力信号ＰＤＬＩＮは、少なくとも１つのエッジ（論理レベルの変化）を有する信号である。信号ＮＤＬＩＮ、ＰＤＬＩＮは、電圧時間変換回路１０、２０の外部から供給されてもよいし、電圧時間変換回路１０、２０の内部で生成されてもよい。例えば、電圧時間変換回路１０、２０の外部からクロック信号等のデジタル信号が信号ＮＤＬＩＮ、ＰＤＬＩＮとして入力されてもよい。或いは、遅延回路１２、２２の出力信号ＮＤＬＱ、ＰＤＬＱを電圧時間変換回路１０、２０の内部のロジック回路で処理して信号ＮＤＬＩＮ、ＰＤＬＩＮとしてフィードバックさせてもよい。

また、第１の出力信号ＮＯＵＴは第１の遅延回路１２の出力信号ＮＤＬＱに基づく信号であり、第２の出力信号ＰＯＵＴは第２の遅延回路２２の出力信号ＰＤＬＱに基づく信号である。例えば信号ＮＤＬＱ、ＰＤＬＱがそのまま信号ＮＯＵＴ、ＰＯＵＴとして出力されてもよい。或いは、ラッチ回路やカウンター等のロジック回路に信号ＮＤＬＱ、ＰＤＬＱが入力され、ロジック回路で処理された信号が信号ＮＯＵＴ、ＰＯＵＴとして出力されてもよい。

また、入力信号ＰＩＮ、ＮＩＮに基づき電流が制御されるとは、入力信号ＰＩＮ、ＮＩＮに基づく信号がトランジスターのゲートに入力され、そのゲートに入力された信号の電圧レベルにより、そのトランジスターに流れる電流（ドレイン電流）が制御されることである。即ち、トランジスターＴＰＡ、ＴＰＢは、電源ＶＤＤ（高電位側電源）から遅延バッファーＤＥＡ、ＤＥＢの高電位側電源ノードへ流れる電流を、入力信号ＰＩＮ、ＮＩＮに基づいて制御する。トランジスターＴＮＡ、ＴＮＢは、遅延バッファーＤＥＡ、ＤＥＢの低電位側電源ノードから電源ＶＳＳ（低電位側電源、例えばグランド）へ流れる電流を、入力信号ＰＩＮ、ＮＩＮに基づいて制御する。なお、入力信号ＰＩＮ、ＮＩＮがそのままトランジスターのゲートに入力されてもよいし、或いは、入力信号ＰＩＮ、ＮＩＮがバッファー等の回路に入力され、その回路の出力信号がトランジスターのゲートに入力されてもよい。

また、第１導電型は正及び負の導電型の一方であり、第２導電型は正及び負の導電型の他方である。例えば第１導電型トランジスターはＰ型ＭＯＳトランジスターであり、第２導電型トランジスターはＮ型ＭＯＳトランジスターである。

また、遅延バッファーＤＥＡ、ＤＥＢは、入力された論理レベルを正転又は反転で出力する回路（例えばロジック素子、ロジック回路）である。例えば遅延バッファーＤＥＡ、ＤＥＢは、インバーター（論理反転素子）である。

本実施形態によれば、遅延バッファーＤＥＡ、ＤＥＢの電源ＶＤＤ側と電源ＶＳＳ側の両方に、トランジスターが挿入されている。そして、これらのトランジスターのゲートにコンパレーター５０の入力信号ＰＩＮ、ＮＩＮが入力され、トランジスターに流れる電流（トランジスターのオン抵抗）が入力信号ＰＩＮ、ＮＩＮに基づき制御される。これにより、遅延バッファーＤＥＡ、ＤＥＢが立ち上がりエッジ及び立ち下がりエッジの両方を遅延できるようになる。

図５は、遅延ユニットＵＡ１、ＵＢ１による遅延を説明するタイミングチャートである。信号ＳＱＡ、ＳＱＢは、遅延バッファーＤＥＡ、ＤＥＢの出力信号である。なお、遅延ユニットの入力信号は図５に限定されない。例えば立ち下がりエッジの後に立ち上がりエッジが入力されてもよいし、矩形波が繰り返すクロック信号のような信号が入力されてもよい。

図５に示すように、ＰＩＮ＞ＮＩＮの場合、図３の遅延ユニットＵＡ１においてトランジスターＴＰＡ、ＴＮＡに流れる電流は、図４の遅延ユニットＵＢ１においてトランジスターＴＰＢ、ＴＮＢに流れる電流よりも小さくなる。そのため、遅延バッファーＤＥＡでの遅延時間は、遅延バッファーＤＥＢでの遅延時間よりも両エッジにおいて大きくなる。一方、図示は省略するが、ＰＩＮ＜ＮＩＮの場合には、遅延バッファーＤＥＢでの遅延時間が遅延バッファーＤＥＡでの遅延時間よりも両エッジにおいて大きくなる。ここで遅延時間は、入力信号ＮＤＬＩＮ、ＰＤＬＩＮのエッジから出力信号ＳＱＡ、ＳＱＢのエッジまでの時間である。

また図６は、遅延ユニットＵＡ１の他の構成例であり、図７は、遅延ユニットＵＢ１の他の構成例である。

図６に示す第１の遅延回路１２は遅延ユニットＵＡ１（第１の遅延ユニット）を有する。遅延ユニットＵＡ１は、第１の立ち下がりエッジ遅延回路１７、第１の立ち上がりエッジ遅延回路１８、第１の出力回路１９を有する。第１の立ち下がりエッジ遅延回路１７は、第１の入力信号ＰＩＮに基づいて、遅延ユニットＵＡ１の入力信号ＮＤＬＩＮの立ち下がりエッジを遅延させる。第１の立ち上がりエッジ遅延回路１８は、第２の入力信号ＮＩＮに基づいて、遅延ユニットＵＡ１の入力信号ＮＤＬＩＮの立ち上がりエッジを遅延させる。第１の出力回路１９は、第１の立ち下がりエッジ遅延回路１７の出力信号ＸＮＣＬＫＡと、第１の立ち上がりエッジ遅延回路１８の出力信号ＸＰＣＬＫＡとに基づいて、第１の遅延出力信号ＳＱＡを生成する。

図７に示す第２の遅延回路２２は遅延ユニットＵＢ１（第２の遅延ユニット）を有する。遅延ユニットＵＢ１は、第２の立ち下がりエッジ遅延回路２７、第２の立ち上がりエッジ遅延回路２８、第２の出力回路２９を有する。第２の立ち下がりエッジ遅延回路２７は、第２の入力信号ＮＩＮに基づいて、遅延ユニットＵＢ１の入力信号ＰＤＬＩＮの立ち下がりエッジを遅延させる。第２の立ち上がりエッジ遅延回路２８は、第１の入力信号ＰＩＮに基づいて、遅延ユニットＵＢ１の入力信号ＰＤＬＩＮの立ち上がりエッジを遅延させる。第２の出力回路２９は、第２の立ち下がりエッジ遅延回路２７の出力信号ＸＮＣＬＫＢと、第２の立ち上がりエッジ遅延回路２８の出力信号ＸＰＣＬＫＢとに基づいて、第２の遅延出力信号ＳＱＢを生成する。

なお、図２では遅延回路１２、２２がそれぞれ複数の遅延ユニットＵＡ１〜ＵＡ３、ＵＢ１〜ＵＢ３を含む場合を図示しているが、これに限定されず、遅延回路１２、２２はそれぞれ１又は複数の遅延ユニットを含めばよい。また、複数の遅延ユニットの個数は３に限定されず、任意である。また、図２、図３、図６、図７には遅延ユニットＵＡ１、ＵＢ１を図示しているが、遅延ユニットＵＡ２、ＵＡ３は遅延ユニットＵＡ１と同様に構成でき、遅延ユニットＵＢ２、ＵＢ３は遅延ユニットＵＢ１と同様に構成できる。

ここで、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮは、コンパレーター５０によって比較される電圧（入力電圧、比較電圧）である。

また、第１の遅延回路１２の入力信号ＮＤＬＩＮと第２の遅延回路２２の入力信号ＰＤＬＩＮは、少なくとも１つのエッジ（論理レベルの変化）を有する信号である。信号ＮＤＬＩＮ、ＰＤＬＩＮは、電圧時間変換回路１０、２０の外部から供給されてもよいし、電圧時間変換回路１０、２０の内部で生成されてもよい。例えば、電圧時間変換回路１０、２０の外部からクロック信号等のデジタル信号が信号ＮＤＬＩＮ、ＰＤＬＩＮとして入力されてもよい。或いは、遅延回路１２、２２の出力信号ＮＤＬＱ、ＰＤＬＱを電圧時間変換回路１０、２０の内部のロジック回路で処理して信号ＮＤＬＩＮ、ＰＤＬＩＮとしてフィードバックさせてもよい。

また、第１の出力信号ＮＯＵＴは第１の遅延回路１２の出力信号ＮＤＬＱに基づく信号であり、第２の出力信号ＰＯＵＴは第２の遅延回路２２の出力信号ＰＤＬＱに基づく信号である。例えば信号ＮＤＬＱ、ＰＤＬＱがそのまま信号ＮＯＵＴ、ＰＯＵＴとして出力されてもよい。或いは、ラッチ回路やカウンター等のロジック回路に信号ＮＤＬＱ、ＰＤＬＱが入力され、ロジック回路で処理された信号が信号ＮＯＵＴ、ＰＯＵＴとして出力されてもよい。

本実施形態によれば、各遅延ユニットＵＡ１、ＵＢ１が立ち下がりエッジ遅延回路１７、２７及び立ち上がりエッジ遅延回路１８、２８を有している。これにより、遅延回路１２、２２が立ち上がりエッジ及び立ち下がりエッジの両方を遅延できるようになる。この点については図８で詳細に後述する。

また本実施形態によれば、立ち下がりエッジ遅延回路１７、２７と立ち上がりエッジ遅延回路１８、２８が別個に構成され、それらの出力信号に基づいて出力回路１９、２９が出力信号ＳＱＡ、ＳＱＢを出力する。遅延させないエッジ（例えば立ち下がりエッジ遅延回路１７、２７では立ち上がりエッジ）は急峻に変化するので、それによって出力回路１９、２９での貫通電流を低減できる。また、遅延させないエッジが急峻に変化することで、遅延させるエッジでの電圧レベルの変化が必ず電源レベルから開始するようになり、正確に遅延時間を発生できる。

また本実施形態では、第１の立ち下がりエッジ遅延回路１７は、遅延ユニットＵＡ１の入力信号ＮＤＬＩＮが入力される第１の遅延バッファーＤＥＡと、第１の電源電圧のノード（高電位側電源ＶＤＤのノード）と第１の遅延バッファーＤＥＡとの間に設けられ、第１の入力信号ＰＩＮに基づき電流が制御される第１の第１導電型トランジスターＴＰＡと、を有する。第１の立ち上がりエッジ遅延回路１８は、遅延ユニットＵＡ１の入力信号ＮＤＬＩＮが入力される第２の遅延バッファーＤＥＢと、第２の電源電圧のノード（低電位側電源ＶＳＳのノード、例えばグランドのノード）と第２の遅延バッファーＤＥＢとの間に設けられ、第２の入力信号ＮＩＮに基づき電流が制御される第１の第２導電型トランジスターＴＮＡと、を有する。第２の立ち下がりエッジ遅延回路２７は、遅延ユニットＵＢ１の入力信号ＰＤＬＩＮが入力される第３の遅延バッファーＤＥＣと、第１の電源電圧のノードと第３の遅延バッファーＤＥＣとの間に設けられ、第２の入力信号ＮＩＮに基づき電流が制御される第２の第１導電型トランジスターＴＰＢと、を有する。第２の立ち上がりエッジ遅延回路２８は、遅延ユニットＵＢ１の入力信号ＰＤＬＩＮが入力される第４の遅延バッファーＤＥＤと、第２の電源電圧のノードと第４の遅延バッファーＤＥＤとの間に設けられ、第１の入力信号ＰＩＮに基づき電流が制御される第２の第２導電型トランジスターＴＮＢと、を有する。

ここで、入力信号ＰＩＮ、ＮＩＮに基づき電流が制御されるとは、入力信号ＰＩＮ、ＮＩＮに基づく信号がトランジスターのゲートに入力され、そのゲートに入力された信号の電圧レベルにより、そのトランジスターに流れる電流（ドレイン電流）が制御されることである。即ち、トランジスターＴＰＡ、ＴＰＢは、電源ＶＤＤから遅延バッファーＤＥＡ、ＤＥＣの高電位側電源ノードへ流れる電流を、入力信号ＰＩＮ、ＮＩＮに基づいて制御する。トランジスターＴＮＡ、ＴＮＢは、遅延バッファーＤＥＢ、ＤＥＤの低電位側電源ノードから電源ＶＳＳへ流れる電流を、入力信号ＰＩＮ、ＮＩＮに基づいて制御する。なお、入力信号ＰＩＮ、ＮＩＮがそのままトランジスターのゲートに入力されてもよいし、或いは、入力信号ＰＩＮ、ＮＩＮがバッファー等の回路に入力され、その回路の出力信号がトランジスターのゲートに入力されてもよい。

また、第１導電型は正及び負の導電型の一方であり、第２導電型は正及び負の導電型の他方である。例えば第１導電型トランジスターはＰ型ＭＯＳトランジスターであり、第２導電型トランジスターはＮ型ＭＯＳトランジスターである。

また、遅延バッファーＤＥＡ、ＤＥＢ、ＤＥＣ、ＤＥＤは、入力された論理レベルを反転で出力する回路（例えばロジック素子、ロジック回路）である。例えば遅延バッファーＤＥＡ、ＤＥＢ、ＤＥＣ、ＤＥＤは、インバーター（論理反転素子）である。

本実施形態によれば、遅延バッファーＤＥＡ、ＤＥＣの電源ＶＤＤ側にトランジスターが挿入されている。そして、これらのトランジスターのゲートにコンパレーター５０の入力信号ＰＩＮ、ＮＩＮが入力され、トランジスターに流れる電流（トランジスターのオン抵抗）が入力信号ＰＩＮ、ＮＩＮに基づき制御される。これにより、遅延バッファーＤＥＡ、ＤＥＣが立ち下がりエッジ（遅延バッファーの出力信号では立ち上がりエッジ）を遅延できるようになる。また、遅延バッファーＤＥＢ、ＤＥＤの電源ＶＳＳ側にトランジスターが挿入されている。そして、これらのトランジスターのゲートにコンパレーター５０の入力信号ＮＩＮ、ＰＩＮが入力され、トランジスターに流れる電流（トランジスターのオン抵抗）が入力信号ＮＩＮ、ＰＩＮに基づき制御される。これにより、遅延バッファーＤＥＢ、ＤＥＤが立ち上がりエッジ（遅延バッファーの出力信号では立ち下がりエッジ）を遅延できるようになる。このようにして、遅延ユニットＵＡ１、ＵＢ１が立ち上がりエッジ及び立ち下がりエッジの両方を遅延できるようになる。

また本実施形態では、第１の出力回路１９は、遅延ユニットＵＡ１の出力ノードと第２の電源電圧のノード（電源ＶＳＳのノード）との間に設けられ、第１の遅延バッファーＤＥＡの出力信号ＸＮＣＬＫＡがゲートに入力される第３の第２導電型トランジスターＴＮＣと、第１の電源電圧のノード（電源ＶＤＤのノード）と遅延ユニットＵＡ１の出力ノードとの間に設けられ、第２の遅延バッファーＤＥＢの出力信号ＸＰＣＬＫＡがゲートに入力される第３の第１導電型トランジスターＴＰＣと、を有する。第２の出力回路２９は、遅延ユニットＵＢ１の出力ノードと第２の電源電圧のノードとの間に設けられ、第３の遅延バッファーＤＥＣの出力信号ＸＮＣＬＫＢがゲートに入力される第４の第２導電型トランジスターＴＮＤと、第１の電源電圧のノードと遅延ユニットＵＢ１の出力ノードとの間に設けられ、第４の遅延バッファーＤＥＤの出力信号ＸＰＣＬＫＢがゲートに入力される第４の第１導電型トランジスターＴＰＤと、を有する。

本実施形態によれば、遅延ユニットＵＡ１、ＵＢ１の入力信号ＮＤＬＩＮ、ＰＤＬＩＮが立ち下がった場合に遅延バッファーＤＥＡ、ＤＥＣの出力信号ＸＮＣＬＫＡ、ＸＮＣＬＫＢが立ち上がり、トランジスターＴＮＣ、ＴＮＤがオンになり、遅延出力信号ＳＱＡ、ＳＱＢが立ち下がる。また遅延ユニットＵＡ１、ＵＢ１の入力信号ＮＤＬＩＮ、ＰＤＬＩＮが立ち上がった場合に遅延バッファーＤＥＢ、ＤＥＤの出力信号ＸＰＣＬＫＡ、ＸＰＣＬＫＢが立ち上がり、トランジスターＴＰＣ、ＴＰＤがオンになり、遅延出力信号ＳＱＡ、ＳＱＢが立ち上がる。このようにして、出力回路１９、２９が、立ち下がりエッジ遅延回路１７、２７の出力信号ＸＮＣＬＫＡ、ＸＮＣＬＫＢと、立ち上がりエッジ遅延回路１８、２８の出力信号ＸＰＣＬＫＡ、ＸＰＣＬＫＢとに基づいて、遅延出力信号ＳＱＡ、ＳＱＢを生成できる。

図８は、遅延ユニットＵＡ１、ＵＢ１の動作を説明するタイミングチャートである。ここではＰＩＮ＞ＮＩＮの場合を例に説明する。なお、遅延ユニットの入力信号は図８に限定されない。例えば立ち下がりエッジの後に立ち上がりエッジが入力されてもよいし、矩形波が繰り返すクロック信号のような信号が入力されてもよい。

図８のＥ１、Ｅ２に示すように、遅延ユニットＵＡ１、ＵＢ１の入力信号ＮＤＬＩＮ、ＰＤＬＩＮがローレベルからハイレベルになった場合、Ｅ３、Ｅ４に示すように、遅延バッファーＤＥＢ、ＤＥＤの出力信号ＸＰＣＬＫＡ、ＸＰＣＬＫＢはハイレベルからローレベルになる。このとき、ＰＩＮ＞ＮＩＮなので、図６の遅延ユニットＵＡ１においてトランジスターＴＮＡに流れる電流は、図７の遅延ユニットＵＢ１においてトランジスターＴＮＢに流れる電流よりも小さくなる。そのため、遅延バッファーＤＥＢの出力信号ＸＰＣＬＫＡがハイレベルからローレベルに変化する時間は、遅延バッファーＤＥＤの出力信号ＸＰＣＬＫＢがハイレベルからローレベルに変化する時間よりも長くなる。これにより、Ｅ５、Ｅ６に示すように、トランジスターＴＰＣがオンになって遅延出力信号ＳＱＡがローレベルからハイレベルになるタイミングが、トランジスターＴＰＤがオンになって遅延出力信号ＳＱＢがローレベルからハイレベルになるタイミングよりも遅くなる。

同様に、Ｅ７、Ｅ８に示すように、遅延ユニットＵＡ１、ＵＢ１の入力信号ＮＤＬＩＮ、ＰＤＬＩＮがハイレベルからローレベルになった場合、Ｅ９、Ｅ１０に示すように、遅延バッファーＤＥＡ、ＤＥＣの出力信号ＸＮＣＬＫＡ、ＸＮＣＬＫＢはローレベルからハイレベルになる。このとき、ＰＩＮ＞ＮＩＮなので、図６の遅延ユニットＵＡ１においてトランジスターＴＰＡに流れる電流は、図７の遅延ユニットＵＢ１においてトランジスターＴＰＢに流れる電流よりも小さくなる。そのため、遅延バッファーＤＥＡの出力信号ＸＮＣＬＫＡがローレベルからハイレベルに変化する時間は、遅延バッファーＤＥＣの出力信号ＸＮＣＬＫＢがローレベルからハイレベルに変化する時間よりも長くなる。これにより、Ｅ１１、Ｅ１２に示すように、トランジスターＴＮＣがオンになって遅延出力信号ＳＱＡがハイレベルからローレベルになるタイミングが、トランジスターＴＮＤがオンになって遅延出力信号ＳＱＢがハイレベルからローレベルになるタイミングよりも遅くなる。

なお、ＰＩＮ＜ＮＩＮの場合には、遅延出力信号ＳＱＡがローレベルからハイレベルになるタイミングが、遅延出力信号ＳＱＢがローレベルからハイレベルになるタイミングよりも早くなる。また、遅延出力信号ＳＱＡがハイレベルからローレベルになるタイミングが、遅延出力信号ＳＱＢがハイレベルからローレベルになるタイミングよりも早くなる。

このように、本実施形態では遅延ユニットＵＡ１、ＵＢ１が両エッジを遅延可能であるため、遅延ユニットの段数を削減し、コンパレーター５０のレイアウト面積を削減することが可能となる。例えば図９〜図１１で後述するように、入力信号生成回路１４、２４を設けて遅延回路１２、２２にエッジを２周させることで、遅延時間を約２倍にできる。このとき、立ち下がりエッジ、立ち上がりエッジの順に遅延回路１２、２２を伝搬して遅延されるが、これは両エッジを遅延可能なことによって実現されている。また、図１５、図１６で後述するように、リングオシレーターに遅延回路１２、２２を組み込んでもよい。この場合、リングオシレーターの発振信号（クロック信号）が遅延回路１２、２２を伝搬し、その遅延によって発振周波数が異なる。これも、両エッジを遅延可能なことによって実現されている。このように、両エッジを遅延可能なことによって複数回、遅延回路１２、２２で遅延を発生させることが可能となり、段数を削減しつつ遅延時間を増加させることができる。

また本実施形態では、第１の遅延バッファーＤＥＡは、第１の第１導電型トランジスターＴＰＡに流れる電流に基づき遅延時間が制御される。第２の遅延バッファーＤＥＢは、第１の第２導電型トランジスターＴＮＡに流れる電流に基づき遅延時間が制御される。第３の遅延バッファーＤＥＣは、第２の第１導電型トランジスターＴＰＢに流れる電流に基づき遅延時間が制御される。第４の遅延バッファーＤＥＤは、第２の第２導電型トランジスターＴＮＢに流れる電流に基づき遅延時間が制御される。

即ち、遅延バッファーＤＥＡ、ＤＥＣの入力がハイレベルからローレベルに立ち下がった場合、第１導電型トランジスターＴＰＡ、ＴＰＢに流れる電流により、出力がローレベルからハイレベルに立ち上がる。この場合、信号ＰＩＮ、ＮＩＮに応じた第１導電型トランジスターＴＰＡ、ＴＰＢに流れる電流で、出力の立ち上がりエッジの遅延時間が決まっている。一方、遅延バッファーＤＥＢ、ＤＥＤの入力がローレベルからハイレベルに立ち上がった場合、第２導電型トランジスターＴＮＡ、ＴＮＢに流れる電流により、出力がハイレベルからローレベルに立ち下がる。この場合、信号ＮＩＮ、ＰＩＮに応じた第２導電型トランジスターＴＮＡ、ＴＮＢに流れる電流で、出力の立ち下がりエッジの遅延時間が決まっている。なお、トランジスターに流れる電流がそのまま遅延バッファーの電源ノードに供給されることで遅延時間が制御されてもよいし、或いは、トランジスターに流れる電流が何らかの回路や素子を介して遅延バッファーの電源ノードに供給されることで遅延時間が制御されてもよい。

このように、各エッジにおいては第１導電型トランジスター又は第２導電型トランジスターに流れる電流に基づき遅延時間が制御されるようになっている。そして、第１導電型トランジスターが設けられた遅延バッファーと、第２導電型トランジスターが設けられた遅延バッファーとの両方が設けられることによって、両エッジで遅延時間を制御することが可能となっている。

以上のように、第１の電圧時間変換回路１０は、第１の入力信号ＰＩＮの電圧が第２の入力信号ＮＩＮの電圧よりも大きいほど長くなる第１の遅延時間に対応した第１の時間情報信号ＮＯＵＴを出力する。

そして、第２の電圧時間変換回路２０は、第２の入力信号ＮＩＮの電圧が第１の入力信号ＰＩＮの電圧よりも大きいほど長くなる第２の遅延時間に対応した第２の時間情報信号ＰＯＵＴを出力する。

これにより、入力信号を、入力信号の電圧の大きさに応じた長さの時間を表す時間情報信号に変換すること等が可能になる。

３．第１詳細構成
図９は、本実施形態のコンパレーター５０の第１の詳細な構成例である。図９では、第１の電圧時間変換回路１０が、第１の遅延回路１２、第１の入力信号生成回路１４、第１のラッチ回路１６を含み、第２の電圧時間変換回路２０が、第２の遅延回路２２、第２の入力信号生成回路２４、第２のラッチ回路２６を含む。

第１の遅延回路１２及び第２の遅延回路２２の各遅延回路は、直列に接続される複数の遅延ユニットを有する。各遅延ユニットは、図６、図７で説明した遅延ユニットである。ここで、直列に接続されるとは、遅延ユニットの出力信号が次の遅延ユニットの入力信号となることである。なお図９では遅延回路１２、２２がそれぞれ３つの遅延ユニットを有する場合を図示しているが、これに限定されない。

このように、各遅延回路が複数の遅延ユニットを有することで、電圧を時間に変換するゲインを増加させることができる。本実施形態では遅延回路１２、２２でエッジを２回遅延させるので、１回だけ遅延させる場合に比べて約半分の段数の遅延ユニットで同じゲインを実現可能である。

第１の入力信号生成回路１４は、第１の遅延回路１２の入力信号ＮＤＬＩＮを生成し、入力信号ＮＤＬＩＮを第１の遅延回路１２へ出力する。第１のラッチ回路１６は、第１の遅延回路１２の出力信号ＮＤＬＱに基づいて動作するラッチ回路である。第２の入力信号生成回路２４は、第２の遅延回路２２の入力信号ＰＤＬＩＮを生成し、入力信号ＰＤＬＩＮを第２の遅延回路２２へ出力する。第２のラッチ回路２６は、第２の遅延回路２２の出力信号ＰＤＬＱに基づいて動作するラッチ回路である。

具体的には、第１の入力信号生成回路１４は、セット端子にイネーブル信号ＥＮが入力され、リセット端子に遅延回路１２の出力信号ＮＤＬＱが入力されるＲＳラッチＲＳＡと、イネーブル信号ＥＮ及びＲＳラッチＲＳＡの出力信号ＲＳＡＱが入力されるＮＡＮＤ回路ＮＡＡ（否定論理積回路）と、を有する。ＮＡＮＤ回路ＮＡＡの出力信号が、遅延回路１２の入力信号ＮＤＬＩＮとなる。また、第２の入力信号生成回路２４は、セット端子にイネーブル信号ＥＮが入力され、リセット端子に遅延回路２２の出力信号ＰＤＬＱが入力されるＲＳラッチＲＳＢと、イネーブル信号ＥＮ及びＲＳラッチＲＳＢの出力信号ＲＳＢＱが入力されるＮＡＮＤ回路ＮＡＢと、を有する。ＮＡＮＤ回路ＮＡＢの出力信号が、遅延回路２２の入力信号ＰＤＬＩＮとなる。イネーブル信号ＥＮは、例えばコンパレーターを含む回路装置に含まれる制御回路や処理回路から入力される。或いは、コンパレーターを含む回路装置の外部に設けられたＣＰＵ等から入力されてもよい。

ラッチ回路１６、２６は、例えばフリップフロップ回路である。ラッチ回路１６のリセット端子（ローアクティブ）にはイネーブル信号ＥＮが入力され、データ端子には第１論理レベル（例えばハイレベル）が入力され、クロック端子には遅延回路１２の出力信号ＮＤＬＱが入力される。ラッチ回路１６の出力信号が、電圧時間変換回路１０の出力信号ＮＯＵＴとなる。ラッチ回路２６のリセット端子（ローアクティブ）にはイネーブル信号ＥＮが入力され、データ端子には第１論理レベル（例えばハイレベル）が入力され、クロック端子には遅延回路２２の出力信号ＰＤＬＱが入力される。ラッチ回路２６の出力信号が、電圧時間変換回路２０の出力信号ＰＯＵＴとなる。なお、ラッチ回路１６、２６はフリップフロップ回路に限定されず、入力信号の取り込み及び取り込んだ信号の出力を行う回路であればよい。

このような構成によって、遅延回路１２、２２を伝搬した第１のエッジが、入力信号生成回路１４、２４により第２のエッジとして遅延回路１２、２２の入力にフィードバックされる。そして、遅延回路１２、２２で２周したエッジがラッチ回路１６、２６でラッチされる。このようにして、エッジが遅延回路１２、２２を２周するので、遅延時間を維持したまま遅延ユニットの段数を約半分にできる。

図１０は、ＰＩＮ＞ＮＩＮの場合における図９のコンパレーター５０の動作を説明するタイミングチャートである。

図１０のＡ１に示すように、第１の入力信号生成回路１４は、第１の遅延回路１２の入力信号ＮＤＬＩＮをハイレベル（第１論理レベル）からローレベル（第２論理レベル）に変化させる。即ち、Ａ２に示すように、イネーブル信号ＥＮがローレベルからハイレベルになり、それによってＮＡＮＤ回路ＮＡＡの出力信号（入力信号ＮＤＬＩＮ）がハイレベルからローレベルになる。

Ａ３に示すように、入力信号ＮＤＬＩＮの立ち下がりエッジが遅延回路１２を伝搬し、遅延回路１２の出力信号ＮＤＬＱがハイレベルからローレベルに変化する。この場合に、Ａ４に示すように、入力信号生成回路１４は、遅延回路１２の入力信号ＮＤＬＩＮをローレベルからハイレベルに変化させる。即ち、Ａ５に示すように、出力信号ＮＤＬＱがローレベルになったことでＲＳラッチＲＳＡがリセットされ、ＲＳラッチＲＳＡの出力信号ＲＳＡＱがハイレベルからローレベルに変化する。そして、ＲＳラッチＲＳＡの出力信号ＲＳＡＱがローレベルになったことでＮＡＮＤ回路ＮＡＡの出力信号（入力信号ＮＤＬＩＮ）がローレベルからハイレベルになる。

Ａ６に示すように、入力信号ＮＤＬＩＮの立ち上がりエッジが遅延回路１２を伝搬し、遅延回路１２の出力信号ＮＤＬＱがローレベルからハイレベルに変化する。この場合、第１のラッチ回路１６はハイレベルを取り込む。即ち、ラッチ回路１６はイネーブル信号ＥＮがハイレベルになったことでリセット解除されている。そして、クロック端子の入力信号（出力信号ＮＤＬＱ）が立ち上がったことで、データ端子の入力信号（ハイレベル）を取り込み、出力信号ＮＯＵＴがローレベルからハイレベルに変化する。

このようにして、イネーブル信号ＥＮがハイレベルになってから遅延回路１２をエッジが２周し、遅延時間ＴＤＮ後に出力信号ＮＯＵＴがハイレベルになる。

なお、第２の電圧時間変換回路２０についても動作は同様である。即ち、第２の入力信号生成回路２４は、第２の遅延回路２２の入力信号ＰＤＬＩＮをハイレベルからローレベルに変化させる。遅延回路２２の出力信号ＰＤＬＱがハイレベルからローレベルに変化した場合に、入力信号生成回路２４は、遅延回路２２の入力信号ＰＤＬＩＮをローレベルからハイレベルに変化させる。第２のラッチ回路２６は、遅延回路２２の出力信号ＰＤＬＱがローレベルからハイレベルに変化した場合に、ハイレベルを取り込む。このようにして、イネーブル信号ＥＮがハイレベルになってから遅延回路２２をエッジが２周し、遅延時間ＴＤＰ後に出力信号ＰＯＵＴがハイレベルになる。

ＰＩＮ＞ＮＩＮの場合、ＴＤＰ＜ＴＤＮとなり、出力信号ＰＯＵＴが出力信号ＮＯＵＴよりも先に立ち上がる。判定回路３０は、出力信号ＰＯＵＴが先に立ち上がったことを検出した場合、ＰＩＮ＞ＮＩＮと判定し、その判定結果（例えばハイレベルの判定信号ＣＰＱ）を出力する。

図１１は、ＰＩＮ＜ＮＩＮの場合における図９のコンパレーター５０の動作を説明するタイミングチャートである。なお、動作は図１０と同様であるので説明を省略する。

ＰＩＮ＜ＮＩＮの場合、ＴＤＰ＞ＴＤＮとなり、出力信号ＮＯＵＴが出力信号ＰＯＵＴよりも先に立ち上がる。判定回路３０は、出力信号ＮＯＵＴが先に立ち上がったことを検出した場合、ＰＩＮ＜ＮＩＮと判定し、その判定結果（例えばローレベルの判定信号ＣＰＱ）を出力する。

４．判定回路及びフラグ信号生成回路
図１２は、判定回路３０及びフラグ信号生成回路６０の詳細な構成例である。なお、判定回路３０及びフラグ信号生成回路６０の構成は図１２に限定されず、信号ＮＯＵＴ、ＰＯＵＴのいずれの信号に先にエッジが出力されたかを判定できる回路であればよい。

図１２の判定回路３０及びフラグ信号生成回路６０は、信号ＮＯＵＴ、ＰＯＵＴを遅延させるバッファーＢＦＥ１、ＢＦＥ２と、バッファーＢＦＥ１、ＢＦＥ２の出力信号が入力されるＲＳラッチＲＳＥ１と、信号ＮＯＵＴ、ＰＯＵＴの論理積を出力するＡＮＤ回路ＡＮＥ（論理積回路）と、バッファーＢＦＥ１、ＢＦＥ２の出力信号の論理和を出力するＯＲ回路ＯＲＥ（論理和回路）と、ＡＮＤ回路ＡＮＥとＯＲ回路ＯＲＥの出力信号が入力されるＲＳラッチＲＳＥ２と、を含む。

ＲＳラッチＲＳＥ１の出力信号は判定信号ＣＰＱである。ＰＩＮ＞ＮＩＮの場合に判定信号ＣＰＱはハイレベルとなり、ＰＩＮ＜ＮＩＮの場合に判定信号ＣＰＱはローレベルとなる。

ＯＲ回路ＯＲＥの出力信号ＬＡＴＣＨは、信号ＮＯＵＴ、ＰＯＵＴのいずれかがハイレベルになった場合（即ち判定が確定した場合）にハイレベル（アクティブ）になる。

ＲＳラッチＲＳＥ２の出力信号は、信号ＰＩＮ、ＮＩＮの電圧差（信号ＰＯＵＴ、ＮＯＵＴの時間差）が微小であるか否かを示す微小判定フラグ信号ＳＦＬＡＧである。電圧差が微小である場合に信号ＳＦＬＡＧがハイレベル（アクティブ）になり、電圧差が微小でない場合に信号ＳＦＬＡＧがローレベルになる。信号ＰＩＮ、ＮＩＮの電圧差が小さい場合には、コンパレーター５０には大小比較の不感帯（後述するように、確率的に判定結果が決まる範囲）が存在する。例えば、微小と判定する電圧差を不感帯の程度に設定しておく。そして、信号ＳＦＬＡＧがハイレベルの場合に、同一の信号ＰＩＮ、ＮＩＮに対して複数回の大小比較を行う。これにより、実質的に不感帯を小さくすることが可能となる。

図１３は、ＰＩＮ＞ＮＩＮの場合における判定回路３０及びフラグ信号生成回路６０の動作を説明するタイミングチャートである。ＰＩＮ＞＞ＮＩＮは、信号ＰＩＮが信号ＮＩＮよりも十分大きな電圧である（微小信号でない）ことを表す。

まず、信号ＰＩＮ、ＮＩＮの大小判定を説明する。図１３のＢ１に示すように信号ＰＯＵＴが信号ＮＯＵＴよりも先にローレベルからハイレベルになる。そうすると、Ｂ２に示すように、バッファーＢＦＥ２による遅延時間の後にＲＳラッチＲＳＥ１がハイレベルをラッチし、判定信号ＣＰＱがハイレベルに確定する。この判定動作は、微小信号か否かに関わらず同じである。

次に微小判定フラグ信号ＳＦＬＡＧを説明する。まず、微小信号でない場合を説明する。Ｂ３に示すように、信号ＰＯＵＴがハイレベルになってからバッファーＢＦＥ２による遅延時間ＤＬＢの後に信号ＬＡＴＣＨがローレベルからハイレベルになる。ＰＩＮ＞＞ＮＩＮの場合には、信号ＬＡＴＣＨがハイレベルになったとき、Ｂ４に示すように信号ＮＯＵＴがローレベルである（時間差が大きいのでハイレベルになっていない）。そのため、ＡＮＤ回路ＡＮＥの出力信号はローレベルであり、Ｂ５に示すようにＲＳラッチＲＳＥ２はローレベルをラッチし、信号ＳＦＬＡＧはローレベルに確定する。

次に微小信号の場合を説明する。Ｂ１０に示すように、信号ＰＯＵＴ、ＮＯＵＴの立ち下がりエッジの時間差がバッファーＢＦＥ２による遅延時間ＤＬＢよりも小さいとする。この場合、信号ＬＡＴＣＨがハイレベルになったとき、Ｂ１１に示すように信号ＮＯＵＴがハイレベルである。そのため、ＡＮＤ回路ＡＮＥの出力信号はハイレベルであり、Ｂ１２に示すようにＲＳラッチＲＳＥ２はハイレベルをラッチし、信号ＳＦＬＡＧはハイレベルに確定する。

図１４は、ＰＩＮ＜ＮＩＮの場合における判定回路３０及びフラグ信号生成回路６０の動作を説明するタイミングチャートである。ＰＩＮ＜＜ＮＩＮは、信号ＮＩＮが信号ＰＩＮよりも十分大きな電圧である（微小信号でない）ことを表す。

動作はＰＩＮ＞ＮＩＮの場合と同様なので、概要を説明する。ＰＩＮ＜ＮＩＮの場合、信号ＮＯＵＴが信号ＰＯＵＴよりも先にローレベルからハイレベルになるので、バッファーＢＦＥ１による遅延時間の後にＲＳラッチＲＳＥ１がローレベルをラッチし、判定信号ＣＰＱがローレベルに確定する。

微小信号でない場合、信号ＮＯＵＴがハイレベルになってからバッファーＢＦＥ１による遅延時間ＤＬＣの後に信号ＬＡＴＣＨがローレベルからハイレベルになり、ＲＳラッチＲＳＥ２はローレベルをラッチし、信号ＳＦＬＡＧはローレベルに確定する。微小信号の場合、信号ＰＯＵＴ、ＮＯＵＴの立ち下がりエッジの時間差がバッファーＢＦＥ１による遅延時間ＤＬＣよりも小さい。この場合、信号ＬＡＴＣＨがハイレベルになったとき、ＲＳラッチＲＳＥ２はハイレベルをラッチし、信号ＳＦＬＡＧはハイレベルに確定する。

このように、フラグ信号生成回路６０は、第１の時間情報信号ＮＯＵＴと、第２の時間情報信号ＰＯＵＴと、第１の時間情報信号ＮＯＵＴを遅延させた第１の遅延信号と、第２の時間情報信号ＰＯＵＴを遅延させた第２の遅延信号とに基づいて、フラグ信号ＳＦＬＡＧ（図１のＦＳ）を生成する。

これにより、第１の入力信号と第２の入力信号の大小を時間軸上で比較して、フラグ信号ＳＦＬＡＧを生成すること等が可能になる。

具体的には、図１２を用いて前述したように、フラグ信号生成回路６０は、第１の時間情報信号ＮＯＵＴ及び第２の時間情報信号ＰＯＵＴの論理積（ＡＮＥ）によって得られた第１の信号と、第１の遅延信号及び第２の遅延信号の論理和（ＯＲＥ）によって得られた第２の信号とに基づいて、フラグ信号ＳＦＬＡＧを生成する。

第１の信号は、第１の時間情報信号ＮＯＵＴ及び第２の時間情報信号ＰＯＵＴが共にハイレベルである場合に、ハイレベルとなり、それ以外の場合には、ローレベルになる信号である。

また、第２の信号は、第１の遅延信号及び第２の遅延信号の少なくとも一方がハイレベルである場合に、ハイレベルとなり、第１の遅延信号及び第２の遅延信号の両方がローレベルである場合に、ローレベルになる信号である。

これにより、所与の遅延時間経過後に、第１の時間情報信号又は第２の時間情報信号の信号レベルが変化したか否かを判定して、フラグ信号を生成すること等が可能になる。

また、図１２に示すように、フラグ信号生成回路６０は、第２の信号に基づいて、第１の信号をラッチするラッチ回路ＲＳＥ２を有する。

これにより、フラグ信号生成回路６０は、第１の信号がローレベルで第２の信号がハイレベルである場合に、フラグ信号ＳＦＬＡＧをアクティブにすること等が可能になる。

また、制御回路７０は、第２の信号に基づいてコンパレーター５０の比較動作の終了判定をする。前述したように、第１の時間情報信号（ＮＯＵＴ）及び第２の時間情報信号（ＰＯＵＴ）のいずれかの論理レベルが変化した場合に比較結果が確定できる。第２の信号は、第１の時間情報信号（ＮＯＵＴ）及び第２の時間情報信号（ＰＯＵＴ）のいずれかの論理レベルが変化した場合に論理レベルが変化する信号である。即ち、第２の信号に基づいてコンパレーター５０の比較動作の終了判定を行うことができる。

これにより、比較時間を短縮できる。例えば第１の時間情報信号（ＮＯＵＴ）の論理レベルが先に変化する場合、第２の時間情報信号（ＰＯＵＴ）の論理レベルが変化するのを待つこと無く、比較動作が終了したと判定し、その判定結果に基づいて次の比較動作に移行することが可能である。

５．第２詳細構成
図１５は、本実施形態のコンパレーター５０の第２の詳細な構成例である。図１５では、第１の電圧時間変換回路１０が、第１の遅延回路１２、第３の入力信号生成回路１１、第１の計測回路１５を含み、第２の電圧時間変換回路２０が、第２の遅延回路２２、第４の入力信号生成回路２１、第２の計測回路２５を含む。

第１の計測回路１５は、第１の遅延回路１２からの出力信号ＮＤＬＱのパルス数を計測する。第２の計測回路２５は、第２の遅延回路２２からの出力信号ＰＤＬＱのパルス数を計測する。判定回路３０は、第１の計測回路１５と第２の計測回路２５からの計測結果に基づいて、第１の入力信号ＰＩＮと第２の入力信号ＮＩＮとの大小を判定する。

例えば、計測回路１５、２５は、信号ＮＤＬＱ、ＰＤＬＱのパルス数をカウントするカウンターであり、カウント値が所定値に達した場合に信号ＮＯＵＴ、ＰＯＵＴをハイレベルにする。なお、計測回路１５、２５はカウンターに限定されず、信号ＮＤＬＱ、ＰＤＬＱのパルス数を信号ＮＯＵＴ、ＰＯＵＴに変換できる回路であればよい。例えば、信号ＮＤＬＱ、ＰＤＬＱのパルスでビットがシフトするシフトレジスターであってもよい。

第１の遅延回路１２及び第２の遅延回路２２の各遅延回路は、例えば１段のみの遅延ユニットを含む。或いは、各遅延回路は、直列に接続された複数段の遅延ユニットであってもよい。

本実施形態によれば、遅延回路１２、２２からの出力信号ＮＤＬＱ、ＰＤＬＱの周波数（単位時間当たりのパルス数）は、信号ＰＩＮ、ＮＩＮに応じた遅延時間で変化する。そのため、信号ＮＤＬＱ、ＰＤＬＱのパルス数に基づいて信号ＰＩＮ、ＮＩＮの大小を判定することが可能となる。

また本実施形態では、第１の電圧時間変換回路１０は、第１の遅延回路１２の出力信号ＮＤＬＱが入力信号ＮＤＬＩＮに帰還される第１のリングオシレーターを含む。第２の電圧時間変換回路２０は、第２の遅延回路２２の出力信号ＰＤＬＱが入力信号ＰＤＬＩＮに帰還される第２のリングオシレーターを含む。

第１のリングオシレーターは、第３の入力信号生成回路１１、第１の遅延回路１２により構成されるループに対応する。第２のリングオシレーターは、第４の入力信号生成回路２１、第２の遅延回路２２により構成されるループに対応する。

このように、遅延回路１２、２２を含むリングオシレーターを構成することで、そのリングオシレーターの発振周波数が信号ＰＩＮ、ＮＩＮに応じて変化することになる。これにより、信号ＮＤＬＱ、ＰＤＬＱのパルス数に基づいて信号ＰＩＮ、ＮＩＮの大小を判定することが可能となる。

また本実施形態では、第３の入力信号生成回路１１は、イネーブル信号ＥＮと第１の遅延回路１２の出力信号ＮＤＬＱに基づく信号とが入力され、第１の遅延回路１２の入力信号ＮＤＬＩＮを生成する。第４の入力信号生成回路２１は、イネーブル信号ＥＮと第２の遅延回路２２の出力信号ＰＤＬＱに基づく信号とが入力され、第２の遅延回路２２の入力信号ＰＤＬＩＮを生成する。

例えば、入力信号生成回路１１、２１は、ＮＡＮＤ回路（否定論理積回路）である。この場合、イネーブル信号ＥＮがハイレベルになると、ＮＡＮＤ回路は信号ＮＤＬＱ、ＰＤＬＱに対してインバーターと同様に機能する。即ち、奇数段の反転論理回路によるリングオシレーター（遅延ユニットＵＡ１、ＵＡ２は論理反転しない）が構成される。

このような構成により、第１の遅延回路１２の出力信号ＮＤＬＱが入力信号ＮＤＬＩＮに帰還される第１のリングオシレーターと、第２の遅延回路２２の出力信号ＰＤＬＱが入力信号ＰＤＬＩＮに帰還される第２のリングオシレーターとを構成できる。

なお、図１５では、遅延回路１２、２２の出力信号ＮＤＬＱ、ＰＤＬＱに基づく信号は、遅延回路１２、２２の出力信号ＮＤＬＱ、ＰＤＬＱそのものである。但し、これに限定されず、信号ＮＤＬＱ、ＰＤＬＱに基づく信号は、信号ＮＤＬＱ、ＰＤＬＱが何らかの素子や回路で処理された信号であってもよい。

図１６は、コンパレーター５０の第２の詳細な構成例の動作を説明するタイミングチャートである。なお図１６ではカウント値の所定値が「４」である場合を図示しているが、所定値は「４」に限定されない。

図１６のＦ１に示すように、イネーブル信号ＥＮがローレベルからハイレベルになると、リングオシレーターが発振を開始する。ＰＩＮ＞ＮＩＮの場合、第１の遅延回路１２の方が第２の遅延回路２２よりも遅延時間が大きくなるので、第１のリングオシレーターの方が第２のリングオシレーターよりも発振周波数が低くなる（単位時間当たりの信号ＮＤＬＱのパルス数が少なくなる）。そのため、Ｆ２に示すように、第２の計測回路２５のカウント値が第１の計測回路１５のカウント値よりも先に所定値「４」に達し、信号ＰＯＵＴが信号ＮＯＵＴよりも先にローレベルからハイレベルになる。

なお、ＰＩＮ＜ＮＩＮの場合には、第２のリングオシレーターの方が第１のリングオシレーターよりも発振周波数が低くなるので、第１の計測回路１５のカウント値が第２の計測回路２５のカウント値よりも先に所定値に達し、信号ＮＯＵＴが信号ＰＯＵＴよりも先にローレベルからハイレベルになる。

６．コンパレーターの不感帯について
図１７は、コンパレーターの不感帯を説明する図である。コンパレーターの正極端子に入力される電圧をＶＰとし、負極端子に入力される電圧をＶＮとする。図１７において、横軸は電圧Ｖｉｎ＝ＶＰ−ＶＮであり、縦軸はコンパレーターの出力がハイレベルとなる確率である。

ここでは、コンパレーターをモデル化して考える。即ち、不感帯がないコンパレーターの正極端子に電圧ＶＰ＋Ｖｎを入力し、負極端子に電圧ＶＮを入力したモデルを考える。不感帯がないとは、ＶＰ＞ＶＮの場合に出力がハイレベルに１００％確定し、ＶＰ＜ＶＮの場合に出力がローレベルに１００％確定することである。電圧Ｖｎは、平均値がゼロであり分散がσの二乗である正規分布に従うノイズである。この場合、コンパレーターの出力がハイレベルとなる確率ｆ（Ｖｉｎ）は、下式（１）のような累積分布関数となる。ここで、ｅｒｆ（）は誤差関数である。

上式（１）の右辺は、Ｖｉｎ／σの関数になっているので、Ｖｉｎ／σが同じであれば同じ確率ｆ（Ｖｉｎ）になる。

図１７に示すように、例えば−σ≦Ｖｉｎ≦＋σ（いわゆる１シグマ）の電圧範囲を不感帯と定義する。この電圧範囲では、コンパレーターの出力がハイレベルになる確率は１５．９％以上、８４．１％以下の範囲である。

また図１２において、微小判定フラグ信号ＳＦＬＡＧについて説明した。電圧Ｖｉｎが不感帯の範囲内である場合に信号ＳＦＬＡＧがアクティブになるようにバッファーＢＦＥ１、ＢＦＥ２の遅延時間を設定しておくことで、入力電圧が不感帯の範囲内であることを知ることが可能となり、それに応じた種々の対策を行うことが可能となる。

７．回路装置
図１８は、本実施形態のコンパレーター５０を含む回路装置１００の構成例である。ここでは、回路装置１００の一例として逐次比較型Ａ／Ｄ変換回路の構成例を示す。なお、回路装置１００はこの構成に限定されず、コンパレーター５０を含むものであればよい。

回路装置１００は、コンパレーター５０と、制御部１２０（制御回路）と、サンプルホールド回路１３０（Ｓ／Ｈ回路）と、Ｄ／Ａ変換回路１４０（ＤＡＣ）と、を含む。

サンプルホールド回路１３０は、入力電圧ＶＩＮをサンプリング及びホールドし、ホールドした電圧ＳＩＮを出力する。制御部１２０は、逐次比較レジスター１２１に記憶される逐次比較データＲＤＡをＤ／Ａ変換回路１４０に出力する。Ｄ／Ａ変換回路１４０は、逐次比較データＲＤＡをＤ／Ａ変換し、その変換した電圧ＤＱを出力する。コンパレーター５０は、電圧ＳＩＮと電圧ＤＱの大小を比較し、その判定信号ＣＰＱを出力する。即ち、図１８では電圧ＳＩＮ、ＤＱが図１等の信号ＰＩＮ、ＮＩＮに対応する。制御部１２０は、判定信号ＣＰＱに基づいて逐次比較レジスター１２１に記憶される逐次比較データＲＤＡを更新する。制御部１２０は、このような逐次比較データＲＤＡの更新を繰り返し、最終的に得られた逐次比較データＲＤＡをＡ／Ｄ変換データＤＯＵＴとして出力する。

８．物理量センサー
図１９は、本実施形態の回路装置１００を含む物理量センサー４００の構成例である。ここでは、物理量センサー４００の一例として振動ジャイロセンサー（角速度センサー）の構成例を示す。なお、物理量センサー４００はこの構成に限定されず、本実施形態の回路装置１００は静電容量型（シリコンＭＥＭＳ型）ジャイロセンサーや、加速度センサーや圧力センサー、温度センサー等の種々の物理量センサーに適用できる。

物理量センサー４００は、角速度に応じたコリオリ力を検出する検出素子である振動子４１０（例えば水晶振動子）と、振動子４１０の駆動及び角速度の検出処理を行う回路装置１００と、を含む。

回路装置１００は、駆動回路４２０、検出回路４３０を含む。駆動回路４２０は、正弦波又は矩形波の駆動信号を振動子４１０の駆動用振動部に印加し、駆動用振動部からのフィードバック信号に基づいて駆動信号の振幅を一定に自動調整する。検出回路４３０は、アナログフロントエンド回路４３２（ＡＦＥ）と、Ａ／Ｄ変換回路４３４と、処理回路４３６と、を含む。アナログフロントエンド回路４３２は、振動子４１０からの検出信号を電荷電圧変換（Ｑ／Ｖ変換）し、その電圧を同期検波して角速度信号を抽出する。Ａ／Ｄ変換回路４３４は、角速度信号を角速度データにＡ／Ｄ変換する。このＡ／Ｄ変換回路４３４は、本実施形態のコンパレーター５０を含み、図１８で説明した逐次比較型Ａ／Ｄ変換回路に相当する。処理回路４３６は、角速度データに対して種々のデジタル信号処理を行い、処理後の角速度データを出力する。例えば、温度補償処理やゼロ点補正処理、デジタルフィルター処理等をデジタル信号処理として行う。

９．電子機器
図２０、図２１は、本実施形態の回路装置１００を含む電子機器、移動体の例である。本実施形態の回路装置１００は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。

図２０は、電子機器３００の構成例である。電子機器３００の具体例としては、デジタルスチルカメラ、生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）、ロボット（走行ロボット、歩行ロボット）、を想定できる。なお、ここでは電子機器３００が物理量センサー４００を含む場合を例に説明するが、これに限定されない。即ち、電子機器３００は回路装置１００を含んでいればよく、上記以外にも種々の電子機器に適用することが可能である。

電子機器３００は、処理部３１０（例えばＣＰＵ等のプロセッサー、或いはゲートアレイ）、記憶部３２０（例えばメモリー、ハードディスク等）、操作部３３０（操作装置）、インターフェース部３４０（インターフェース回路、インターフェース装置）、表示部３５０（ディスプレイ）、物理量センサー４００を含む。

表示部３５０は、例えば液晶表示装置や、或は自発光素子を用いたＥＬ（Electro-Luminescence）表示装置である。操作部３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば、ボタンやマウス、キーボード、表示部３５０に装着されたタッチパネル等である。インターフェース部３４０は、画像データや制御データの入出力を行うデータインターフェースである。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３２０は、インターフェース部３４０から入力されたデータを記憶する。或は、記憶部３２０は、処理部３１０のワーキングメモリーとして機能する。物理量センサー４００は、例えば角速度や加速度等の物理量を検出し、その物理量データを出力する。処理部３１０は、物理量センサー４００からの物理量データに基づいて、電子機器の各部の制御処理や種々のデータ処理を行う。

図２１は、移動体の具体例としての自動車２０６を概略的に示した図である。自動車２０６には、ジャイロセンサー２０４（物理量センサー）が組み込まれている。ジャイロセンサー２０４は車体２０７の姿勢を検出することができる。ジャイロセンサー２０４の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー２０４は組み込まれることができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またコンパレーター、回路装置、物理量センサー、電子機器、移動体の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…第１の電圧時間変換回路、１１…第３の入力信号生成回路、
１２…第１の遅延回路、１４…第１の入力信号生成回路、１５…第１の計測回路、
１６…第１のラッチ回路、１７…第１の立ち下がりエッジ遅延回路、
１８…第１の立ち上がりエッジ遅延回路、１９…第１の出力回路、
２０…第２の電圧時間変換回路、２１…第４の入力信号生成回路、
２２…第２の遅延回路、２４…第２の入力信号生成回路、２５…第２の計測回路、
２６…第２のラッチ回路、２７…第２の立ち下がりエッジ遅延回路、
２８…第２の立ち上がりエッジ遅延回路、２９…第２の出力回路、３０…判定回路、
５０…コンパレーター、６０…フラグ信号生成回路、７０…制御回路、
１００…回路装置、１２０…制御部、１２１…比較レジスター、
１３０…サンプルホールド回路、１４０…Ｄ／Ａ変換回路、２０４…ジャイロセンサー、
２０６…自動車（移動体）、２０７…車体、２０８…車体姿勢制御装置、
２０９…車輪、３００…電子機器、３１０…処理部、３２０…記憶部、３３０…操作部、
３４０…インターフェース部、３５０…表示部、４００…物理量センサー、
４１０…振動子、４２０…駆動回路、４３０…検出回路、
４３２…アナログフロントエンド回路、４３４…Ａ／Ｄ変換回路、４３６…処理回路、
ＤＥＡ…第１の遅延バッファー、ＤＥＢ…第２の遅延バッファー、
ＤＥＣ…第３の遅延バッファー、ＤＥＤ…第４の遅延バッファー、
ＥＮ…イネーブル信号、ＮＤＬＩＮ…第１の遅延回路の入力信号、
ＮＤＬＱ…第１の遅延回路の出力信号、ＮＩＮ…第２の入力信号、
ＮＯＵＴ…第１の出力信号、ＰＤＬＩＮ…第２の遅延回路の入力信号、
ＰＤＬＱ…第２の遅延回路の出力信号、ＰＩＮ…第１の入力信号、
ＰＯＵＴ…第２の出力信号、ＳＱＡ…第１の遅延出力信号、
ＳＱＢ…第２の遅延出力信号、ＴＤＮ…遅延時間、ＴＤＰ…遅延時間、
ＴＮＡ…第１の第２導電型トランジスター、ＴＮＢ…第２の第２導電型トランジスター、
ＴＮＣ…第３の第２導電型トランジスター、ＴＮＤ…第４の第２導電型トランジスター、
ＴＰＡ…第１の第１導電型トランジスター、ＴＰＢ…第２の第１導電型トランジスター、
ＴＰＣ…第３の第１導電型トランジスター、ＴＰＤ…第４の第１導電型トランジスター、
ＵＡ１…第１の遅延ユニット、ＵＢ１…第２の遅延ユニット

Claims (12)

1. 入力信号の比較動作を行うコンパレーターと、
   前記比較動作の制御に用いるフラグ信号を生成するフラグ信号生成回路と、
   を含み、
   前記コンパレーターは、
   少なくとも第１の入力信号が入力され、第１の時間情報信号を出力する第１の電圧時間変換回路と、
   少なくとも第２の入力信号が入力され、第２の時間情報信号を出力する第２の電圧時間変換回路と、
   前記第１の電圧時間変換回路からの前記第１の時間情報信号と、前記第２の電圧時間変換回路からの前記第２の時間情報信号とに基づいて、前記第１の入力信号と前記第２の入力信号との大小を判定する判定回路と、
   を有し、
   前記フラグ信号生成回路は、
   前記第１の時間情報信号と前記第２の時間情報信号とに基づいて、前記第１の入力信号と前記第２の入力信号との電圧差が所定電圧以下であることを示す前記フラグ信号を生成することを特徴とする回路装置。
2. 請求項１に記載された回路装置において、
   前記フラグ信号がアクティブである場合に、前記コンパレーターの前記比較動作を複数回行わせる制御回路を含むことを特徴とする回路装置。
3. 請求項１又は２に記載された回路装置において、
   前記コンパレーターを有するＡ／Ｄ変換回路と、
   前記フラグ信号に基づいて、前記Ａ／Ｄ変換回路による変換範囲を設定する制御回路と、
   を含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載された回路装置において、
   前記フラグ信号生成回路は、
   前記第１の時間情報信号と、前記第２の時間情報信号と前記第１の時間情報信号を遅延させた第１の遅延信号と、前記第２の時間情報信号を遅延させた第２の遅延信号とに基づいて、前記フラグ信号を生成することを特徴とする回路装置。
5. 請求項４に記載された回路装置において、
   前記フラグ信号生成回路は、
   前記第１の時間情報信号及び前記第２の時間情報信号の論理積によって得られた第１の信号と、前記第１の遅延信号及び前記第２の遅延信号の論理和によって得られた第２の信号とに基づいて、前記フラグ信号を生成することを特徴とする回路装置。
6. 請求項５に記載された回路装置において、
   前記フラグ信号生成回路は、
   前記第２の信号に基づいて、前記第１の信号をラッチするラッチ回路を有することを特徴とする回路装置。
7. 請求項５又は６に記載された回路装置において、
   前記第２の信号に基づいて前記コンパレーターの前記比較動作の終了判定をする制御回路を含むことを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載された回路装置において、
   前記第１の電圧時間変換回路は、
   前記第１の入力信号の電圧が前記第２の入力信号の電圧よりも大きいほど長くなる第１の遅延時間に対応した前記第１の時間情報信号を出力し、
   前記第２の電圧時間変換回路は、
   前記第２の入力信号の電圧が前記第１の入力信号の電圧よりも大きいほど長くなる第２の遅延時間に対応した前記第２の時間情報信号を出力することを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載された回路装置において、
   前記所定電圧は、
   前記コンパレーターの前記比較動作の不感帯に対応した電圧であることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
11. 請求項１乃至９のいずれか一項に記載された回路装置を含むことを特徴とする物理量センサー。
12. 請求項１乃至９のいずれか一項に記載された回路装置を含むことを特徴とする移動体。