JP2000156615A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000006185 dispersion Substances 0.000 abstract 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R3/00—Circuits for transducers, loudspeakers or microphones
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
- H03F3/183—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only
- H03F3/185—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only with field-effect devices
- H03F3/1855—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only with field-effect devices with junction-FET devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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-
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- H04R19/00—Electrostatic transducers
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- Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)
Abstract
(57)【要約】
【課題】 出力電圧における様々な要因のばらつきを抑
制し、集積化を行うことができるエレクトレットマイク
の増幅回路からなる半導体集積回路を得る。 【解決手段】 エレクトレットマイク７のコンデンサ容
量の変化に対する入力電圧変動ΔＶinを電圧変換回路２
で電圧変換する際、ペアリングを行って同一形状、同一
特性になるように同一プロセスで形成した２つのディプ
リションタイプのＦＥＴ１１及び１２を用いて電圧変換
すると共に、電圧変換回路２のＤＣ特性において、電圧
変換回路２の出力電圧Ｖaが電源電圧Ｖddの１／２にな
るようにした。
制し、集積化を行うことができるエレクトレットマイク
の増幅回路からなる半導体集積回路を得る。 【解決手段】 エレクトレットマイク７のコンデンサ容
量の変化に対する入力電圧変動ΔＶinを電圧変換回路２
で電圧変換する際、ペアリングを行って同一形状、同一
特性になるように同一プロセスで形成した２つのディプ
リションタイプのＦＥＴ１１及び１２を用いて電圧変換
すると共に、電圧変換回路２のＤＣ特性において、電圧
変換回路２の出力電圧Ｖaが電源電圧Ｖddの１／２にな
るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、エレクトレットマ
イクロホン等におけるコンデンサの容量変化による電圧
変動を得るための電圧変換回路及びバイアス回路を備え
た半導体集積回路に関するものである。
イクロホン等におけるコンデンサの容量変化による電圧
変動を得るための電圧変換回路及びバイアス回路を備え
た半導体集積回路に関するものである。
【０００２】
【従来の技術】図７は、コンデンサの容量変化による電
圧変動を得るための電圧変換回路の従来例を示した図で
あり、従来の電圧変換回路を備えた増幅回路を例にして
示している。図７において、増幅回路１００は、電圧変
換回路１０１、結合コンデンサ１０２及び増幅器１０３
で構成されている。増幅回路１００の入力端子ＩＮとア
ース端子ＧＮＤとの間には、音波によってコンデンサの
容量が変化するエレクトレットマイクロホン（以下、エ
レクトレットマイクと呼ぶ）１０５が接続されている。
圧変動を得るための電圧変換回路の従来例を示した図で
あり、従来の電圧変換回路を備えた増幅回路を例にして
示している。図７において、増幅回路１００は、電圧変
換回路１０１、結合コンデンサ１０２及び増幅器１０３
で構成されている。増幅回路１００の入力端子ＩＮとア
ース端子ＧＮＤとの間には、音波によってコンデンサの
容量が変化するエレクトレットマイクロホン（以下、エ
レクトレットマイクと呼ぶ）１０５が接続されている。
【０００３】エレクトレットマイク１０５を形成するコ
ンデンサには、あらかじめ電荷が蓄積されており、エレ
クトレットマイク１０５は、外部からの音波を受けるこ
とによって該コンデンサの容量が変化し、該容量変化に
応じて出力電圧が変動するものである。エレクトレット
マイク１０５からの出力電圧は、増幅回路１００の入力
端子ＩＮに入力される。
ンデンサには、あらかじめ電荷が蓄積されており、エレ
クトレットマイク１０５は、外部からの音波を受けるこ
とによって該コンデンサの容量が変化し、該容量変化に
応じて出力電圧が変動するものである。エレクトレット
マイク１０５からの出力電圧は、増幅回路１００の入力
端子ＩＮに入力される。
【０００４】電圧変換回路１０１は、入力端子ＩＮに入
力される電圧Ｖinの電圧変換を行ない、該変換された電
圧は、結合コンデンサ１０２を介して増幅器１０３に入
力され、増幅器１０３で増幅されて出力端子ＯＵＴから
出力される。電圧変換回路１０１は、入力端子ＩＮに入
力される入力電圧ＶinをディプリションタイプのＮチャ
ネルＦＥＴ１１１と抵抗１１２とで電圧変換を行ってい
る。ＦＥＴ１１１のゲートとソースとの間は、ダイオー
ド１１３及び１１４で形成されたバイアス回路でバイア
スされており、ＦＥＴ１１１のゲート・ソース間電圧Ｖ
gsは、０Ｖ付近を中心にして変化する。この場合、ＦＥ
Ｔ１１１において、ドレイン電流Ｉdはピンチオフ電圧
Ｖpの２乗に比例する。
力される電圧Ｖinの電圧変換を行ない、該変換された電
圧は、結合コンデンサ１０２を介して増幅器１０３に入
力され、増幅器１０３で増幅されて出力端子ＯＵＴから
出力される。電圧変換回路１０１は、入力端子ＩＮに入
力される入力電圧ＶinをディプリションタイプのＮチャ
ネルＦＥＴ１１１と抵抗１１２とで電圧変換を行ってい
る。ＦＥＴ１１１のゲートとソースとの間は、ダイオー
ド１１３及び１１４で形成されたバイアス回路でバイア
スされており、ＦＥＴ１１１のゲート・ソース間電圧Ｖ
gsは、０Ｖ付近を中心にして変化する。この場合、ＦＥ
Ｔ１１１において、ドレイン電流Ｉdはピンチオフ電圧
Ｖpの２乗に比例する。
【０００５】ゲート・ソース間電圧Ｖgsが０Ｖのときの
ドレイン電流をＩdssとすると、ピンチオフ電圧Ｖpと該
Ｉdssとの関係は、下記（ａ）式のようになる。 Ｉdss＝β×Ｖp2………………………………………（ａ） なお、上記（ａ）式において、βは、ＦＥＴ１１１のゲ
ートサイズによって決まる係数を示している。
ドレイン電流をＩdssとすると、ピンチオフ電圧Ｖpと該
Ｉdssとの関係は、下記（ａ）式のようになる。 Ｉdss＝β×Ｖp2………………………………………（ａ） なお、上記（ａ）式において、βは、ＦＥＴ１１１のゲ
ートサイズによって決まる係数を示している。
【０００６】また、エレクトレットマイク１０５のコン
デンサ容量変化に対する入力電圧Ｖinの変化をΔＶinと
すると、Ｖgs＝０のときのΔＶinによるＦＥＴ１１１の
ドレイン電流Ｉdの変化ΔＩdは、下記（ｂ）式で示すこ
とができる。 ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（ｂ） 従って、上記（ａ）式及び（ｂ）式より、下記（ｃ）式
のようになる。 ΔＩd＝−２×ΔＶin×β×Ｖp ……………………（ｃ）
デンサ容量変化に対する入力電圧Ｖinの変化をΔＶinと
すると、Ｖgs＝０のときのΔＶinによるＦＥＴ１１１の
ドレイン電流Ｉdの変化ΔＩdは、下記（ｂ）式で示すこ
とができる。 ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（ｂ） 従って、上記（ａ）式及び（ｂ）式より、下記（ｃ）式
のようになる。 ΔＩd＝−２×ΔＶin×β×Ｖp ……………………（ｃ）
【０００７】ここで、抵抗１１２の抵抗値をＲとする
と、ドレイン電流ＩdがΔＩd変化した際の抵抗１１２に
よる電圧降下Ｖrの変化ΔＶrは、下記（ｄ）式のように
なる。 ΔＶr＝ΔＩd×Ｒ ＝−２×ΔＶin×β×Ｖp×Ｒ ………………（ｄ） Ｒ＝Ｖp／(−２×Ｉdss)にすると、上記（ｂ）式及び
（ｄ）式よりΔＶr＝ΔＶinとなる。
と、ドレイン電流ＩdがΔＩd変化した際の抵抗１１２に
よる電圧降下Ｖrの変化ΔＶrは、下記（ｄ）式のように
なる。 ΔＶr＝ΔＩd×Ｒ ＝−２×ΔＶin×β×Ｖp×Ｒ ………………（ｄ） Ｒ＝Ｖp／(−２×Ｉdss)にすると、上記（ｂ）式及び
（ｄ）式よりΔＶr＝ΔＶinとなる。
【０００８】また、電圧変換回路１０１のＤＣ特性にお
いて、Ｘ点の電位をＶxとすると、該Ｖxは、電源電圧Ｖ
ddから抵抗１１２の電圧降下をひいた値となり、抵抗１
１２に電流Ｉdssが流れる場合下記（ｅ）式のように示
すことができる。 Ｖx＝Ｖdd−Ｒ×Ｉdss ＝Ｖdd−Ｒ×β×Ｖp2……………………………（ｅ）
いて、Ｘ点の電位をＶxとすると、該Ｖxは、電源電圧Ｖ
ddから抵抗１１２の電圧降下をひいた値となり、抵抗１
１２に電流Ｉdssが流れる場合下記（ｅ）式のように示
すことができる。 Ｖx＝Ｖdd−Ｒ×Ｉdss ＝Ｖdd−Ｒ×β×Ｖp2……………………………（ｅ）
【０００９】
【発明が解決しようとする課題】しかし、増幅回路１０
０をＩＣで構成する場合、製造時のばらつきによって、
ＦＥＴ１１１のピンチオフ電圧Ｖpがばらつき、上記
（ｄ）式よりピンチオフ電圧Ｖpに比例して電圧降下Ｖr
の変化ΔＶrがばらつき、更に上記（ｅ）式よりＸ点の
電位Ｖxがばらつくことが分かる。更に、製造時のばら
つきによって、抵抗１１２の抵抗値Ｒの絶対値がばらつ
き、上記（ｄ）式より抵抗値Ｒに比例して電圧降下Ｖr
の変化ΔＶrがばらつくことが分かる。更に、抵抗値Ｒ
及び係数βは温度特性を有するため、Ｘ点の電位Ｖxの
ばらつきが生じる。
０をＩＣで構成する場合、製造時のばらつきによって、
ＦＥＴ１１１のピンチオフ電圧Ｖpがばらつき、上記
（ｄ）式よりピンチオフ電圧Ｖpに比例して電圧降下Ｖr
の変化ΔＶrがばらつき、更に上記（ｅ）式よりＸ点の
電位Ｖxがばらつくことが分かる。更に、製造時のばら
つきによって、抵抗１１２の抵抗値Ｒの絶対値がばらつ
き、上記（ｄ）式より抵抗値Ｒに比例して電圧降下Ｖr
の変化ΔＶrがばらつくことが分かる。更に、抵抗値Ｒ
及び係数βは温度特性を有するため、Ｘ点の電位Ｖxの
ばらつきが生じる。
【００１０】これらのことから、増幅回路１００の出力
電圧において、安定した電圧利得及び出力電圧範囲が得
られないという問題があった。また、Ｘ点の電位Ｖxの
ばらつきにより、出力端子ＯＵＴから出力される出力電
圧Ｖoutが飽和しやすくなり増幅器１０３の増幅率をあ
まり大きくすることができない。このため、電圧変換回
路１０１の出力電圧に対して、結合コンデンサ１０２で
直流成分のカットを行ない、その後、増幅器１０３で増
幅を行うようにする必要があり、電圧変換回路１０１の
出力電圧を増幅器１０３でＤＣ増幅することができず、
容量の大きな結合コンデンサ１０２が必要となることか
ら、増幅回路１００の集積化が困難であった。
電圧において、安定した電圧利得及び出力電圧範囲が得
られないという問題があった。また、Ｘ点の電位Ｖxの
ばらつきにより、出力端子ＯＵＴから出力される出力電
圧Ｖoutが飽和しやすくなり増幅器１０３の増幅率をあ
まり大きくすることができない。このため、電圧変換回
路１０１の出力電圧に対して、結合コンデンサ１０２で
直流成分のカットを行ない、その後、増幅器１０３で増
幅を行うようにする必要があり、電圧変換回路１０１の
出力電圧を増幅器１０３でＤＣ増幅することができず、
容量の大きな結合コンデンサ１０２が必要となることか
ら、増幅回路１００の集積化が困難であった。
【００１１】本発明は、上記のような問題を解決するた
めになされたものであり、同一プロセスで形成され、ペ
アリングを行ったＦＥＴを用いて、電圧変換回路の出力
電圧におけるＤＣ特性の中心が電源電圧の１／２になる
ようにして、出力電圧における様々な要因のばらつきを
抑制し、集積化を行うことができるエレクトレットマイ
クの増幅回路からなる半導体集積回路を得ることを目的
とする。
めになされたものであり、同一プロセスで形成され、ペ
アリングを行ったＦＥＴを用いて、電圧変換回路の出力
電圧におけるＤＣ特性の中心が電源電圧の１／２になる
ようにして、出力電圧における様々な要因のばらつきを
抑制し、集積化を行うことができるエレクトレットマイ
クの増幅回路からなる半導体集積回路を得ることを目的
とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体集
積回路は、エレクトレットマイクロホンのコンデンサ容
量の変化に伴う電圧変化を増幅する増幅回路を備えた半
導体集積回路において、該電圧変化の電圧変換を行う電
圧変換回路と、該電圧変換回路で変換された電圧を増幅
する増幅器と、該増幅器に対して基準バイアス電圧を生
成して出力する基準バイアス回路とを備え、電圧変換回
路は、上記電圧変化の中心が増幅器に供給される直流電
源電圧の１／２付近の値になるように電圧変換を行うも
のである。
積回路は、エレクトレットマイクロホンのコンデンサ容
量の変化に伴う電圧変化を増幅する増幅回路を備えた半
導体集積回路において、該電圧変化の電圧変換を行う電
圧変換回路と、該電圧変換回路で変換された電圧を増幅
する増幅器と、該増幅器に対して基準バイアス電圧を生
成して出力する基準バイアス回路とを備え、電圧変換回
路は、上記電圧変化の中心が増幅器に供給される直流電
源電圧の１／２付近の値になるように電圧変換を行うも
のである。
【００１３】また、この発明に係る半導体集積回路は、
請求項１において、電圧変換回路が、上記電圧変化をド
レイン電流の変化に変換する第１ＦＥＴと、該第１ＦＥ
Ｔのドレイン電流の変化を電圧に変換する第２ＦＥＴと
を備え、第１ＦＥＴ及び第２ＦＥＴが、同一プロセス上
で形成したディプリションタイプのＦＥＴであるもので
ある。
請求項１において、電圧変換回路が、上記電圧変化をド
レイン電流の変化に変換する第１ＦＥＴと、該第１ＦＥ
Ｔのドレイン電流の変化を電圧に変換する第２ＦＥＴと
を備え、第１ＦＥＴ及び第２ＦＥＴが、同一プロセス上
で形成したディプリションタイプのＦＥＴであるもので
ある。
【００１４】また、この発明に係る半導体集積回路は、
請求項２において、上記第１ＦＥＴ及び第２ＦＥＴは、
ゲート長及びゲート幅がそれぞれ同一であるものであ
る。
請求項２において、上記第１ＦＥＴ及び第２ＦＥＴは、
ゲート長及びゲート幅がそれぞれ同一であるものであ
る。
【００１５】また、この発明に係る半導体集積回路は、
請求項２又は請求項３のいずれかにおいて、上記第２Ｆ
ＥＴは、ゲートとソースが上記第１ＦＥＴのドレインに
接続されるものである。
請求項２又は請求項３のいずれかにおいて、上記第２Ｆ
ＥＴは、ゲートとソースが上記第１ＦＥＴのドレインに
接続されるものである。
【００１６】また、この発明に係る半導体集積回路は、
請求項２又は請求項３のいずれかにおいて、上記第１Ｆ
ＥＴ及び第２ＦＥＴは、ゲートとソースとの間に同一構
成のバイアス回路がそれぞれ接続されるものである。
請求項２又は請求項３のいずれかにおいて、上記第１Ｆ
ＥＴ及び第２ＦＥＴは、ゲートとソースとの間に同一構
成のバイアス回路がそれぞれ接続されるものである。
【００１７】また、この発明に係る半導体集積回路は、
請求項２又は請求項３のいずれかにおいて、上記電圧変
換回路は、所定の基準電圧を生成する基準電圧発生回路
を備え、該基準電圧発生回路は、生成した基準電圧を上
記第２ＦＥＴのゲートに出力するものである。
請求項２又は請求項３のいずれかにおいて、上記電圧変
換回路は、所定の基準電圧を生成する基準電圧発生回路
を備え、該基準電圧発生回路は、生成した基準電圧を上
記第２ＦＥＴのゲートに出力するものである。
【００１８】また、この発明に係る半導体集積回路は、
請求項４において、上記基準バイアス回路は、ゲートと
ソースが接続された第３ＦＥＴと、ゲートとソースが接
続され、該第３ＦＥＴと直列に接続された第４ＦＥＴと
で形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセ
ス上で形成したディプリションタイプのＦＥＴであり、
直流電源電圧を分圧して所定の基準バイアス電圧を生成
し出力するものである。
請求項４において、上記基準バイアス回路は、ゲートと
ソースが接続された第３ＦＥＴと、ゲートとソースが接
続され、該第３ＦＥＴと直列に接続された第４ＦＥＴと
で形成され、第３ＦＥＴ及び第４ＦＥＴは、同一プロセ
ス上で形成したディプリションタイプのＦＥＴであり、
直流電源電圧を分圧して所定の基準バイアス電圧を生成
し出力するものである。
【００１９】また、この発明に係る半導体集積回路は、
請求項５において、上記基準バイアス回路は、ゲートと
ソースとの間にバイアス回路が接続された第３ＦＥＴ
と、ゲートとソースとの間にバイアス回路が接続され、
該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成さ
れ、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形
成したディプリションタイプのＦＥＴであり、直流電源
電圧を分圧して所定の基準バイアス電圧を生成し出力す
るものである。
請求項５において、上記基準バイアス回路は、ゲートと
ソースとの間にバイアス回路が接続された第３ＦＥＴ
と、ゲートとソースとの間にバイアス回路が接続され、
該第３ＦＥＴと直列に接続された第４ＦＥＴとで形成さ
れ、第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形
成したディプリションタイプのＦＥＴであり、直流電源
電圧を分圧して所定の基準バイアス電圧を生成し出力す
るものである。
【００２０】また、この発明に係る半導体集積回路は、
請求項６において、上記基準バイアス回路は、ゲートと
ソースが接続された第３ＦＥＴと、基準電圧発生回路で
生成された基準電圧がゲートに入力され、該第３ＦＥＴ
と直列に接続された第４ＦＥＴとで形成され、第３ＦＥ
Ｔ及び第４ＦＥＴは、同一プロセス上で形成したディプ
リションタイプのＦＥＴであり、直流電源電圧を分圧し
て所定の基準バイアス電圧を生成し出力するものであ
る。
請求項６において、上記基準バイアス回路は、ゲートと
ソースが接続された第３ＦＥＴと、基準電圧発生回路で
生成された基準電圧がゲートに入力され、該第３ＦＥＴ
と直列に接続された第４ＦＥＴとで形成され、第３ＦＥ
Ｔ及び第４ＦＥＴは、同一プロセス上で形成したディプ
リションタイプのＦＥＴであり、直流電源電圧を分圧し
て所定の基準バイアス電圧を生成し出力するものであ
る。
【００２１】また、この発明に係る半導体集積回路は、
請求項７から請求項９のいずれかにおいて、第３ＦＥＴ
は、第１ＦＥＴと同一プロセスで同一形状に形成され、
第４ＦＥＴは、第２ＦＥＴと同一プロセスで同一形状に
形成されるものである。
請求項７から請求項９のいずれかにおいて、第３ＦＥＴ
は、第１ＦＥＴと同一プロセスで同一形状に形成され、
第４ＦＥＴは、第２ＦＥＴと同一プロセスで同一形状に
形成されるものである。
【００２２】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した回路図であり、図１では、
エレクトレットマイクロホンを構成するコンデンサの容
量変化による電圧変動を得るための電圧変換回路を備え
た増幅回路を例にして示している。図１において、増幅
回路１は、電圧変換回路２、基準バイアス回路３及び直
流増幅器４で構成されている。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の例を示した回路図であり、図１では、
エレクトレットマイクロホンを構成するコンデンサの容
量変化による電圧変動を得るための電圧変換回路を備え
た増幅回路を例にして示している。図１において、増幅
回路１は、電圧変換回路２、基準バイアス回路３及び直
流増幅器４で構成されている。
【００２３】増幅回路１の入力端子ＩＮは電圧変換回路
２に接続されており、電圧変換回路２の出力は直流増幅
器４の一方の入力に、基準バイアス回路３の出力は直流
増幅器４の他方の入力にそれぞれ接続されている。直流
増幅器４の出力は増幅回路１の出力端子ＯＵＴに接続さ
れ、増幅回路１の入力端子ＩＮとアース端子ＧＮＤとの
間には、音波によってコンデンサの容量が変化するエレ
クトレットマイクロホン（以下、エレクトレットマイク
と呼ぶ）７が接続されている。
２に接続されており、電圧変換回路２の出力は直流増幅
器４の一方の入力に、基準バイアス回路３の出力は直流
増幅器４の他方の入力にそれぞれ接続されている。直流
増幅器４の出力は増幅回路１の出力端子ＯＵＴに接続さ
れ、増幅回路１の入力端子ＩＮとアース端子ＧＮＤとの
間には、音波によってコンデンサの容量が変化するエレ
クトレットマイクロホン（以下、エレクトレットマイク
と呼ぶ）７が接続されている。
【００２４】エレクトレットマイク７を形成するコンデ
ンサには、あらかじめ電荷が蓄積されており、エレクト
レットマイク７は、外部からの音波を受けることによっ
て該コンデンサの容量が変化し、該容量変化に応じて出
力電圧が変動するものである。エレクトレットマイク７
からの出力電圧は、増幅回路１の入力電圧Ｖinとして入
力端子ＩＮに入力される。
ンサには、あらかじめ電荷が蓄積されており、エレクト
レットマイク７は、外部からの音波を受けることによっ
て該コンデンサの容量が変化し、該容量変化に応じて出
力電圧が変動するものである。エレクトレットマイク７
からの出力電圧は、増幅回路１の入力電圧Ｖinとして入
力端子ＩＮに入力される。
【００２５】電圧変換回路２は、入力端子ＩＮに入力さ
れる電圧Ｖinの電圧変換を行ない、該変換された電圧
は、直流増幅器４に入力され直流増幅器４で増幅されて
出力端子ＯＵＴから出力される。このとき、基準バイア
ス回路３は、直流増幅器４で増幅が行われる際の基準バ
イアス電圧Ｖrefを生成して直流増幅器４に出力する。
れる電圧Ｖinの電圧変換を行ない、該変換された電圧
は、直流増幅器４に入力され直流増幅器４で増幅されて
出力端子ＯＵＴから出力される。このとき、基準バイア
ス回路３は、直流増幅器４で増幅が行われる際の基準バ
イアス電圧Ｖrefを生成して直流増幅器４に出力する。
【００２６】具体的には、電圧変換回路２は、入力端子
ＩＮに入力される入力電圧Ｖinを、同一プロセスで同一
特性のディプリションタイプのＮチャネルＦＥＴ１１及
び１２で電圧変換を行っている。ＦＥＴ１１において、
ゲートは入力端子ＩＮに接続されており、ＦＥＴ１１の
ゲートとソースとの間は、ダイオード１３及び１４で形
成されたバイアス回路でバイアスされ、ソースはアース
端子ＧＮＤに接続されて接地される。このことから、Ｆ
ＥＴ１１のゲート・ソース間電圧Ｖgsは、０Ｖ付近を中
心にして変化する。また、ＦＥＴ１２において、ドレイ
ンは直流電源電圧Ｖddが外部から供給される電源端子Ｖ
ddに接続され、ゲートとソースは接続されてＦＥＴ１１
のドレインに接続され、該接続部をＡとする。
ＩＮに入力される入力電圧Ｖinを、同一プロセスで同一
特性のディプリションタイプのＮチャネルＦＥＴ１１及
び１２で電圧変換を行っている。ＦＥＴ１１において、
ゲートは入力端子ＩＮに接続されており、ＦＥＴ１１の
ゲートとソースとの間は、ダイオード１３及び１４で形
成されたバイアス回路でバイアスされ、ソースはアース
端子ＧＮＤに接続されて接地される。このことから、Ｆ
ＥＴ１１のゲート・ソース間電圧Ｖgsは、０Ｖ付近を中
心にして変化する。また、ＦＥＴ１２において、ドレイ
ンは直流電源電圧Ｖddが外部から供給される電源端子Ｖ
ddに接続され、ゲートとソースは接続されてＦＥＴ１１
のドレインに接続され、該接続部をＡとする。
【００２７】次に、基準バイアス回路３は、２つのディ
プリションタイプのＮチャネルＦＥＴ１５及び１６で形
成されており、各ＦＥＴ１５及び１６は、ゲートとソー
スがそれぞれ接続されている。ＦＥＴ１５において、ド
レインは電源端子Ｖddに接続され、ゲートとソースの接
続部はＦＥＴ１６のドレインに接続され、該接続部をＢ
とする。ＦＥＴ１６は、ゲートとソースの接続部がアー
ス端子ＧＮＤに接続されている。ＦＥＴ１５はＦＥＴ１
２と、ＦＥＴ１６はＦＥＴ１１とそれぞれ同一プロセス
で、同一形状に形成されている。
プリションタイプのＮチャネルＦＥＴ１５及び１６で形
成されており、各ＦＥＴ１５及び１６は、ゲートとソー
スがそれぞれ接続されている。ＦＥＴ１５において、ド
レインは電源端子Ｖddに接続され、ゲートとソースの接
続部はＦＥＴ１６のドレインに接続され、該接続部をＢ
とする。ＦＥＴ１６は、ゲートとソースの接続部がアー
ス端子ＧＮＤに接続されている。ＦＥＴ１５はＦＥＴ１
２と、ＦＥＴ１６はＦＥＴ１１とそれぞれ同一プロセス
で、同一形状に形成されている。
【００２８】直流増幅器４は、演算増幅器１７を用いた
非反転増幅器で形成されており、電圧変換回路２の接続
部Ａが抵抗１８を介して演算増幅器１７の反転入力に接
続され、基準バイアス回路３の接続部Ｂが演算増幅器１
７の非反転入力に接続されている。演算増幅器１７の出
力と反転入力との間には、抵抗１９とコンデンサ２０の
並列回路が接続され、演算増幅器１７の出力は出力端子
ＯＵＴに接続されている。
非反転増幅器で形成されており、電圧変換回路２の接続
部Ａが抵抗１８を介して演算増幅器１７の反転入力に接
続され、基準バイアス回路３の接続部Ｂが演算増幅器１
７の非反転入力に接続されている。演算増幅器１７の出
力と反転入力との間には、抵抗１９とコンデンサ２０の
並列回路が接続され、演算増幅器１７の出力は出力端子
ＯＵＴに接続されている。
【００２９】ＦＥＴ１１において、ドレイン電流Ｉdは
ピンチオフ電圧Ｖpの２乗に比例することから、ゲート
・ソース間電圧Ｖgsが０Ｖのときのドレイン電流をＩds
sとすると、ピンチオフ電圧Ｖpと該Ｉdssとの関係は、
下記（１）式のようになる。 Ｉdss＝β1×Ｖp2………………………………………（１） なお、上記（１）式において、β1は、ＦＥＴ１１のゲ
ートサイズによって決まる係数を示している。
ピンチオフ電圧Ｖpの２乗に比例することから、ゲート
・ソース間電圧Ｖgsが０Ｖのときのドレイン電流をＩds
sとすると、ピンチオフ電圧Ｖpと該Ｉdssとの関係は、
下記（１）式のようになる。 Ｉdss＝β1×Ｖp2………………………………………（１） なお、上記（１）式において、β1は、ＦＥＴ１１のゲ
ートサイズによって決まる係数を示している。
【００３０】また、エレクトレットマイク７のコンデン
サ容量が変化して入力電圧ＶinがΔＶin変化したとする
と、ＦＥＴ１１のゲートに電圧変動ΔＶinが印加され、
これに伴ってＦＥＴ１１のドレイン電流ＩdがΔＩd変化
したとする。ＦＥＴ１１において、ゲート・ソース間電
圧Ｖgs＝０Ｖのとき、電圧変動ΔＶinによるドレイン電
流Ｉdの変化ΔＩdは、下記（２）式で示すことができ
る。 ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（２） 従って、上記（１）式及び（２）式より、下記（３）式
のようになる。 ΔＩd＝−２×ΔＶin×β1×Ｖp……………………（３）
サ容量が変化して入力電圧ＶinがΔＶin変化したとする
と、ＦＥＴ１１のゲートに電圧変動ΔＶinが印加され、
これに伴ってＦＥＴ１１のドレイン電流ＩdがΔＩd変化
したとする。ＦＥＴ１１において、ゲート・ソース間電
圧Ｖgs＝０Ｖのとき、電圧変動ΔＶinによるドレイン電
流Ｉdの変化ΔＩdは、下記（２）式で示すことができ
る。 ΔＩd＝−２×Ｉdss×ΔＶin／Ｖp…………………（２） 従って、上記（１）式及び（２）式より、下記（３）式
のようになる。 ΔＩd＝−２×ΔＶin×β1×Ｖp……………………（３）
【００３１】一方、ＦＥＴ１２はＦＥＴ１１と同一プロ
セスで同一特性であるため、ＦＥＴ１１のドレイン電流
Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの変
化となる。ＦＥＴ１２は、ゲート・ソース間電圧Ｖgs＝
０Ｖであり、ドレイン電流Ｉdのみ変化するため、ＯＮ
抵抗として動作する。ＦＥＴ１２において、ゲート・ソ
ース間電圧Ｖgs＝０ＶのときのＯＮ抵抗Ｒ12は下記
（４）式のようになる。 Ｒ12＝１／(β2×Ｖp)………………………………（４） なお、上記（４）式において、β2は、ＦＥＴ１２のゲ
ートサイズによって決まる係数、ＶpはＦＥＴ１２のピ
ンチオフ電圧を示している。
セスで同一特性であるため、ＦＥＴ１１のドレイン電流
Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの変
化となる。ＦＥＴ１２は、ゲート・ソース間電圧Ｖgs＝
０Ｖであり、ドレイン電流Ｉdのみ変化するため、ＯＮ
抵抗として動作する。ＦＥＴ１２において、ゲート・ソ
ース間電圧Ｖgs＝０ＶのときのＯＮ抵抗Ｒ12は下記
（４）式のようになる。 Ｒ12＝１／(β2×Ｖp)………………………………（４） なお、上記（４）式において、β2は、ＦＥＴ１２のゲ
ートサイズによって決まる係数、ＶpはＦＥＴ１２のピ
ンチオフ電圧を示している。
【００３２】従って、上記（３）及び（４）式より、入
力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のドレ
イン・ソース間電圧Ｖdsの電圧変化ΔＶdsは、下記
（５）式のようになる。 ΔＶds＝ΔＩd×Ｒ12 ＝−２×ΔＶin×β1×Ｖp／(β2×Ｖp) ＝−２×ΔＶin×β1／β2…………………（５）
力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のドレ
イン・ソース間電圧Ｖdsの電圧変化ΔＶdsは、下記
（５）式のようになる。 ΔＶds＝ΔＩd×Ｒ12 ＝−２×ΔＶin×β1×Ｖp／(β2×Ｖp) ＝−２×ΔＶin×β1／β2…………………（５）
【００３３】このように、上記（５）式より、エレクト
レットマイク７のコンデンサ容量の変化に対する入力電
圧変動ΔＶinを電圧変換回路２で電圧変換した値は、Ｆ
ＥＴ１１及び１２の各係数β1及びβ2の比によって決ま
ることが分かる。このことから、ＦＥＴ１１及び１２を
同一プロセスで形成する際にペアリングを行って同一形
状、同一特性にすることによって、プロセスによるばら
つき、及び温度特性のばらつきがキャンセルされるた
め、電圧変換回路２の出力であるＡ点の電位のばらつき
を抑制することができる。
レットマイク７のコンデンサ容量の変化に対する入力電
圧変動ΔＶinを電圧変換回路２で電圧変換した値は、Ｆ
ＥＴ１１及び１２の各係数β1及びβ2の比によって決ま
ることが分かる。このことから、ＦＥＴ１１及び１２を
同一プロセスで形成する際にペアリングを行って同一形
状、同一特性にすることによって、プロセスによるばら
つき、及び温度特性のばらつきがキャンセルされるた
め、電圧変換回路２の出力であるＡ点の電位のばらつき
を抑制することができる。
【００３４】また、電圧変換回路２のＤＣ特性におい
て、β1及びβ2を同一、すなわちＦＥＴ１１及び１２の
ゲート長とゲート幅を等しくしておくことにより、ＦＥ
Ｔ１１及び１２の各ドレイン・ソース間電圧は等しくな
る。従って、Ａ点の電位をＶaとすると、該Ｖaは、Ｖa
＝Ｖdd／２となる。このことから、電圧変換回路２の出
力電圧はＶdd／２を中心に変動する。
て、β1及びβ2を同一、すなわちＦＥＴ１１及び１２の
ゲート長とゲート幅を等しくしておくことにより、ＦＥ
Ｔ１１及び１２の各ドレイン・ソース間電圧は等しくな
る。従って、Ａ点の電位をＶaとすると、該Ｖaは、Ｖa
＝Ｖdd／２となる。このことから、電圧変換回路２の出
力電圧はＶdd／２を中心に変動する。
【００３５】次に、図２は、本発明の実施の形態１にお
ける半導体集積回路の他の例を示した回路図であり、図
２においても、エレクトレットマイクを構成するコンデ
ンサの容量変化による電圧変動を得るための電圧変換回
路を備えた増幅回路を例にして示している。なお、図２
では、図１と同じものは同じ符号で示しており、ここで
はその説明を省略すると共に図１との相違点のみ説明す
る。
ける半導体集積回路の他の例を示した回路図であり、図
２においても、エレクトレットマイクを構成するコンデ
ンサの容量変化による電圧変動を得るための電圧変換回
路を備えた増幅回路を例にして示している。なお、図２
では、図１と同じものは同じ符号で示しており、ここで
はその説明を省略すると共に図１との相違点のみ説明す
る。
【００３６】図２における図１との相違点は、ＦＥＴ１
１のゲート・ソース間に接続したバイアス回路と同様
に、ＦＥＴ１２のゲート・ソース間をダイオード２３及
び２４で、ＦＥＴ１５のゲート・ソース間をダイオード
２５及び２６で、ＦＥＴ１６のゲート・ソース間をダイ
オード２７及び２８でそれぞれバイアスしたことにあ
る。このようにすることにより、電圧変換回路の出力電
圧が、プロセスのばらつきによって大きく変動すること
をより確実に防止することができると共に、基準バイア
ス回路の出力電圧の精度を向上させることができる。な
お、図２では、ダイオード２３〜２８の追加に伴って、
図１の電圧変換回路２を電圧変換回路３２に、図１の基
準バイアス回路３を基準バイアス回路３３に、図１の増
幅回路１を増幅回路３１にしている。
１のゲート・ソース間に接続したバイアス回路と同様
に、ＦＥＴ１２のゲート・ソース間をダイオード２３及
び２４で、ＦＥＴ１５のゲート・ソース間をダイオード
２５及び２６で、ＦＥＴ１６のゲート・ソース間をダイ
オード２７及び２８でそれぞれバイアスしたことにあ
る。このようにすることにより、電圧変換回路の出力電
圧が、プロセスのばらつきによって大きく変動すること
をより確実に防止することができると共に、基準バイア
ス回路の出力電圧の精度を向上させることができる。な
お、図２では、ダイオード２３〜２８の追加に伴って、
図１の電圧変換回路２を電圧変換回路３２に、図１の基
準バイアス回路３を基準バイアス回路３３に、図１の増
幅回路１を増幅回路３１にしている。
【００３７】また、図１及び図２では、ＦＥＴ１１，１
２，１５，１６がディプリションタイプのＮチャネルＦ
ＥＴの場合を例にして説明したが、ディプリションタイ
プのＰチャネルＦＥＴを使用してもよく、このようにし
た場合、図１の増幅回路１は図３の増幅回路１ａのよう
になり、図２の増幅回路３１は図４の増幅回路３１ａの
ようになる。図３において、電圧変換回路２ａは、ディ
プリションタイプのＰチャネルＦＥＴ１１ａ，１２ａ及
びダイオード１３，１４で形成され、基準バイアス回路
３ａは、ディプリションタイプのＰチャネルＦＥＴ１５
ａ，１６ａで形成されている。なお、直流増幅器４は図
１と同じである。
２，１５，１６がディプリションタイプのＮチャネルＦ
ＥＴの場合を例にして説明したが、ディプリションタイ
プのＰチャネルＦＥＴを使用してもよく、このようにし
た場合、図１の増幅回路１は図３の増幅回路１ａのよう
になり、図２の増幅回路３１は図４の増幅回路３１ａの
ようになる。図３において、電圧変換回路２ａは、ディ
プリションタイプのＰチャネルＦＥＴ１１ａ，１２ａ及
びダイオード１３，１４で形成され、基準バイアス回路
３ａは、ディプリションタイプのＰチャネルＦＥＴ１５
ａ，１６ａで形成されている。なお、直流増幅器４は図
１と同じである。
【００３８】ＦＥＴ１１ａにおいて、ゲートは入力端子
ＩＮに接続されており、ソースは電源端子Ｖddに接続さ
れ、ゲートとソースとの間は、ダイオード１３及び１４
で形成されたバイアス回路でバイアスされている。ま
た、ＦＥＴ１１ａと同一プロセスで同一特性のＦＥＴ１
２ａにおいて、ドレインはアース端子ＧＮＤに接続さ
れ、ゲートとソースは接続されてＦＥＴ１１ａのドレイ
ンに接続され、該接続部は接続部Ａとなる。
ＩＮに接続されており、ソースは電源端子Ｖddに接続さ
れ、ゲートとソースとの間は、ダイオード１３及び１４
で形成されたバイアス回路でバイアスされている。ま
た、ＦＥＴ１１ａと同一プロセスで同一特性のＦＥＴ１
２ａにおいて、ドレインはアース端子ＧＮＤに接続さ
れ、ゲートとソースは接続されてＦＥＴ１１ａのドレイ
ンに接続され、該接続部は接続部Ａとなる。
【００３９】次に、各ＦＥＴ１５ａ及び１６ａは、ゲー
トとソースがそれぞれ接続されており、ＦＥＴ１５ａに
おいて、ドレインはアース端子ＧＮＤに接続され、ゲー
トとソースの接続部はＦＥＴ１６ａのドレインに接続さ
れ、該接続部は接続部Ｂとなる。ＦＥＴ１６ａは、ゲー
トとソースが接続され該接続部は電源端子Ｖddに接続さ
れている。ＦＥＴ１１ａ及び１２ａは、同一プロセスで
形成されると共に、ペアリングが行われて同一形状、同
一特性になるように形成される。また、ＦＥＴ１５ａは
ＦＥＴ１２ａと、ＦＥＴ１６ａはＦＥＴ１１ａとそれぞ
れ同一プロセス、同一形状に形成されている。なお、図
３における増幅回路の動作原理は図１と同様であるので
その説明を省略する。
トとソースがそれぞれ接続されており、ＦＥＴ１５ａに
おいて、ドレインはアース端子ＧＮＤに接続され、ゲー
トとソースの接続部はＦＥＴ１６ａのドレインに接続さ
れ、該接続部は接続部Ｂとなる。ＦＥＴ１６ａは、ゲー
トとソースが接続され該接続部は電源端子Ｖddに接続さ
れている。ＦＥＴ１１ａ及び１２ａは、同一プロセスで
形成されると共に、ペアリングが行われて同一形状、同
一特性になるように形成される。また、ＦＥＴ１５ａは
ＦＥＴ１２ａと、ＦＥＴ１６ａはＦＥＴ１１ａとそれぞ
れ同一プロセス、同一形状に形成されている。なお、図
３における増幅回路の動作原理は図１と同様であるので
その説明を省略する。
【００４０】また、図４において、図３との相違点は、
ＦＥＴ１１ａのゲート・ソース間に接続したバイアス回
路と同様に、ＦＥＴ１２ａのゲート・ソース間をダイオ
ード２３及び２４で、ＦＥＴ１５ａのゲート・ソース間
をダイオード２５及び２６で、ＦＥＴ１６ａのゲート・
ソース間をダイオード２７及び２８でそれぞれバイアス
したことにあり、その動作原理は図２と同様であるので
その説明を省略する。
ＦＥＴ１１ａのゲート・ソース間に接続したバイアス回
路と同様に、ＦＥＴ１２ａのゲート・ソース間をダイオ
ード２３及び２４で、ＦＥＴ１５ａのゲート・ソース間
をダイオード２５及び２６で、ＦＥＴ１６ａのゲート・
ソース間をダイオード２７及び２８でそれぞれバイアス
したことにあり、その動作原理は図２と同様であるので
その説明を省略する。
【００４１】このように、本発明の実施の形態１におけ
る半導体集積回路は、エレクトレットマイク７のコンデ
ンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換
回路で電圧変換する際、ペアリングを行って同一形状、
同一特性になるように同一プロセスで形成した２つのデ
ィプリションタイプのＦＥＴを用いて電圧変換すると共
に、電圧変換回路のＤＣ特性において、電圧変換回路の
出力電圧Ｖaが電源電圧Ｖddの１／２になるようにし
た。これらのことから、電圧変換回路において、プロセ
スのばらつきや温度特性のばらつきをなくすことがで
き、出力電圧のばらつきをなくすことができる。更に、
電圧変換回路から出力される出力信号を直流増幅器４に
おいてＤＣ結合で増幅することができ、結合コンデンサ
を設ける必要がなくなることから、増幅回路を同一チッ
プ上に形成することができるため集積化を容易に行うこ
とができ小型化を図ることができる。
る半導体集積回路は、エレクトレットマイク７のコンデ
ンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換
回路で電圧変換する際、ペアリングを行って同一形状、
同一特性になるように同一プロセスで形成した２つのデ
ィプリションタイプのＦＥＴを用いて電圧変換すると共
に、電圧変換回路のＤＣ特性において、電圧変換回路の
出力電圧Ｖaが電源電圧Ｖddの１／２になるようにし
た。これらのことから、電圧変換回路において、プロセ
スのばらつきや温度特性のばらつきをなくすことがで
き、出力電圧のばらつきをなくすことができる。更に、
電圧変換回路から出力される出力信号を直流増幅器４に
おいてＤＣ結合で増幅することができ、結合コンデンサ
を設ける必要がなくなることから、増幅回路を同一チッ
プ上に形成することができるため集積化を容易に行うこ
とができ小型化を図ることができる。
【００４２】実施の形態２．図５は、本発明の実施の形
態２における半導体集積回路の例を示した回路図であ
り、図５においても、エレクトレットマイクを構成する
コンデンサの容量変化による電圧変動を得るための電圧
変換回路を備えた増幅回路を例にして示している。な
お、図５では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。
態２における半導体集積回路の例を示した回路図であ
り、図５においても、エレクトレットマイクを構成する
コンデンサの容量変化による電圧変動を得るための電圧
変換回路を備えた増幅回路を例にして示している。な
お、図５では、図１と同じものは同じ符号で示してお
り、ここではその説明を省略すると共に図１との相違点
のみ説明する。
【００４３】図５における図１との相違点は、電圧変換
回路２に電源電圧Ｖddを分圧する２つの抵抗４５及び４
６を設け、該抵抗４５及び４６で分圧した電圧をＦＥＴ
１２及び１５の各ゲートに入力するようにしたことにあ
り、これに伴って、図１の電圧変換回路２を電圧変換回
路４２に、図１の基準バイアス回路３を基準バイアス回
路４３に、図１の増幅回路１を増幅回路４１にしたこと
にある。
回路２に電源電圧Ｖddを分圧する２つの抵抗４５及び４
６を設け、該抵抗４５及び４６で分圧した電圧をＦＥＴ
１２及び１５の各ゲートに入力するようにしたことにあ
り、これに伴って、図１の電圧変換回路２を電圧変換回
路４２に、図１の基準バイアス回路３を基準バイアス回
路４３に、図１の増幅回路１を増幅回路４１にしたこと
にある。
【００４４】図５において、増幅回路４１は、電圧変換
回路４２、基準バイアス回路４３及び直流増幅器４で構
成されている。増幅回路４１の入力端子ＩＮは電圧変換
回路４２に接続されており、電圧変換回路４２の出力は
直流増幅器４の一方の入力に、基準バイアス回路４３の
出力は直流増幅器４の他方の入力にそれぞれ接続されて
いる。電圧変換回路４２は、入力端子ＩＮに入力される
電圧Ｖinの電圧変換を行ない、該変換された電圧は、直
流増幅器４に入力され直流増幅器４で増幅されて出力端
子ＯＵＴから出力される。このとき、基準バイアス回路
４３は、直流増幅器４で増幅が行われる際の基準バイア
ス電圧Ｖrefを生成して直流増幅器４に出力する。
回路４２、基準バイアス回路４３及び直流増幅器４で構
成されている。増幅回路４１の入力端子ＩＮは電圧変換
回路４２に接続されており、電圧変換回路４２の出力は
直流増幅器４の一方の入力に、基準バイアス回路４３の
出力は直流増幅器４の他方の入力にそれぞれ接続されて
いる。電圧変換回路４２は、入力端子ＩＮに入力される
電圧Ｖinの電圧変換を行ない、該変換された電圧は、直
流増幅器４に入力され直流増幅器４で増幅されて出力端
子ＯＵＴから出力される。このとき、基準バイアス回路
４３は、直流増幅器４で増幅が行われる際の基準バイア
ス電圧Ｖrefを生成して直流増幅器４に出力する。
【００４５】電圧変換回路４２は、ＦＥＴ１１，１２、
ダイオード１３，１４及び抵抗４５，４６で形成されて
おり、入力端子ＩＮに入力される入力電圧Ｖinをディプ
リションタイプのＮチャネルＦＥＴ１１及び１２で電圧
変換を行っている。抵抗４５及び４６は直列に接続さ
れ、該直列回路は電源端子Ｖddとアース端子ＧＮＤとの
間に接続されている。ＦＥＴ１２において、ドレインは
電源端子Ｖddに、ゲートは抵抗４５と抵抗４６との接続
部Ｃにそれぞれ接続され、ソースはＦＥＴ１１のドレイ
ンに接続されて接続部Ａとなる。
ダイオード１３，１４及び抵抗４５，４６で形成されて
おり、入力端子ＩＮに入力される入力電圧Ｖinをディプ
リションタイプのＮチャネルＦＥＴ１１及び１２で電圧
変換を行っている。抵抗４５及び４６は直列に接続さ
れ、該直列回路は電源端子Ｖddとアース端子ＧＮＤとの
間に接続されている。ＦＥＴ１２において、ドレインは
電源端子Ｖddに、ゲートは抵抗４５と抵抗４６との接続
部Ｃにそれぞれ接続され、ソースはＦＥＴ１１のドレイ
ンに接続されて接続部Ａとなる。
【００４６】次に、基準バイアス回路４３は、２つのＦ
ＥＴ１５及び１６で形成されており、ＦＥＴ１５におい
て、ドレインは電源端子Ｖddに接続され、ゲートは抵抗
４５と抵抗４６との接続部Ｃに接続され、ソースはＦＥ
Ｔ１６のドレインに接続されて接続部Ｂとなる。ＦＥＴ
１６は、ゲートとソースが接続され該接続部はアース端
子ＧＮＤに接続されている。
ＥＴ１５及び１６で形成されており、ＦＥＴ１５におい
て、ドレインは電源端子Ｖddに接続され、ゲートは抵抗
４５と抵抗４６との接続部Ｃに接続され、ソースはＦＥ
Ｔ１６のドレインに接続されて接続部Ｂとなる。ＦＥＴ
１６は、ゲートとソースが接続され該接続部はアース端
子ＧＮＤに接続されている。
【００４７】このような構成において、ＦＥＴ１１で
は、ゲート・ソース間電圧Ｖgs＝０Ｖのとき、電圧変動
ΔＶinによるドレイン電流Ｉdの変化ΔＩdは、上記
（３）式のようになる。一方、ＦＥＴ１１のドレイン電
流Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの
変化となる。ＦＥＴ１２において、ゲート電圧が接続部
Ｃの電圧Ｖcとなりドレイン電流Ｉdの変化によってゲー
ト・ソース間電圧Ｖgsが変化する。該変化をΔＶgsとす
ると、ＦＥＴ１２におけるドレイン電流Ｉdの変化ΔＩd
は、下記（６）式のようになる。 ΔＩd＝−２×ΔＶgs×β2×Ｖp……………………（６）
は、ゲート・ソース間電圧Ｖgs＝０Ｖのとき、電圧変動
ΔＶinによるドレイン電流Ｉdの変化ΔＩdは、上記
（３）式のようになる。一方、ＦＥＴ１１のドレイン電
流Ｉdの変化ΔＩdは、ＦＥＴ１２のドレイン電流Ｉdの
変化となる。ＦＥＴ１２において、ゲート電圧が接続部
Ｃの電圧Ｖcとなりドレイン電流Ｉdの変化によってゲー
ト・ソース間電圧Ｖgsが変化する。該変化をΔＶgsとす
ると、ＦＥＴ１２におけるドレイン電流Ｉdの変化ΔＩd
は、下記（６）式のようになる。 ΔＩd＝−２×ΔＶgs×β2×Ｖp……………………（６）
【００４８】従って、上記（３）及び（６）式より、入
力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のゲー
ト・ソース間電圧Ｖgsの電圧変化ΔＶgsは、下記（７）
式のようになる。 ΔＶgs＝(β1／β2)×ΔＶin…………………………（７）
力電圧Ｖinの電圧変化ΔＶinに対するＦＥＴ１２のゲー
ト・ソース間電圧Ｖgsの電圧変化ΔＶgsは、下記（７）
式のようになる。 ΔＶgs＝(β1／β2)×ΔＶin…………………………（７）
【００４９】一方、接続部Ａの電圧Ｖaの変化ΔＶaは、
ＦＥＴ１２のゲート・ソース間電圧Ｖgsの電圧変化ΔＶ
gsに等しいことから、上記（７）式より、エレクトレッ
トマイク７のコンデンサ容量の変化に対する入力電圧変
動ΔＶinを電圧変換回路４２で電圧変換した値は、ＦＥ
Ｔ１１及び１２の各係数β1及びβ2の比によって決まる
ことが分かる。このことから、ＦＥＴ１１及び１２を同
一プロセスで形成する際にペアリングを行って同一形
状、同一特性にすることによって、プロセスによるばら
つき、及び温度特性のばらつきがキャンセルされるた
め、電圧変換回路４２の出力であるＡ点の電位のばらつ
きを抑制することができる。
ＦＥＴ１２のゲート・ソース間電圧Ｖgsの電圧変化ΔＶ
gsに等しいことから、上記（７）式より、エレクトレッ
トマイク７のコンデンサ容量の変化に対する入力電圧変
動ΔＶinを電圧変換回路４２で電圧変換した値は、ＦＥ
Ｔ１１及び１２の各係数β1及びβ2の比によって決まる
ことが分かる。このことから、ＦＥＴ１１及び１２を同
一プロセスで形成する際にペアリングを行って同一形
状、同一特性にすることによって、プロセスによるばら
つき、及び温度特性のばらつきがキャンセルされるた
め、電圧変換回路４２の出力であるＡ点の電位のばらつ
きを抑制することができる。
【００５０】また、電圧変換回路４２のＤＣ特性におい
て、接続部Ｃの電圧をＶcとすると、接続部Ａの電圧Ｖa
は、下記（８）式のようになる。 Ｖa＝Ｖc−Ｖgs………………………………………（８） 上記（８）式より、抵抗４５及び４６の抵抗値を同一に
してＶc＝Ｖdd／２とし、β1及びβ2を同一、すなわち
ＦＥＴ１１及び１２のゲート長とゲート幅を等しくして
おくことにより、Ｖgs＝０となってＶa＝Ｖdd／２とな
る。このことから、電圧変換回路４２の出力電圧はＶdd
／２を中心に変動する。
て、接続部Ｃの電圧をＶcとすると、接続部Ａの電圧Ｖa
は、下記（８）式のようになる。 Ｖa＝Ｖc−Ｖgs………………………………………（８） 上記（８）式より、抵抗４５及び４６の抵抗値を同一に
してＶc＝Ｖdd／２とし、β1及びβ2を同一、すなわち
ＦＥＴ１１及び１２のゲート長とゲート幅を等しくして
おくことにより、Ｖgs＝０となってＶa＝Ｖdd／２とな
る。このことから、電圧変換回路４２の出力電圧はＶdd
／２を中心に変動する。
【００５１】ここで、図５では、ＦＥＴ１１，１２，１
５，１６がディプリションタイプのＮチャネルＦＥＴの
場合を例にして説明したが、ディプリションタイプのＰ
チャネルＦＥＴを使用してもよく、このようにした場
合、図５の増幅回路４１は図６の増幅回路４１ａのよう
になる。なお、図６では、図３及び図５と同じものは同
じ符号で示しており、ここではその説明を省略する。図
６において、電圧変換回路４２ａは、ＦＥＴ１１ａ，１
２ａ及びダイオード１３，１４で形成され、バイアス回
路４３ａは、ＦＥＴ１５ａ，１６ａで形成されている。
５，１６がディプリションタイプのＮチャネルＦＥＴの
場合を例にして説明したが、ディプリションタイプのＰ
チャネルＦＥＴを使用してもよく、このようにした場
合、図５の増幅回路４１は図６の増幅回路４１ａのよう
になる。なお、図６では、図３及び図５と同じものは同
じ符号で示しており、ここではその説明を省略する。図
６において、電圧変換回路４２ａは、ＦＥＴ１１ａ，１
２ａ及びダイオード１３，１４で形成され、バイアス回
路４３ａは、ＦＥＴ１５ａ，１６ａで形成されている。
【００５２】ＦＥＴ１１ａにおいて、ゲートは入力端子
ＩＮに接続されており、ソースは電源端子Ｖddに接続さ
れ、ゲートとソースとの間は、ダイオード１３及び１４
でバイアスされている。また、ＦＥＴ１２ａにおいて、
ドレインはアース端子ＧＮＤに、ゲートは抵抗４５と抵
抗４６との接続部Ｃにそれぞれ接続され、ソースはＦＥ
Ｔ１１ａのドレインに接続されて接続部Ａとなる。
ＩＮに接続されており、ソースは電源端子Ｖddに接続さ
れ、ゲートとソースとの間は、ダイオード１３及び１４
でバイアスされている。また、ＦＥＴ１２ａにおいて、
ドレインはアース端子ＧＮＤに、ゲートは抵抗４５と抵
抗４６との接続部Ｃにそれぞれ接続され、ソースはＦＥ
Ｔ１１ａのドレインに接続されて接続部Ａとなる。
【００５３】次に、ＦＥＴ１５ａにおいて、ドレインは
アース端子ＧＮＤに接続され、ゲートは抵抗４５と抵抗
４６との接続部Ｃに接続され、ソースはＦＥＴ１６ａの
ドレインに接続されて接続部Ｂとなる。ＦＥＴ１６ａ
は、ゲートとソースが接続され該接続部は電源端子Ｖdd
に接続されている。なお、図６における増幅回路の動作
原理は図５と同様であるのでその説明を省略する。
アース端子ＧＮＤに接続され、ゲートは抵抗４５と抵抗
４６との接続部Ｃに接続され、ソースはＦＥＴ１６ａの
ドレインに接続されて接続部Ｂとなる。ＦＥＴ１６ａ
は、ゲートとソースが接続され該接続部は電源端子Ｖdd
に接続されている。なお、図６における増幅回路の動作
原理は図５と同様であるのでその説明を省略する。
【００５４】このように、本発明の実施の形態２におけ
る半導体集積回路は、エレクトレットマイク７のコンデ
ンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換
回路で電圧変換する際、ペアリングを行って同一形状、
同一特性になるように同一プロセスで形成した２つのデ
ィプリションタイプのＦＥＴを用いて電圧変換すると共
に、電圧変換回路のＤＣ特性において、電圧変換回路の
出力電圧Ｖaが電源電圧Ｖddの１／２になるようにし
た。これらのことから、上記実施の形態１と同様の効果
を得ることができる。
る半導体集積回路は、エレクトレットマイク７のコンデ
ンサ容量の変化に対する入力電圧変動ΔＶinを電圧変換
回路で電圧変換する際、ペアリングを行って同一形状、
同一特性になるように同一プロセスで形成した２つのデ
ィプリションタイプのＦＥＴを用いて電圧変換すると共
に、電圧変換回路のＤＣ特性において、電圧変換回路の
出力電圧Ｖaが電源電圧Ｖddの１／２になるようにし
た。これらのことから、上記実施の形態１と同様の効果
を得ることができる。
【００５５】
【発明の効果】請求項１に係る半導体集積回路は、電圧
変換回路のＤＣ特性において、電圧変換回路の出力電圧
が直流電源電圧の１／２になるようにした。このことか
ら、電圧変換回路から出力される出力信号を増幅器にお
いてＤＣ結合で増幅することができ、結合コンデンサを
設ける必要がなくなることから、同一チップ上に形成す
ることができるため集積化を容易に行うことができ小型
化を図ることができる。
変換回路のＤＣ特性において、電圧変換回路の出力電圧
が直流電源電圧の１／２になるようにした。このことか
ら、電圧変換回路から出力される出力信号を増幅器にお
いてＤＣ結合で増幅することができ、結合コンデンサを
設ける必要がなくなることから、同一チップ上に形成す
ることができるため集積化を容易に行うことができ小型
化を図ることができる。
【００５６】請求項２に係る半導体集積回路は、請求項
１において、具体的には、エレクトレットマイクロホン
のコンデンサ容量の変化に対する電圧変化を電圧変換回
路で電圧変換する際、同一プロセスで形成した２つのデ
ィプリションタイプの第１ＦＥＴ及び第２ＦＥＴを用い
て電圧変換するようにした。このことから、プロセスの
ばらつきや温度特性のばらつきをなくすことができ、出
力電圧のばらつきをなくすことができる。
１において、具体的には、エレクトレットマイクロホン
のコンデンサ容量の変化に対する電圧変化を電圧変換回
路で電圧変換する際、同一プロセスで形成した２つのデ
ィプリションタイプの第１ＦＥＴ及び第２ＦＥＴを用い
て電圧変換するようにした。このことから、プロセスの
ばらつきや温度特性のばらつきをなくすことができ、出
力電圧のばらつきをなくすことができる。
【００５７】請求項３に係る半導体集積回路は、請求項
２において、具体的には、エレクトレットマイクロホン
のコンデンサ容量の変化に対する電圧変化を電圧変換回
路で電圧変換する際、ペアリングを行って同一形状、同
一特性になるように同一プロセスで形成した２つのディ
プリションタイプの第１ＦＥＴ及び第２ＦＥＴを用いて
電圧変換するようにした。このことから、プロセスのば
らつきや温度特性のばらつきをなくすことができ、出力
電圧のばらつきをなくすことができる。
２において、具体的には、エレクトレットマイクロホン
のコンデンサ容量の変化に対する電圧変化を電圧変換回
路で電圧変換する際、ペアリングを行って同一形状、同
一特性になるように同一プロセスで形成した２つのディ
プリションタイプの第１ＦＥＴ及び第２ＦＥＴを用いて
電圧変換するようにした。このことから、プロセスのば
らつきや温度特性のばらつきをなくすことができ、出力
電圧のばらつきをなくすことができる。
【００５８】請求項４に係る半導体集積回路は、請求項
２又は請求項３のいずれかにおいて、具体的には、第２
ＦＥＴのゲートとソースを第１ＦＥＴのドレインに接続
した。このことから、プロセスのばらつきや温度特性の
ばらつきをなくすことができ、出力電圧のばらつきをな
くすことができる。
２又は請求項３のいずれかにおいて、具体的には、第２
ＦＥＴのゲートとソースを第１ＦＥＴのドレインに接続
した。このことから、プロセスのばらつきや温度特性の
ばらつきをなくすことができ、出力電圧のばらつきをな
くすことができる。
【００５９】請求項５に係る半導体集積回路は、請求項
２又は請求項３のいずれかにおいて、具体的には、第１
ＦＥＴ及び第２ＦＥＴのそれぞれのゲートとソースとの
間に同一構成のバイアス回路を設けた。このことから、
プロセスのばらつきや温度特性のばらつきをより確実に
なくすことができ、出力電圧のばらつきをより確実にな
くすことができる。
２又は請求項３のいずれかにおいて、具体的には、第１
ＦＥＴ及び第２ＦＥＴのそれぞれのゲートとソースとの
間に同一構成のバイアス回路を設けた。このことから、
プロセスのばらつきや温度特性のばらつきをより確実に
なくすことができ、出力電圧のばらつきをより確実にな
くすことができる。
【００６０】請求項６に係る半導体集積回路は、請求項
２又は請求項３のいずれかにおいて、具体的には、第２
ＦＥＴのゲート電圧として基準電圧発生回路で生成した
基準電圧を用いた。このことから、プロセスのばらつき
や温度特性のばらつきをなくすことができ、出力電圧の
ばらつきをなくすことができる。
２又は請求項３のいずれかにおいて、具体的には、第２
ＦＥＴのゲート電圧として基準電圧発生回路で生成した
基準電圧を用いた。このことから、プロセスのばらつき
や温度特性のばらつきをなくすことができ、出力電圧の
ばらつきをなくすことができる。
【００６１】請求項７に係る半導体集積回路は、請求項
４において、具体的には、基準バイアス回路が、ゲート
とソースが接続された第３ＦＥＴと、ゲートとソースが
接続され第３ＦＥＴと直列に接続された第４ＦＥＴとで
形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上
で形成した。このことから、プロセスのばらつきや温度
特性のばらつきをより確実になくすことができ、出力電
圧のばらつきをより確実になくすことができる。
４において、具体的には、基準バイアス回路が、ゲート
とソースが接続された第３ＦＥＴと、ゲートとソースが
接続され第３ＦＥＴと直列に接続された第４ＦＥＴとで
形成され、第３ＦＥＴ及び第４ＦＥＴを同一プロセス上
で形成した。このことから、プロセスのばらつきや温度
特性のばらつきをより確実になくすことができ、出力電
圧のばらつきをより確実になくすことができる。
【００６２】請求項８に係る半導体集積回路は、請求項
５において、具体的には、基準バイアス回路が、第１Ｆ
ＥＴ及び第２ＦＥＴに設けられたバイアス回路と同一構
成のバイアス回路をゲートとソースとの間に設けられた
第３ＦＥＴ及び第４ＦＥＴを直列に接続して形成され、
第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成し
た。このことから、プロセスのばらつきや温度特性のば
らつきをより一層確実になくすことができ、出力電圧の
ばらつきをより一層確実になくすことができる。
５において、具体的には、基準バイアス回路が、第１Ｆ
ＥＴ及び第２ＦＥＴに設けられたバイアス回路と同一構
成のバイアス回路をゲートとソースとの間に設けられた
第３ＦＥＴ及び第４ＦＥＴを直列に接続して形成され、
第３ＦＥＴ及び第４ＦＥＴを同一プロセス上で形成し
た。このことから、プロセスのばらつきや温度特性のば
らつきをより一層確実になくすことができ、出力電圧の
ばらつきをより一層確実になくすことができる。
【００６３】請求項９に係る半導体集積回路は、請求項
６において、具体的には、基準バイアス回路が、ゲート
とソースが接続された第３ＦＥＴに、基準電圧発生回路
で生成された基準電圧がゲートに入力された第４ＦＥＴ
を直列に接続して形成され、第３ＦＥＴ及び第４ＦＥＴ
を同一プロセス上で形成した。このことから、プロセス
のばらつきや温度特性のばらつきをより確実になくすこ
とができ、出力電圧のばらつきをより確実になくすこと
ができる。
６において、具体的には、基準バイアス回路が、ゲート
とソースが接続された第３ＦＥＴに、基準電圧発生回路
で生成された基準電圧がゲートに入力された第４ＦＥＴ
を直列に接続して形成され、第３ＦＥＴ及び第４ＦＥＴ
を同一プロセス上で形成した。このことから、プロセス
のばらつきや温度特性のばらつきをより確実になくすこ
とができ、出力電圧のばらつきをより確実になくすこと
ができる。
【００６４】請求項１０に係る半導体集積回路は、請求
項７から請求項９のいずれかにおいて、具体的には、第
３ＦＥＴを、第１ＦＥＴと同一プロセスで同一形状に形
成し、上記第４ＦＥＴを、第２ＦＥＴと同一プロセスで
同一形状に形成した。このことから、プロセスのばらつ
きや温度特性のばらつきをより確実になくすことがで
き、出力電圧のばらつきをより確実になくすことができ
る。
項７から請求項９のいずれかにおいて、具体的には、第
３ＦＥＴを、第１ＦＥＴと同一プロセスで同一形状に形
成し、上記第４ＦＥＴを、第２ＦＥＴと同一プロセスで
同一形状に形成した。このことから、プロセスのばらつ
きや温度特性のばらつきをより確実になくすことがで
き、出力電圧のばらつきをより確実になくすことができ
る。
【図１】 本発明の実施の形態１における半導体集積回
路の例を示した回路図である。
路の例を示した回路図である。
【図２】 本発明の実施の形態１における半導体集積回
路の他の例を示した回路図である。
路の他の例を示した回路図である。
【図３】 図１の変形例を示した回路図である。
【図４】 図２の変形例を示した回路図である。
【図５】 本発明の実施の形態２における半導体集積回
路の例を示した回路図である。
路の例を示した回路図である。
【図６】 図５の変形例を示した回路図である。
【図７】 コンデンサの容量変化による電圧変動を得る
ための電圧変換回路の従来例を示した図である。
ための電圧変換回路の従来例を示した図である。
１，１ａ，３１，３１ａ，４１，４１ａ 増幅回路、
２，２ａ，３２，３２ａ，４２，４２ａ 電圧変換回
路、 ３，３ａ，３３，３３ａ，４３，４３ａバイアス
回路、 ４ 直流増幅器、 ７ エレクトレットマイ
ク。
２，２ａ，３２，３２ａ，４２，４２ａ 電圧変換回
路、 ３，３ａ，３３，３３ａ，４３，４３ａバイアス
回路、 ４ 直流増幅器、 ７ エレクトレットマイ
ク。
フロントページの続き Ｆターム(参考） 5D021 CC03 5J090 AA02 AA14 AA48 CA15 CA91 CA93 CN01 FA07 FA09 FA15 FN05 FN06 HA09 HA14 HA19 HA25 HA29 HA30 HA32 HN07 HN13 KA02 KA12 KA17 KA47 KA64 MA11 MA18 MA21 SA01 TA01 5J091 AA02 AA14 AA48 CA15 CA91 CA93 FA07 FA09 FA15 HA09 HA14 HA19 HA25 HA29 HA30 HA32 KA02 KA12 KA17 KA47 KA64 MA11 MA18 MA21 SA01 TA01 5J092 AA02 AA14 AA48 CA15 CA91 CA93 FA07 FA09 FA15 HA09 HA14 HA19 HA29 HA30 HA32 KA02 KA12 KA17 KA47 KA64 MA18 MA21 SA01 TA01 VL07
Claims (10)
- 【請求項１】 エレクトレットマイクロホンのコンデン
サ容量の変化に伴う電圧変化を増幅する増幅回路を備え
た半導体集積回路において、 上記電圧変化の電圧変換を行う電圧変換回路と、 該電圧変換回路で変換された電圧を増幅する増幅器と、 該増幅器に対して基準バイアス電圧を生成して出力する
基準バイアス回路と、を備え、 上記電圧変換回路は、上記電圧変化の中心が増幅器に供
給される直流電源電圧の１／２付近の値になるように電
圧変換を行うことを特徴とする半導体集積回路。 - 【請求項２】 上記電圧変換回路は、 上記電圧変化をドレイン電流の変化に変換する第１ＦＥ
Ｔと、 該第１ＦＥＴのドレイン電流の変化を電圧に変換する第
２ＦＥＴと、 を備え、 上記第１ＦＥＴ及び第２ＦＥＴは、同一プロセス上で形
成したディプリションタイプのＦＥＴであることを特徴
とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記第１ＦＥＴ及び第２ＦＥＴは、ゲー
ト長及びゲート幅がそれぞれ同一であることを特徴とす
る請求項２に記載の半導体集積回路。 - 【請求項４】 上記第２ＦＥＴは、ゲートとソースが上
記第１ＦＥＴのドレインに接続されることを特徴とする
請求項２又は請求項３のいずれかに記載の半導体集積回
路。 - 【請求項５】 上記第１ＦＥＴ及び第２ＦＥＴは、ゲー
トとソースとの間に同一構成のバイアス回路がそれぞれ
接続されることを特徴とする請求項２又は請求項３のい
ずれかに記載の半導体集積回路。 - 【請求項６】 上記電圧変換回路は、所定の基準電圧を
生成する基準電圧発生回路を備え、該基準電圧発生回路
は、生成した基準電圧を上記第２ＦＥＴのゲートに出力
することを特徴とする請求項２又は請求項３のいずれか
に記載の半導体集積回路。 - 【請求項７】 上記基準バイアス回路は、 ゲートとソースが接続された第３ＦＥＴと、 ゲートとソースが接続され、該第３ＦＥＴと直列に接続
された第４ＦＥＴと、で形成され、 上記第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形
成したディプリションタイプのＦＥＴであり、直流電源
電圧を分圧して所定の基準バイアス電圧を生成し出力す
ることを特徴とする請求項４に記載の半導体集積回路。 - 【請求項８】 上記基準バイアス回路は、 ゲートとソースとの間に上記バイアス回路が接続された
第３ＦＥＴと、 ゲートとソースとの間に上記バイアス回路が接続され、
該第３ＦＥＴと直列に接続された第４ＦＥＴと、で形成
され、 上記第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形
成したディプリションタイプのＦＥＴであり、直流電源
電圧を分圧して所定の基準バイアス電圧を生成し出力す
ることを特徴とする請求項５に記載の半導体集積回路。 - 【請求項９】 上記基準バイアス回路は、 ゲートとソースが接続された第３ＦＥＴと、 上記基準電圧発生回路で生成された基準電圧がゲートに
入力され、該第３ＦＥＴと直列に接続された第４ＦＥＴ
と、とで形成され、 上記第３ＦＥＴ及び第４ＦＥＴは、同一プロセス上で形
成したディプリションタイプのＦＥＴであり、直流電源
電圧を分圧して所定の基準バイアス電圧を生成し出力す
ることを特徴とする請求項６に記載の半導体集積回路。 - 【請求項１０】 上記第３ＦＥＴは、第１ＦＥＴと同一
プロセスで同一形状に形成され、上記第４ＦＥＴは、第
２ＦＥＴと同一プロセスで同一形状に形成されることを
特徴とする請求項７から請求項９のいずれかに記載の半
導体集積回路。
Priority Applications (3)
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|---|---|---|---|
| JP32960898A JP3805543B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路 |
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| DE19937990A DE19937990B4 (de) | 1998-11-19 | 1999-08-11 | Integrierte Halbleiterschaltung für ein Elektret-Mikrofon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32960898A JP3805543B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000156615A true JP2000156615A (ja) | 2000-06-06 |
| JP3805543B2 JP3805543B2 (ja) | 2006-08-02 |
Family
ID=18223261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32960898A Expired - Fee Related JP3805543B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6218883B1 (ja) |
| JP (1) | JP3805543B2 (ja) |
| DE (1) | DE19937990B4 (ja) |
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