JPH09264799A - 半導体センサ - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ技術を用いた簡単な回路構成で高感
度ディジタル出力を得ることを可能とした半導体センサ
を提供する。 【解決手段】 ＣＭＯＳセンサ回路５は、チャネルコン
ダクタンスが圧力により変調されるＰＭＯＳトランジス
タＱP1とＮＭＯＳトランジスタＱN1とからなり、ＣＭＯ
Ｓインバータの入出力を短絡した構成を有し、その動作
点の圧力による変動を出力とする。このＣＭＯＳセンサ
回路５の出力を増幅する第１のＣＭＯＳ回路６は、ＣＭ
ＯＳセンサ回路５と隣接して同じ素子パラメータをもっ
て形成される。このＣＭＯＳ回路６と出力端を共通接続
した第２のＣＭＯＳ回路２１の入力には三角波信号が供
給され、その出力ＯＵＴ１は、２段のＣＭＯＳインバー
タ２２ａ，２２ｂからなるコンパレータ２２に入力され
て、所定の論理しきい値でパルス化したパルス幅変調出
力ＯＵＴ２が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高感度でかつ直
接コンピュータ等に入力可能なディジタル化出力を得る
半導体センサに関する。

【０００２】

【従来の技術】圧力センサや加速度センサ等の半導体セ
ンサは通常アナログ出力である。この種のセンサ出力を
コンピュータに入力して処理するためには、センサ出力
を増幅した後、Ａ／Ｄコンバータでディジタル信号に変
換することが必要である。微弱なセンサ出力信号をノイ
ズの影響を受けずに処理するには、信号処理回路を極力
センサ回路の近傍に設ける必要があり、好ましくは信号
処理回路をセンサチップ上に集積形成することが望まし
い。

【０００３】この様な観点から、直接ディジタル出力が
得られるＡ／Ｄ変換機能付きの半導体センサが既に開発
されている。この種のセンサに搭載するＡ／Ｄコンバー
タとして、論理しきい値の異なる複数のＣＭＯＳインバ
ータを並列接続した簡易型Ａ／Ｄコンバータも提案され
ている（特願平２−２８４６８１号、特願平４−３７３
１８号等参照）。また、機械的ギャップを利用した静電
容量及びこの静電容量の充放電を利用した発振回路をチ
ップ上に集積形成して、周波数変調したパルス出力を得
るようにした静電容量型圧力センサも提案されている
（例えば、「センサ技術」Vol.12,No.10,pp.52-55（１
９９２年９月号）参照）。

【０００４】

【発明が解決しようとする課題】しかしながら、前者は
出力ビット数を増やそうとすると集積すべきＣＭＯＳイ
ンバータの数も増さなくてはならず、各ＣＭＯＳインバ
ータのしきい値設定も難しくなるという問題がある。ま
た、後者は静電容量を形成するために素子の構造が複雑
となり、歩留まりの低下やコスト増大を招く。この発明
は、この様な点に鑑みなされたもので、従来とは異なる
着想に基づいて、ＣＭＯＳ技術を用いた簡単な回路構成
で高感度ディジタル出力を得ることを可能とした半導体
センサを提供することを目的としている。

【０００５】

【課題を解決するための手段】この発明に係る半導体セ
ンサは、半導体基板と、この基板上に形成されて入出力
端子を短絡したＣＭＯＳインバータによって構成され、
測定すべき物理量に感応して動作点を変動させることに
よりセンサ信号を出力するＣＭＯＳセンサ回路と、前記
基板上に前記ＣＭＯＳセンサ回路と同じ素子パラメータ
をもって形成されて前記ＣＭＯＳセンサ回路から出力さ
れるセンサ信号又はそれを増幅した信号が入力される第
１のＣＭＯＳ回路と、前記基板上に前記第１のＣＭＯＳ
回路と同じ素子パラメータをもって形成されて前記第１
のＣＭＯＳ回路と出力端子が共通接続され入力端子に三
角波信号が供給される第２のＣＭＯＳ回路と、前記基板
上に形成されて前記第１及び第２のＣＭＯＳ回路の出力
を所定の論理しきい値でパルス化して前記ＣＭＯＳセン
サ回路の出力レベルに応じたパルス幅のパルス幅変調信
号を出力するコンパレータとを備えたことを特徴として
いる。この発明おいてはまた、前記基板上に形成されて
前記コンパレータから出力されるパルス幅変調出力と基
準クロックとの論理積をとってディジタル出力を得る論
理ゲートを更に備えたことを特徴としている。この発明
において好ましくは、前記ＣＭＯＳセンサ回路、前記第
１のＣＭＯＳ回路及び第２のＣＭＯＳ回路は、近接して
配置される。

【０００６】この発明による半導体センサは、ＣＭＯＳ
インバータ形式のセンサ回路と共に、このセンサ回路と
同様の素子パラメータをもつ第１及び第２のＣＭＯＳ回
路及びコンパレータを半導体基板に集積形成して構成さ
れる。センサ回路の出力（以下、センサ出力という）を
処理する第１及び第２の二つのＣＭＯＳ回路は、特性の
等しい二つのＣＭＯＳ回路の出力端子を共通接続したと
き、等価的に、ひとつのＣＭＯＳ回路に二つの入力電圧
の平均値を与えたときと同じ入出力特性が得られるとい
う性質を利用したものである。第１のＣＭＯＳ回路にセ
ンサ出力を入力し、第２のＣＭＯＳ回路に三角波信号を
入力すると、ＣＭＯＳ回路の入出力伝達特性曲線がセン
サ出力により可変制御されたと等価の効果が得られる。
そしてこれらのＣＭＯＳ回路の出力を所定の論理しきい
値のコンパレータによりパルス化すると、センサ出力に
よりパルス幅が変調されたパルス幅変調出力が得られ
る。更にこのパルス幅変調出力と基準クロックとの論理
積をとることにより、センサ出力レベルに対応したパル
ス数をもつディジタル出力を得ることができる。

【０００７】またこの発明においては、入出力を短絡し
たＣＭＯＳインバータ構造のＣＭＯＳセンサ回路と、そ
の出力を増幅する第１のＣＭＯＳ回路とを、基板上の隣
接する位置に同じ素子パラメータで形成すれば、製造条
件のばらつきの影響がなくなり、特性がほぼ完全に揃っ
たものとなるので、これらの回路の動作点はＣＭＯＳイ
ンバータの論理しきい値に自動的に初期設定される。従
って、微小なセンサ出力を高精度に高いＳ／Ｎ比をもっ
て検出増幅する事ができる。また、製造条件のばらつき
や温度変化の影響を受けにくく、高感度ディジタル出力
を得ることができる。また特に、ＣＭＯＳセンサ回路と
そのセンサ出力を処理するための第１及び第２のＣＭＯ
Ｓ回路とを基板上の近接位置に配置すれば、ほぼ完全に
同じ特性とすることができ、温度変化等の外部環境変化
に対して全てのＣＭＯＳ回路の動作点が同じ方向に変化
し、結局外部環境変化の影響を受けない極めて高精度の
ディジタル化センサ出力が得られる。

【０００８】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１（ａ）（ｂ）は、この発明の
一実施例に係る半導体圧力センサチップを示す平面図と
そのＡ−Ａ′断面図である。シリコン基板１は、主面が
（１００）面のｎ型シリコン基板であり、裏面がエッチ
ング加工されてダイアフラム２が設けられている。この
基板１のダイアフラム２の周辺厚肉部３との境界４の近
傍に、ＣＭＯＳセンサ回路５が形成され、これに隣接し
て周辺厚肉部３にＣＭＯＳセンサ回路５の出力を増幅す
るＣＭＯＳ増幅回路（第１のＣＭＯＳ回路）６が形成さ
れている。周辺厚肉部３にはまた、ＣＭＯＳ増幅回路６
に後続する信号処理回路２０が形成されている。

【０００９】図２（ａ）（ｂ）（ｃ）は、図１のＣＭＯ
Ｓセンサ回路５及びＣＭＯＳ増幅回路６の部分を拡大し
て示す素子レイアウトとそのＡ−Ａ′及びＢ−Ｂ′断面
図である。ＣＭＯＳセンサ回路５は、圧力センサ素子と
してのＰＭＯＳトランジスタＱP1とＮＭＯＳトランジス
タＱN1により構成される。ＣＭＯＳ増幅回路６は、圧力
には感応しないＰＭＯＳトランジスタＱP2とＮＭＯＳト
ランジスタＱN2により構成されている。

【００１０】図２のレイアウトにおいて重要なことは、
第１に、ＣＭＯＳセンサ回路５が、ダイアフラム２に加
わる応力をチャネルコンダクタンスの変化として検出す
るために、ダイアフラム２にチャネル領域が形成されて
いることである。第２に、ＣＭＯＳセンサ回路５を構成
するＰＭＯＳトランジスタＱP1、ＮＭＯＳトランジスタ
ＱN1ともに、それらのチャネル方向がダイアフラム２と
周辺厚肉部３との境界４に垂直になるように、レイアウ
トされていることである。そして第３に、周辺厚肉部３
に形成されるＣＭＯＳ増幅回路６がＣＭＯＳセンサ回路
５と同一設計条件で作られていること、即ちゲート酸化
膜厚、しきい値、チャネル長、チャネル幅等の素子パラ
メータが同じであって、かつ、ＰＭＯＳトランジスタＱ
P1とＱP2とは電源ＶDDに接続されるｐ⁺型ソース拡散層
７を共有し、ＮＭＯＳトランジスタＱN1とＱN2とは接地
ＶSSに接続されるｎ⁺型ソース拡散層８を共有して、隣
接配置されていることである。なおＮＭＯＳトランジス
タＱN1，ＱN2は、図２（ｃ）に示したように、シリコン
基板１にｐ型ウエル９を形成してこの中に作られる。

【００１１】図２に模式的な配線を示したように、ＣＭ
ＯＳセンサ回路５は、ＰＭＯＳトランジスタＱP1のｐ⁺
型ドレイン拡散層１０及びＮＭＯＳトランジスタＱN1の
ｎ⁺型ドレイン拡散層１１をゲートに共通接続して、Ｃ
ＭＯＳインバータの入出力を短絡した構成としている。
また、ＣＭＯＳ増幅回路６は、ＰＭＯＳトランジスタＱ
P2のｐ⁺型ドレイン拡散層１２とＮＭＯＳトランジスタ
ＱN2のｎ⁺型ドレイン拡散層１３を共通接続して出力端
子としている。これにより、図３に示す等価回路が得ら
れる。ＣＭＯＳ増幅回路６の入出力端間には、必要に応
じて、図３に示すように直列抵抗ＲS と帰還抵抗ＲF を
接続する。

【００１２】この実施例のＣＭＯＳセンサ回路５は、ダ
イアフラム２に応力が加わったときの、ＰＭＯＳトラン
ジスタＱP1とＮＭＯＳトランジスタＱN1のチャネルコン
ダクタンス変化が互いに逆方向になる。具体的に、図１
（ｂ）の断面においてダイヤフラム２に下方から圧力が
かかったとき、ＮＭＯＳトランジスタＱN1ではチャネル
コンダクタンスが減少し、ＰＭＯＳトランジスタＱP1で
はチャネルコンダクタンスが増大する。この結果ＣＭＯ
Ｓセンサ回路５の動作点が変動し、この動作点変動をセ
ンサ出力として取り出すことができる。

【００１３】図３の回路は、アナログ出力を取り出すま
での回路であるが、その動作を具体的に図４を用いて説
明すると次の通りである。図４（ａ）は、ＣＭＯＳセン
サ回路５の特性であり、同図（ｂ）はＣＭＯＳ増幅回路
６の特性である。ＣＭＯＳセンサ回路５の無応力時の直
流動作点Ｐ１は、この回路をＣＭＯＳインバータとして
みたときの入出力伝達特性と、ＶIN＝ＶOUT なる直線の
交点、即ち、ＣＭＯＳインバータの論理しきい値に相当
する電圧ＶS となる。ＣＭＯＳ増幅回路６はＣＭＯＳセ
ンサ回路５と素子条件が同じであるため、無応力時の動
作点Ｐ２は、図４（ｂ）に示すように、ＣＭＯＳセンサ
回路５の動作点Ｐ１と等しく、ＶS である。なお図４
（ｂ）は、直列抵抗ＲS と帰還抵抗ＲF がない場合の特
性を示しているが、直列抵抗ＲS と帰還抵抗ＲF が接続
された場合には、入出力伝達特性の遷移領域の傾斜が緩
くなる。

【００１４】ダイアフラム２に圧力が印加されると、Ｃ
ＭＯＳセンサ回路５を構成するＰＭＯＳトランジスタＱ
P1及びＮＭＯＳトランジスタＱN1ともに、キャリア移動
度が変調されてチャネルコンダクタンスが変化し、応力
が引張応力か圧縮応力かに応じて、入出力伝達特性が、
破線イあるいはロで示すように変化する。このときのＣ
ＭＯＳセンサ回路５の動作点変化がＣＭＯＳ増幅回路６
の入力信号となり、図４（ｂ）に示すように、入出力伝
達特性の遷移領域の傾斜で決まる増幅度で増幅されて、
出力端子ＯＵＴに大きなセンサ出力電圧が得られること
になる。なお以上の動作原理は、特開平７−３２６７７
１号公報において既に開示されている。

【００１５】この実施例においては、前述のようにＣＭ
ＯＳセンサ回路５とＣＭＯＳ増幅回路６が、ＰＭＯＳト
ランジスタＱP1とＱP2とでソース拡散層７を共有し、Ｎ
ＭＯＳトランジスタＱN1とＱN2とでソース拡散層８を共
有して、可能な限り近接した位置に配置され、かつ同一
素子設計条件で作られているため、製造上のばらつきの
影響を受けることなく特性が揃う。従って、論理しきい
値の絶対値を正確に制御することなく、微小な検出出力
信号を高いＳ／Ｎ比をもって増幅することができ、高感
度特性を得ることができる。また同様の理由で、ＣＭＯ
Ｓセンサ回路５とＣＭＯＳ増幅回路６において温度変動
の影響やノイズの影響が互いに相殺されるため、高いＳ
／Ｎが得られ、またセンサ感度の温度特性も優れたもの
となる。

【００１６】次に、ＣＭＯＳ増幅回路６に後続する信号
処理回路２０の部分を含めて、センサ出力をディジタル
化して取り出す全体回路構成を図５に示す。センサ出力
を処理してディジタル化出力を得る信号処理回路２０の
初段には、上述のＣＭＯＳ増幅回路（即ち第１のＣＭＯ
Ｓ回路）６と出力端子ＯＵＴ１を共通接続して併設さ
れ、入力端子に三角波信号Ｖt が供給される第２のＣＭ
ＯＳ回路２１を有する。この第２のＣＭＯＳ回路２１を
構成するＰＭＯＳトランジスタＱP3は、ＣＭＯＳセンサ
回路５及び第１のＣＭＯＳ回路６のＰＭＯＳトランジス
タＱP1，ＱP2と同じ素子パラメータをもって形成され、
同様にＮＭＯＳトランジスタＱN3は、ＮＭＯＳトランジ
スタＱN1，ＱN2と同じ素子パラメータをもって形成され
たものとする。

【００１７】第１及び第２のＣＭＯＳ回路６，２１の共
通出力端子ＯＵＴ１には更に、その出力を所定の論理し
きい値でパルス化してパルス幅変調出力を得るための２
段のＣＭＯＳインバータ２２ａ，２２ｂからなるコンパ
レータ２２と、このコンパレータ２２の出力端ＯＵＴ２
に得られるパルス幅変調出力と基準クロックＣＬＫとの
論理積をとって得られたディジタル出力を出力端子ＯＵ
Ｔ３を介して外部に出力するＡＮＤゲート２３が設けら
れている。なおこの実施例では、ＣＭＯＳセンサ回路５
に対して一段のＣＭＯＳ増幅回路６のみを用い、その出
力端ＯＵＴ１を第２のＣＭＯＳ回路２１と共通接続して
パルス幅変調回路を構成しているが、必要に応じて同様
のＣＭＯＳ増幅回路を多段に設けること、即ちパルス幅
変調回路を構成するための第１，第２のＣＭＯＳ回路
６，２１とは別に、所定段数のＣＭＯＳ増幅回路を設け
ることも可能である。具体的にＣＭＯＳ増幅回路６の後
段にこれとは別個に第１のＣＭＯＳ回路を設け、この第
１のＣＭＯＳ回路と第２のＣＭＯＳ回路２とを同じ特性
とするようにしてもよい。

【００１８】図６（ａ）は、第１及び第２のＣＭＯＳセ
ンサ回路６，２１、及びコンパレータ２２の部分をより
簡単な等価回路で示したものである。第１及び第２のＣ
ＭＯＳ回路６，２１は前述のように同じ入出力特性を有
し、出力端子を共通接続している。このため、これら二
つのＣＭＯＳ回路６，２１は、機能的に見れば、図６
（ｂ）に示すように、チャネルコンダクタンスが２倍の
ひとつのＣＭＯＳ回路２６を用いて、これに二つの入力
電圧（この実施例の場合、センサ出力電圧Ｖｓと三角波
信号電圧Ｖｔ）の平均値を入力したのと等価になる。い
ま、例えば三角波信号Ｖｔとして図７（ａ）に示すよう
な信号が与えられ、センサ出力Ｖｓとして図７（ｂ）の
ように、２つのレベルＶs1及びＶs2（但しＶs1＞Ｖs2）
が与えられた場合を考えると、ＣＭＯＳ回路２６には、
図７（ｃ）に示すように、２つの出力レベルの平均値
（Ｖｔ＋Ｖｓ）／２が入力されたことになり、その入力
レベルを増幅した出力を特定のしきい値レベルＶTHでパ
ルス化すれば、図７（ｄ）に示すように、センサ出力Ｖ
ｓのレベルに応じたパルス幅変調信号ＯＵＴ２が得られ
る。この実施例では、ＣＭＯＳ回路２６が入力レベルを
反転させるので、高いレベルのセンサ出力Ｖs1が入力さ
れた場合の出力パルスの幅は、低いレベルのセンサ出力
Ｖs2が入力された場合の出力パルスの幅よりも狭くな
る。即ち、デューティ比が小さくなる。

【００１９】このパルス幅変調の動作を別の観点から図
８を用いて説明すると次のようになる。図に示すよう
に、等価的に一つで表されるＣＭＯＳ回路２６の入出力
伝達特性が一方の入力であるセンサ出力Ｖｓにより変調
される。このように入出力伝達特性が変化するＣＭＯＳ
回路２６に三角波信号Ｖｔが入力されたのと等価になる
から、あるセンサ出力レベルＶs2に対応する実線の入出
力伝達特性と、他のセンサ出力レベルＶs1に対応する破
線の入出力伝達特性により、それぞれ実線で示す出力Ｏ
ＵＴ１−２と破線で示す出力ＯＵＴ１−１が得られる。
これらの出力を論理しきい値ＶTHのＣＭＯＳインバータ
２２ａ，２２ｂに入力すると、図８に示したように、パ
ルス幅変調された出力ＯＵＴ２が得られることになる。

【００２０】図９は、以上のようなパルス幅変調を行う
図５の回路各部の動作波形を示している。即ち第１，第
２のＣＭＯＳ回路６，２１にそれぞれセンサ出力ＶS1，
ＶS2と三角波信号Ｖt が入力されることにより、三角波
の増幅された出力信号ＯＵＴ１が得られ、これを論理し
きい値ＶTHのコンパレータ２２を通すことによって、パ
ルス幅変調された出力ＯＵＴ２が得られる。この出力Ｏ
ＵＴ２を基準クロックＣＬＫが入力されるＡＮＤゲート
２３を通すことによって、パルス幅に対応したパルス数
をもつ出力ＯＵＴ３が得られる。この出力ＯＵＴ３が圧
力センサチップの外部出力となるから、これを直接コン
ピュータに取り込んで計数すれば、パルス幅をディジタ
ル的に計測する事ができる。

【００２１】図１０は、具体的にチップサイズ５．２mm
×５．２mmのセンサチップを用いたときの実測波形例を
示している。図１０（ａ）が三角波信号Ｖt の波形であ
り、同図（ｂ）〜（ｄ）がパルス幅変調出力ＯＵＴ２の
波形である。図１０（ｂ）は印加圧力がＰ＝０［ｇ／ｃ
ｍ²］の場合、同図（ｃ）は印加圧力がＰ＝５［ｇ／ｃ
ｍ²］の場合、同図（ｄ）は印加圧力がＰ＝１０［ｇ／
ｃｍ²］の場合である。図から明らかなように、この実
施例により良好なパルス幅変調出力が得られる。

【００２２】次に、この実施例によるＣＭＯＳセンサ回
路５の感度特性及び、その後のパルス幅変調の変調効率
を含めた総合的な感度特性について、理論解析結果を説
明する。総合的なセンサ感度Ｓ（単位圧力当たりのパル
ス幅変動量）は、ＣＭＯＳセンサ回路５の感度をＳS
（単位圧力当たりのセンサ出力変動）、パルス幅の変調
効率をＳP として、Ｓ＝ＳS ×ＳPで表される。

【００２３】ＣＭＯＳセンサ回路５の感度ＳS について
は、次のようになる。先ず、ＰＭＯＳトランジスタＱP
1，ＮＭＯＳトランジスタＱN1のチャネルでのキャリア
移動度μp ，μn の応力効果は、初期値をそれぞれμp
0，μn0、単位圧力当たりのキャリア移動度の変化率を
αp ，αn 、圧力Ｐ［ｇ／ｃｍ²］として、次式数１で
表される。

【００２４】

【数１】

【００２５】参考までに、チップサイズ２．６mm角、ダ
イヤフラム厚２０μm の場合、圧縮応力時のキャリア移
動度の変化率は、次式数２のようになる。

【００２６】

【数２】

【００２７】一方、ＣＭＯＳセンサ回路５のＣＭＯＳイ
ンバータとしての論理しきい値Ｖthの近似式は、電源電
圧ＶDD、ＰＭＯＳトランジスタＱP1のゲートしきい値Ｖ
tp、ＮＭＯＳトランジスタＱN1のゲートしきい値Ｖtnと
して、次の数３で表される。

【００２８】

【数３】

【００２９】但し数３におけるβr は、ＰＭＯＳトラン
ジスタのチャネル長Ｌp 、チャネル幅Ｗp 、ＮＭＯＳト
ランジスタのチャネル長Ｌn 、チャネル幅Ｗn 、ゲート
容量Ｃとして、次の数４で表される。

【００３０】

【数４】

【００３１】数４から、βr を書き換えると、次の数５
のようになる。

【００３２】

【数５】

【００３３】数１を数５に代入してテーラー展開し、か
つ微圧の場合、即ちαp ・Ｐ《１、αn ・Ｐ《１を仮定
して、αp ・Ｐ、αn ・Ｐの２次以上の項を消去する
と、次の数６が得られる。

【００３４】

【数６】

【００３５】数６において、αn ＝−αp 、Ｋ＝１を仮
定すると、数７が得られる。

【００３６】

【数７】

【００３７】数７を数３に代入し、Ｖtn＝−Ｖtp、再度
αn ・Ｐ《１なる仮定を入れると、次の近似式数８が得
られる。

【００３８】

【数８】

【００３９】数８において、αn ＝−２×１０^-5［ｃｍ
²／ｇ］とし、一例として、ＶDD＝２Ｖ、Ｖtn＝０．５
Ｖとすると、下記数９が得られる。

【００４０】

【数９】

【００４１】このとき、センサ感度ＳS は、下記数１０
となる。

【００４２】

【数１０】

【００４３】一方、パルス幅変調効率ＳP は、三角波の
周期をＷ０［ｓｅｃ］、振幅をＶ０［Ｖ］として、ＳP
＝Ｗ０／Ｖ０となるから、総合感度Ｓは、下記数１１と
なる。

【００４４】

【数１１】

【００４５】一例として、Ｖ０＝ＶDD＝２［Ｖ］とする
と、総合感度は数１２のようになる。

【００４６】

【数１２】

【００４７】例えば、Ｗ０＝１００［ｍｓｅｃ］（即ち
１０［Ｈｚ］）の場合、１［ｇ／ｃｍ²］の圧力で、２
５０［ｎｓｅｃ］だけパルス幅が変化することになる。

【００４８】更に、センサの分解能をパルス幅を計測す
る基準クロック（サンプリングクロック）の周期Ｔに等
しいパルス幅変調をもたらす圧力量で定義すると、数１
２から、次のように算出される。即ちサンプリング周波
数をＦ［Ｈｚ］、最大分解能をＧ［ｇ／ｃｍ²］、回路
の増幅率をＡとすると、下記数１３の関係が得られる。

【００４９】

【数１３】

【００５０】数１３に代表的なＷ０，Ｆ，Ａの数値例を
入れると、分解能は下表１及び表２のようになる。

【００５１】

【表１】

【００５２】

【表２】

【００５３】以上のようにこの実施例によると、圧力セ
ンサ素子としてのＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタが圧力により逆方向にチャネルコンダクタンス
が変化するようなＣＭＯＳセンサ回路５を構成し、更に
その信号処理回路をＣＭＯＳ構成としてセンサチップ上
に集積する事により、ノイズの影響等を最小限に抑えて
コンピュータに直接入力できる高感度ディジタル出力を
得ることができる。しかも全体にＣＭＯＳ構成を用いて
いるため、低電圧駆動が可能であり、低消費電力で動作
可能である。特に、ＣＭＯＳセンサ回路５とその出力を
増幅する第１のＣＭＯＳ回路６とが隣接して同じ素子パ
ラメータをもって形成され、更にセンサ出力が入力され
る第１のＣＭＯＳ回路６と三角波信号が入力される第２
のＣＭＯＳ回路２１とは同じ入出力特性をもつものが出
力端子を共通接続して構成されているため、製造上のば
らつきの影響を受けることなく、微小なセンサ出力を高
感度にパルス幅変調して取り出すことができる。

【００５４】製造上のばらつきやノイズの影響、温度依
存性の影響を更に低減するためには、第１，第２のＣＭ
ＯＳ回路６，２１についてもセンサチップ上で互いに近
接した位置に配置することがより好ましい。その様な好
ましい実施例の素子レイアウトを、図２に対応させて、
図１１に示す。第１，第２のＣＭＯＳ回路６，２１は、
それぞれのＰＭＯＳトランジスタＱP2，ＱP3のｐ⁺ドレ
イン拡散層１２を共有し、同様にＮＭＯＳトランジスタ
ＱN2，ＱN3のｎ⁺ドレイン拡散層１３を共有して、同じ
素子パラメータをもって近接配置される。これらのｐ⁺
ドレイン拡散層１２とｎ⁺ドレイン拡散層１３が共通接
続されて、共通の出力端子ＯＵＴ１とされる。この様な
レイアウトを用いることにより、一層優れた高感度特性
が得られる。

【００５５】ここまでは圧力センサの実施例を説明した
が、この発明はこれに限られない。例えば、ダイアフラ
ムに重錘体を設けた加速度センサに対しても、この発明
を同様に適用することが可能である。また実施例では、
ＣＭＯＳセンサ回路として、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタそのものがセンサ素子である場合
を説明したが、図１２に示すＣＭＯＳセンサ回路を用い
ることができる。これは先の実施例と同様に入出力を短
絡したインバータ構成のＰＭＯＳトランジスタＱP1とＮ
ＭＯＳトランジスタＱN1を用いているが、いずれのトラ
ンジスタも圧力等に感応しないものとし、これにフォト
ダイオード（又はフォトトランジスタ）ＰＤを接続し
て、光センサ回路を構成したものである。即ち、併設し
たフォトダイオードＰＤによって、実効的にＰＭＯＳト
ランジスタＱP1のチャネルコンダクタンスを変調するの
と等価の効果を得るようにしたものであり、このセンサ
回路にやはり先の実施例と同様の信号処理回路を接続す
ることにより、ディジタル出力センサを得ることができ
る。この場合、センサ回路を構成するＣＭＯＳトランジ
スタＱP1，ＱN1を、先の実施例と同様に、後続の第１，
第２のＣＭＯＳ回路と同じ素子設計条件として同じ基板
上に集積することにより、高感度特性を得ることができ
る。

【００５６】

【発明の効果】以上述べたようにこの発明によれば、入
出力を短絡したＣＭＯＳインバータ形式のセンサ回路
と、その出力を増幅するＣＭＯＳ回路とを同じ素子パラ
メータをもって隣接させて形成すると共に、センサ出力
をパルス幅変調を利用してディジタル化する回路を集積
形成して、微小なセンサ出力を高精度にディジタル化し
て出力することを可能とした半導体センサを提供するこ
とができる。

【図面の簡単な説明】

【図１】 この発明の一実施例にかかるセンサチップの
構造を示す。

【図２】 同実施例の要部構造を拡大して示す。

【図３】 同実施例のセンサ回路５及び増幅回路６の等
価回路を示す。

【図４】 同実施例のセンサ出力検出の動作を説明する
ための図である。

【図５】 同実施例のセンサ回路及び信号処理回路の全
体構成を示す等価回路である。

【図６】 同実施例のパルス幅変調の原理を説明するた
めの図である。

【図７】 同実施例のパルス幅変調の原理を説明するた
めの図である。

【図８】 同実施例のパルス幅変調の原理を説明するた
めの図である。

【図９】 図５の各部動作波形を示す図である。

【図１０】 実測によるパルス幅変調出力波形を示す。

【図１１】 他の実施例のセンサチップ要部構造を示
す。

【図１２】 他の実施例のセンサ回路の構成を示す。

【符号の説明】

１…シリコン基板、２…ダイアフラム、３…周辺厚肉
部、４…境界、５…ＣＭＯＳセンサ回路、６…ＣＭＯＳ
増幅回路（第１のＣＭＯＳ回路）、２１…第２のＣＭＯ
Ｓ回路、２２…コンパレータ、２３…ＡＮＤゲート、Ｑ
P1，ＱP2，ＱP3…ＰＭＯＳトランジスタ、ＱN1，ＱN2，
ＱN3…ＮＭＯＳトランジスタ、７，８…ソース拡散層、
１０，１１，１２，１３…ドレイン拡散層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/56

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この基板上に形成されて入出力端子を短絡したＣＭＯＳ
   インバータによって構成され、測定すべき物理量に感応
   して動作点を変動させることによりセンサ信号を出力す
   るＣＭＯＳセンサ回路と、 前記基板上に前記ＣＭＯＳセンサ回路と同じ素子パラメ
   ータをもって形成されて前記ＣＭＯＳセンサ回路から出
   力されるセンサ信号又はそれを増幅した信号が入力され
   る第１のＣＭＯＳ回路と、 前記基板上に前記第１のＣＭＯＳ回路と同じ素子パラメ
   ータをもって形成されて前記第１のＣＭＯＳ回路と出力
   端子が共通接続され入力端子に三角波信号が供給される
   第２のＣＭＯＳ回路と、 前記基板上に形成されて前記第１及び第２のＣＭＯＳ回
   路の出力を所定の論理しきい値でパルス化して前記ＣＭ
   ＯＳセンサ回路の出力レベルに応じたパルス幅のパルス
   幅変調信号を出力するコンパレータとを備えたことを特
   徴とする半導体センサ。
2. 【請求項２】 前記基板上に形成されて前記コンパレー
   タから出力されるパルス幅変調出力と基準クロックとの
   論理積をとってディジタル出力を得る論理ゲートを更に
   備えたことを特徴とする請求項１記載の半導体センサ。
3. 【請求項３】 前記ＣＭＯＳセンサ回路、前記第１のＣ
   ＭＯＳ回路及び第２のＣＭＯＳ回路は、近接して配置さ
   れていることを特徴とする請求項１又は２に記載の半導
   体センサ。