JP2016540493A - 電力コンバータソフトスタート回路 - Google Patents

Abstract

ＰＷＭ制御回路、及びＰＷＭ制御回路のソフトスタート回路要素が提示される。スタートアップの間、内部ソフトスタート回路ランプ信号と外部的に接続されたキャパシタを横切る電圧との内の低い方に従って、ソースフォロワ回路がパルス生成器誤差増幅器に入力を提供する。外部的に接続されるキャパシタに提供される充電電流を制限するように、電流源がソースフォロワに接続される。

Description

本開示は、ソフトスタートＤＣ−ＤＣコンバータ、及びそのパルス幅変調（ＰＷＭ）コントローラに関する。

ＤＣ−ＤＣコンバータは、典型的に、受信ＤＣ入力に基づいて、制御されたＤＣ出力電圧又は電流を提供するように選択的に作動される１つ又は複数のスイッチを含む。出力電力は、実際の出力電圧又は電流と所望の値との差を表す誤差信号に従ってコンバータスイッチに提供されるシグナリングのパルス幅又はオン時間を制御すること（パルス幅変調、又はＰＷＭ）によって調整される。コンバータ出力電圧を安定化し、負荷電流に対するソースを提供するために、キャパシタが典型的に、コンバータ出力において、駆動される負荷と並列に接続される。しかしながら、パワーアップ時において、出力キャパシタは初期的に放電され、出力電圧と所望の値との差が大きくなり得、それによってパルス幅変調制御が大量の電流を出力に提供する。出力キャパシタは、このように、スタートアップの間、高レベルの突入電流を受けることがあり、それが出力キャパシタを損傷又は劣化させ得る。スタートアップの間、出力キャパシタに提供される突入電流の量を制限するために、パルス幅変調コントローラにおけるオンボード（内部）ソフトスタート回路要素の配備を含む、ソフトスターティング技術が用いられ得る。しかしながら、内部ソフトスタート回路は、典型的に、その間は出力電流が制限される固定又は所定のソフトスタート時間を提供し、また異なるアプリケーションでは、所望のソフトスタートタイミング仕様が異なり得る。例えば、突入電流の最大許容レベルは、用いられる特定の出力キャパシタによって決定され得る。従って、内部及び外部ソフトスタート回路要素の組み合わせが用いられ得、それによってユーザが、内部ソフトスタート回路及び関連する固定ソフトスタート時間を用いること、或いは、異なる（例えば、より長い）ソフトスタート時間を設定するために１つ又は複数の外部構成要素をパルス幅変調コントローラに接続することが可能になり、それにより出力キャパシタ突入電流を更に制限する。内部及び外部ソフトスタート回路要素は、ＰＷＭスイッチング制御信号が生成される誤差信号を人為的に変更する（例えば、下げる）ために、しばしば、閉ループフィードバック誤差増幅器回路に接続される。しかしながら、内部及び外部ソフトスタート回路要素の両方に適応するには、誤差増幅器回路要素への２つの追加的な入力が必要となる。誤差増幅器の入力トランジスタは、入力オフセットを最小化するために、典型的に寸法が非常に大きく、従って、４個の誤差増幅器入力が用いられる場合、一層大きい集積回路ダイが必要となる。また、誤差増幅器の入力トランジスタは、典型的に、セットポイント又は基準値をフィードバック値と比較する際に用いられる差動入力段の実装における場合などのように厳密に整合され、また、多数の誤差増幅器入力を提供することは、デバイスサイズが大きいために整合困難となり得る。従って、従来の制御回路に付随するデバイスサイズの増加やデバイス整合問題の無い、内部及び外部ソフトスタート回路を備えるＤＣ−ＤＣコンバータのパルス幅変調制御のための改善された制御回路に対する継続的な必要性がある。

本開示は、内部及び外部ソフトスタート制御特徴と共にパルス生成回路要素を含む、ＤＣ−ＤＣコンバータを制御するためのＰＷＭ制御回路要素を提供する。パルス生成回路は、それぞれ、ソフトスタート入力信号、基準信号、及びフィードバック信号を受信するための３つの入力、並びに、フィードバック信号と、ソフトスタート及び基準信号の内の低い方との差を表す誤差信号を提供する出力を備える誤差増幅器を含む。比較器回路が、誤差増幅器出力信号並びに周期的ランプ信号を受信し、それに応じて、ＤＣ−ＤＣコンバータの１つ又は複数のスイッチの動作のためＰＷＭ出力信号を提供する。制御回路は、スタートアップの間、立ち上がり出力信号を第１の誤差増幅器入力に提供する内部ソフトスタート回路を含み、また、第１の誤差増幅器入力に外部ソフトスタート端子が接続され、スタートアップの間、第１の誤差増幅器入力電圧の立ち上がり時間を少なくとも部分的に制御するように、外部キャパシタの接続を可能にする。このように、第４の誤差増幅器入力は必要ではなく、それにより制御回路の寸法を低減し、デバイス不整合問題を回避又は軽減し、一方では、１つ又は複数の外部ソフトスタート回路構成要素をコントローラに接続することで、所定の内部ソフトスタート時間又は構成可能なソフトスタート時間の使用を可能にする。

或る実施形態において、内部ソフトスタート回路は、制御回路スタートアップの間、ほぼ固定の電圧変化レートを有する立ち上がり電圧を提供するように電流源に接続される第１のキャパシタを備えるキャパシタ増幅器等の内部ランプ回路を含む。内部ソフトスタート回路は、第１のキャパシタを横切る電圧に少なくとも部分的に従って、第１の誤差増幅器入力に立ち上がり内部ソフトスタート回路出力信号を提供する出力回路要素を含む。或る実施形態において、ソフトスタート出力回路は、第１のキャパシタに接続されるゲート端子、及び第１の誤差増幅器入力に接続されるソース端子を備えるソースフォロワトランジスタを含む。スタートアップの間、第１のキャパシタの電圧に基づいてソースフォロワトランジスタのゲート−ソース電圧を設定するように、ソースフォロワのソース端子から電流をシンクするために、電流ミラー回路が提供され得る。また、或る実装において、ソフトスタート出力回路は、外部ソフトスタート端子に接続される任意のキャパシタの充電電流を制限するようにソースフォロワトランジスタのドレインに電流を提供する別の電流源を含み、この付加的な電流源は外部ソフトスタート端子に直接的に接続されない。

従って、種々の実施形態において、かなり大きい外部キャパシタが外部ソフトスタート端子に接続されていない限り、第１の誤差増幅器入力に提供されるソフトスタート回路出力信号は、概して、スタートアップの間、内部ソフトスタート回路の第１のキャパシタの立ち上がり電圧をトラッキングする。かなり大きい外部キャパシタが外部ソフトスタート端子に接続されている場合は、第１の誤差増幅器入力に提供される信号は、より低速レートで上昇する。このように、ユーザが、所定のソフトスタート時間を実装するためにオンボードソフトスタート回路要素を利用し得、又は、所望に応じて一層長いソフトスタート時間を構成するように外部キャパシタを選択的に接続し得る。また、組み合わされた内部及び外部ソフトスタート回路の能力を実装するために付加的な誤差増幅器入力を提供する必要がない。その結果、４個の誤差増幅器入力を用いる設計と比べると、制御回路寸法が低減され、誤差増幅器入力構成要素の整合問題が有利に軽減される。

以下の説明及び図面は本開示の或る説明的な実装を詳細に示し、それらは、本開示の種々の原理が実施され得る幾つかの例示的方法を示すものである。しかしながら、例示される例は本開示の多くの可能な実施形態を網羅するものではない。本開示の他の目的、利点、及び新規特徴が、下記図面に関連して検討される場合下記の詳細な説明において示されるであろう。

本開示の１つ又は複数の態様に従った、ソフトスタート回路要素を有するＰＷＭ制御回路を備える例示のＤＣ−ＤＣコンバータを図示する概略図である。

図１における制御回路のソフトスタート回路要素及びパルス生成回路要素の更なる詳細を図示する概略図である。

図１及び図２の制御回路における例示のループ補償回路を図示する概略図である。 図１及び図２の制御回路における例示のループ補償回路を図示する概略図である。

図１及び図２の制御回路における例示のソフトスタート回路出力信号及びフィードバック信号を図示するグラフである。

図１及び図２の制御回路において、ソフトスタートタイミングを、外部的に接続されるキャパシタンスの関数として図示するグラフである。

外部的に接続されるソフトスタートキャパシタンスのための、専用の電流源及び誤差増幅器入力を用いる、別のソフトスタート回路アーキテクチャを図示する概略図である。

１つ又は複数の実施形態又は実装を図面に関連して以下に説明する。全体を通じて類似の要素を指すために類似の参照番号が用いられ、また種々の特徴は必ずしも一定の縮尺で描かれていない。本開示は、ＤＣ−ＤＣコンバータのＰＷＭ制御のための電力コンバータ制御回路を提供する。本開示の種々の概念が任意の種類のＤＣ−ＤＣコンバータアーキテクチャに関連して用いられ得るが、以下では、種々の例示の実施形態をバックコンバータタイプシステムに関連して説明及び記載する。また、例示される例は、ハイサイド及びローサイド切り替えデバイスの相補的ＰＷＭコントローラを用いるが、説明される概念は、単一の切り替えデバイスのみを用いる切り替えコンバータに、及び／又は２つ以上のパルス幅変調スイッチを用いるコンバータに実装され得る。

最初に図１及び図２を参照すると、例示のパルス幅変調制御回路１００が図示され、これは、ＤＣ−ＤＣコンバータシステムの他の構成要素との相互接続のために、図示されるように、種々の端子又はピン１０２、１０４、１０６、１０８、１１０、１１２、及び１１４を有する集積回路として実装され得る。図１の例において、更に、集積回路１００は、対応するハイサイド及びローサイドドライバ１２４及び１２６と共に、オンボード電力切り替えデバイスＳ１及びＳ２を含むが、他の可能な実施形態では、これらの構成要素の幾つか又は全てが集積回路１００の外にあってもよい。同様に、図示された制御回路１００は、外部バックコンバータ出力インダクタＬＩ、出力キャパシタＣ４、ブートストラップキャパシタＣ３、及びフィードバック回路Ｒ２、Ｒ３、及びＣ５への接続のために、端子１０６、１０８、及び１１２を提供するが、これらの構成要素の１つ又は複数が集積回路１００において提供される他の実施形態も可能である。

図１に示されるシステムは、集積回路１００によって動作されるピーク電流モードバックコンバータを実装し、そこでは制御回路１００が、組み合わされた内部及び外部ソフトスタート制御、並びに、出力キャパシタＣ４に並列に接続される負荷１０７に提供される出力電圧ＶＯＵＴの閉ループフィードバック制御の利点を提供する。また、この実装において、出力電圧ＶＯＵＴは内部基準電圧ＶＲＥＦに従ってレギュレートされるが、制御回路１００が、外部的に提供されるセットポイント信号に従って出力をレギュレートするための外部ピン又は端子（図示されない）を提供する、他の実装も可能である。電力入力端子１０２へのＤＣ電圧ＶＩＮの接続によって入力電力が回路１００に提供され、回路１００は、また、回路接地への接続のための電力接地接続端子１０４を含む。また、回路１００は、イネーブル信号ＥＮを受信するためのイネーブル入力端子１１０を含み、それにより回路１００が、従ってＤＣ−ＤＣコンバータの動作が、選択的にイネーブル又はディセーブルされ得る。シュミットトリガ１１６が、イネーブル信号ＥＮを受信し、電圧基準電流バイアス回路１１８を起動させるようにロジック出力（１つの例では、アクティブハイ）を提供する。電圧基準電流バイアス回路１１８はＤＣ−ＤＣコンバータ出力をレギュレートするために用いられる基準電圧ＶＲＥＦ（例えば、１つの例では、約０．８Ｖ）を提供する。ピン１０２からの入力電圧ＶＩＮは、低ドロップアウト（ＬＤＯ）レギュレータ回路１２０にも接続される。低ドロップアウト（ＬＤＯ）レギュレータ回路１２０は、スイッチドライバ１２４及び１２６に電力供給するための出力（例えば、１つの例では、６Ｖ）を提供する。ハイサイドドライバ１２４は、ブートストラップ動作のために、ダイオードＤ３を介してレギュレータ１２０の出力に接続される。

ハイ及びローサイド出力スイッチＳ１及びＳ２は、入力電圧端子１０２と電力接地端子１０４との間に、互いに直列に接続される。出力スイッチＳ１及びＳ２は、図１に示されるように接続された対応するダイオードＤ１及びＤ２を備えるＮＭＯＳトランジスタであるが、異なる種類のスイッチが用いられる、及び／又は、スイッチが集積回路１００の外にあり得る他の実施形態も可能である。それぞれ、対応するハイ及びローサイドドライバ１２４及び１２６によって、スイッチＳ１及びＳ２にパルス幅変調ゲート制御信号が提供され、ドライバ１２４及び１２６は、コントローラ１２２の対応する出力ＨＳＤＲ及びＬＳＤＲから、それぞれのハイ及びローサイドドライバ信号を受信する。インダクタ出力端子１０６（ＬＸ）が、制御回路１００と負荷１０７との間の外部インダクタＬ１の接続を促進し、出力端子１０６は、図示されるように、ハイサイド及びローサイド出力スイッチＳ１及びＳ２の共通接続に接続される。

出力端子１０６（ＬＸ）と、ハイサイドドライバ１２４によって用いられる上側サプライレールとの間のブートストラップキャパシタＣ３の接続のために、ブートストラップ端子１１２（ＢＳＴ）が提供される。この場合のハイサイドスイッチＳ１は、ＮＭＯＳデバイスであり、従って、Ｓ１をオンにするためには、ゲート電圧が、ＬＸ端子１０６における出力電圧より高い必要がある。動作において、ローサイドスイッチＳ２がオンにされると、Ｃ３の下側端子が接地に接続され、Ｃ３の上側端子がダイオードＤ３を介してＬＤＯレギュレータ出力電圧（例えば、６ボルト）に接続され、それによって、キャパシタＣ３がレギュレートされた電圧出力（Ｄ３のダイオードドロップのマイナス）まで充電される。その後、ハイサイドスイッチＳ１がオンにされ、Ｓ２がオフにされると、（Ｃ３の下側端子において）ＬＸ端子１０６における電圧が入力電圧ＶＩＮに接続され、ＢＳＴ端子１１２における電圧が入力電圧ＶＩＮより約６Ｖ高くなる。ハイサイドドライバ１２４は、この一層高い電圧に接続され、従って、ドライバ１２４は、ハイサイドスイッチＳ１をオンにするために十分な電圧のゲート信号をＳ１に提供できる。

オシレータ１２８が、コントローラ１２２の動作のためクロック信号を提供し、また、周期的ランプ信号を傾斜補償回路１３４に提供するようにランプ生成回路（図示せず）を駆動し得る。バックコンバータシステムのＰＷＭ動作は、オシレータ１２８によって出力されるクロック信号に同期され、オシレータクロック出力の各サイクル毎に１回ハイサイド駆動信号ＨＳＤＲがオンにされる。１つの例において、ＰＷＭ周波数は、約４００ｋＨｚ〜約２．０ＭＨｚであり、調整され得る。また、図１に示されるように、電流センサ１３０及び１３２は、ハイ及びローサイド電流を検知するように提供され得る。ハイサイド電流フィードバック信号は、傾斜補償回路１３４を介してランプ信号の選択的オフセットを行うために、電流サンプリング回路１３１によってサンプリングされる。この場合、本開示の厳格な要求事項ではないが、電流ループを安定に保ちながら、ピーク電流モードバックコンバータ動作を促進するために、傾斜補償回路１３４が用いられる。傾斜補償回路１３４は、パルス幅変調出力信号１３６ａをコントローラ１２２に提供する比較器１３６に周期的ランプ信号１３５を提供し、コントローラ１２２はセンサ１３２によって提供されるローサイド電流信号を用い得る。

図１に更に示されるように、制御回路１００は、誤差増幅器１４０、ループ補償回路１３８、及び比較器１３６を含むパルス生成回路を含み、また、内部ソフトスタート回路１４２並びに外部ソフトスタート端子１１４を含む。誤差増幅器１４０は、オフセット回路１３４によって提供される周期的ランプ信号１３５との比較のため、比較器１３６への入力として誤差増幅器出力信号１４１を提供する。回路１００は、誤差増幅器１４０への単一（第１の）入力１４３を共用する内部ソフトスタート回路１４２及び外部ソフトスタート端子１１４を介して、内部及び外部ソフトスタート能力両方の組み合わせを有利に促進する。図２に関連して下記にさらに詳細に説明するように、或る実装における誤差増幅器１４０の差動入力は３個の入力のみを含み、それによって、図７に示されるような４入力実装に比べ、集積回路ダイサイズが節減され得、入力構成要素整合性能が改善され得る。

誤差増幅器１４０は、基準電圧信号ＶＲＥＦを受信する第２の誤差増幅器入力１４４（＋）、及びＤＣ−ＤＣコンバータ（例えば、この例では出力電圧ＶＯＵＴ）の出力条件を表すフィードバック信号ＦＢを受信する第３の誤差増幅器入力１４６（−）とともに、ソフトスタート入力信号ＳＳを受信する第１の入力１４３（＋）を含む。誤差増幅器１４０は、フィードバック信号ＦＢと、ソフトスタート信号ＳＳ及び基準電圧信号ＶＲＥＦの内の低い方との差を表す誤差増幅器出力信号１４１を提供する出力を有する。動作において、誤差増幅器１４０は、誤差増幅器出力信号１４１を生成するために、第３の（反転）入力１４６において提供されるフィードバック信号ＦＢと、（非反転）入力１４３及び１４４に提供されるソフトスタート及び基準信号の内の低い方との差を増幅する。出力信号１４１は、任意で、ループ補償回路１３８（例えば、下記の図３及び図４）に接続され、ランプ信号１３５との比較のため比較器１３６への入力として提供される。比較器回路１３６は、誤差増幅器出力信号１４１を受信する第１の入力（＋）、傾斜補償回路１３４からランプ信号１３５を受信する第２の入力（−）、及び誤差増幅器出力信号１４１及び周期的ランプ信号１３５に従ってパルス幅変調出力信号１３６ａを提供する出力を有する。動作において、ＰＷＭ出力信号１３６ａは、誤差増幅器出力信号１４１がランプ信号１３５を上回る場合はハイであり、そうでない場合はローであり、比較器は幾つかのレベルのヒステリシスを提供し得る。その結果、出力信号１３６ａにおいて、パルスのストリームが提供されることになり、そのパルス幅（信号１３６ａがハイである時間のパーセンテージ）は、概して、誤差増幅器出力信号１４１のレベルに比例する。

ＤＣ−ＤＣコンバータシステムの定常状態の動作において、更に、誤差増幅器出力信号１４１のレベルは、入力１４６におけるフィードバック信号と、入力１４４における基準信号との差を示す誤差を表す。例示された実装において、外部レジスタＲ２及びＲ３によって抵抗分周回路が提供され、それとともに、図１に点線で示されるように、負荷１０７における出力電圧へのＲ２及びＣ５の接続によって端子１０８を介して第３の誤差増幅器入力１４６にフィードバック信号ＦＢを提供するように、安定化及びフィルタリングキャパシタＣ５が提供される。コントローラ１２２は、比較器１３６からＰＷＭ制御信号１３６ａを、並びにオシレータ１２８からパルスストリーム信号を受信し、それぞれ、ハイ及びローサイドドライバ１２４及び１２６への入力として提供される相補的ハイ及びローサイドドライバ信号ＭＳＤＲ及びＬＳＤＲを生成する。この閉ループ構成によって、基準電圧ＶＲＥＦによって表される基準レベルに対応するように、負荷１０７における出力電圧ＶＯＵＴを駆動するために、出力信号１３６ａにおけるパルス幅の調整が可能になる。

しかしながら、スタートアップの間、図１における出力キャパシタＣ４は放電状態で開始し、そのため、フィードバック信号ＦＢに厳密に従った閉ループ動作は、キャパシタＣ４において、過度の突入電流レベルを招き得る。従って、回路１００は、第１の誤差増幅器入力１４３に出力を提供する内部ソフトスタート回路１４２を含む。また、外部ソフトスタート端子１１４は、第１の誤差増幅器入力１４３に直接的に接続され、それによって、制御回路１００のスタートアップの間、第１の誤差増幅器入力１４３における電圧の立ち上がり時間を少なくとも部分的に制御するように、ユーザが第１の誤差増幅器入力１４３と回路接地との間に外部キャパシタＣｅｘｔを接続することが可能になる。実際には、内部ソフトスタート回路１４２は、回路１００のスタートアップの間、概して上昇する電圧を有する第１の誤差増幅器入力１４３に信号ＳＳを提供する。信号電圧の変化レートは、端子１１４に外部キャパシタが接続されていない場合、又は比較的小さい外部キャパシタが接続されている場合は、第１の（概して固定の）レートである。しかしながら、ソフトスタート端子１１４と回路接地との間に大型のキャパシタンスＣｅｘｔが接続されると、第１の誤差増幅器入力１４３に提供されるソフトスタート信号のランプレートが、内部的に生成されるソフトスタート信号のレートより長くされ得る。

また、図２を参照すると、例示の内部ソフトスタート回路１４２及び誤差増幅器回路１４０の更なる詳細が示され、内部ソフトスタート回路１４２は、キャパシタ増幅器回路１４２ａ及び出力回路１４２ｂを含む。図示されたソフトスタート回路１４２はキャパシタ増幅器１４２ａを提供するが、制御回路１００のスタートアップの間、固定の変化レートを有する立ち上がり内部ソフトスタート電圧信号を生成する別の種類の内部ランプ回路を内部ソフトスタート回路１４２が提供する他の実施形態も可能である。図示された実施形態において、キャパシタ増幅器回路１４２ａは第１のキャパシタＣ１を含み、その上側第１の端子は電流源Ｉ１に接続され、下側第２の端子はＮＭＯＳトランジスタＭ１及びＭ２によって形成される第１の電流ミラーに接続される。キャパシタ増幅器回路１４２ａは、制御回路１００のスタートアップの間、第１のキャパシタＣ１の第１の端子において立ち上がり電圧を提供し、電流源Ｉ１は、回路１００のスタートアップ時に第１のキャパシタＣ１を初期ゼロ電圧から充電するように、充電電流を提供する。出力回路１４２ｂは、制御回路１００のスタートアップの間、第１のキャパシタＣ１を横切る電圧に少なくとも部分的に基づいて、第１の誤差増幅器入力１４３に立ち上がり内部ソフトスタート回路出力信号を提供し、第１の誤差増幅器入力１４３に直接的に接続される外部ソフトスタート端子１１４によって、制御回路１００のスタートアップの間、第１の誤差増幅器入力１４３における電圧の立ち上がり時間を少なくも部分的に制御するように第１の誤差増幅器入力１４３と回路接地との間の外部キャパシタＣｅｘｔの接続が可能となる。

内部ソフトスタート出力回路１４２ｂは、ＮＭＯＳトランジスタＭ３及びＭ４によって形成される第２の電流ミラーを含む。Ｍ３は、第１の電流ミラーのＭ２とＣ１の上側端子との間に接続され、Ｍ４は、第１のキャパシタＣ１と第１の誤差増幅器入力１４３との間に接続される。Ｍ３及びＭ４のゲートは、図示されるように、Ｃ１の上側端子に接続される。この構成において、Ｍ２及びＭ３を介して流れる電流は、第１の電流源Ｉ１のレベルに比例する。キャパシタＣ１を充電するために用いられる電流がＩ１の約１／５０である場合、この例におけるＭ１とＭ２の比は（１：４９）であり、Ｉ１からの電流の残りはＭ２及びＭ３を介して流れる。キャパシタＣ１の上側端子における電圧は、Ｃ１を横切る電圧プラスＭ２のゲート−ソース電圧に等しい。Ｍ２のＶＧＳは、Ｍ２及びＭ３を介して流れる電流に従って設定され、この電流のレベルは、Ｍ３及びＭ４の電流ミラー構成のため、Ｍ４及びＭ５を介して流れる電流によって決定される。図２における内部ソフトスタート回路１４２の出力回路１４２ｂは、また、Ｍ５及び別のＮＭＯＳトランジスタＭ６（比１：１）によって形成される第３の電流ミラー回路を含み、それによって、Ｍ５を介する電流がトランジスタＭ４のためのテール電流を提供する。また、ＰＭＯＳトランジスタＭ７が、第２の電流源Ｉ２（この例では、Ｉ１＝Ｉ２＝０．５μΑ）と、Ｍ６のゲート及びドレインとの間に接続され、Ｍ７のゲートはＣ１の上側端子に接続される。従って、制御回路１００のスタートアップの間、第２の電流ミラー回路Ｍ３、Ｍ４の第２のトランジスタＭ４の導通状態を維持するために、第２の電流源Ｉ２から第３の電流ミラー回路Ｍ５、Ｍ６に流れる電流を制御するように、Ｍ７は、上側端子Ｃ１における電圧に従って動作される。従って、図２に示されるように、Ｍ４はソースフォロワとして構成され、そのソース端子は第３の電流ミラー回路の第２のトランジスタＭ５に、及び第１の誤差増幅器入力１４３に接続される。また、例示の実装において、第１の誤差増幅器入力１４３と回路接地との間に、出力フィルタリングキャパシタＣ２（例えば、１ｐＦ）が提供される。

外部ソフトスタート端子１１４に外部キャパシタが接続されない、又は小型のキャパシタＣｅｘｔのみが接続される場合の動作において、Ｍ４は、制御回路１００のスタートアップの間、第１のキャパシタＣ１を横切る電圧に概して等しい電圧を有する第１の誤差増幅器入力１４３に立ち上がり内部ソフトスタート回路出力信号を提供するためソースフォロワとして動作する。この点において、Ｃ１の上側端子の電圧は、Ｃ１を横切る電圧プラスＭ２のゲート−ソース電圧に等しく、ソースフォロワトランジスタＭ４のゲート−ソース電圧は、Ｍ２の電圧とほぼ同じである。その結果、ソースフォロワ動作において、Ｍ４（第１の誤差増幅器入力１４３として提供される）のソースにおける電圧信号ＳＳは、Ｃ１を横切る電圧にほぼ等しい。例示の実装において、ソースフォロワトランジスタＭ４と第１、第２、及び第３の電流ミラー回路との組み合わせで、キャパシタ増幅器回路１４２ａを動作させることによって、１ｍｓの内部ソフトスタート時間が提供される。従って、外部キャパシタＣｅｘｔが設置されないか、又はＣｅｘｔが比較的小さく、Ｍ４がソースフォロワとして動作する場合、内部ソフトスタート時間は、下記式（１．１）によって与えられる。

ｔ_{ｓｓ＿ｉｎｔ}＝（ＶＲＥＦ×Ｃ１）／（Ｉ１／（４９＋１）） （１．１）

また、出力回路１４２ｂの電流ミラーは、スタートアップの間、ＰＭＯＳトランジスタＭ７の動作によって電力供給され、そのゲート電圧はＣ１の上側端子における電圧によって制御される。その結果、Ｍ７は、回路１００のスタートアップ時にオンにされ、電流源Ｉ２から電流ミラー回路Ｍ５、Ｍ６に電流を提供する。従って、Ｃ１を横切る電圧が上昇すると、Ｍ７は結果としてオフにされ、それによって、Ｉ２からの電流フローが停止され、それにより、出力回路１４２ｂの構成は、回路１００のスタートアップの間のみ、正の電圧供給端子Ｖ＋からの電力を消費する。

図２に更に示されるように、図示された出力回路１４２ｂはまた、外部キャパシタＣｅｘｔ（端子１１４に接続される場合）の充電電流を制限するために、電流（一例では５．５μΑ）をＭ４のドレインに提供する第３の電流源Ｉ３を含む。Ｍ４は、第１のキャパシタＣ１を横切る電圧及び外部キャパシタＣｅｘｔを横切る電圧の内の低い方に概して等しい電圧を有する第１の誤差増幅器入力１４３にソフトスタート回路出力信号ＳＳを提供する。このように、Ｍ４は、Ｃｅｘｔが小さいか又は接続されていない場合、Ｃ１の充電に従った立ち上がりソフトスタート回路出力信号ＳＳを提供するためソースフォロワとして動作する。反対に、接続される外部キャパシタＣｅｘｔが比較的大きい場合、Ｍ４のゲート電圧は、Ｍ４のソースにおける電圧より高速でランプアップし、Ｍ４は、Ｃｅｘｔを充電するように、第３の電流源Ｉ３から外部ソフトスタート端子１１４に電流を選択的に導通させるためスイッチとして働く。なお、この例では、下記の図７の実装におけるものと異なり、第３の電流源Ｉ３は、外部ソフトスタート端子１１４に直接的に接続されていないことに留意されたい。この構成によって、図２の回路におけるＣｅｘｔに提供される充電電流は、Ｍ５及びＭ６のミラー接続を介してＭ５によってシンキングされる０．５μＡ電流、及び電流源Ｉ２の０．５μＡ値の減算を含み、５μＡに制限され、一方、Ｍ７はスタートアップの間オンにされる。その結果、この場合のソフトスタート時間は、下記式（１．２）に従って、外部キャパシタＣｅｘｔによって主として決定される。

ｔ_{ｓｓ＿ｅｘｔ}＝（ＶＲＥＦ×Ｃｅｘｔ）／（Ｉ３−Ｉ２） （１．２）

引き続き図２を参照すると、この実施形態における誤差増幅器４０は、差動段を形成する３個のＰＭＯＳ誤差増幅器トランジスタＭ９、Ｍ１０、及びＭ１１の間で共用するための電流を提供する第４の電流源Ｉ４を含む。第１のトランジスタＭ９は、Ｉ４に接続されるソースと、内部ソフトスタート出力回路１４２ｂのＭ４のソースに直接的に接続され、第１の誤差増幅器入力１４３（＋）を提供するように及びソフトスタート入力信号ＳＳを受信するように端子１１４にも直接的に接続されるゲート端子とを有する。第２の誤差増幅器トランジスタＭ１０のソースもＩ４に接続され、Ｍ１０のゲートは、第２の誤差増幅器入力１４４（＋）を提供するように及び基準電圧信号ＶＲＥＦを受信するように接続され、Ｍ９及びＭ１０のドレインは、図２に示されるように、別のＰＭＯＳトランジスタＭ１５とともに電流ミラーを形成するＰＭＯＳトランジスタＭ１２に接続される。このようにして、Ｍ９及びＭ１０は、誤差増幅器１４０の入力における差動ペアの非反転（＋）サイドを提供する。

誤差増幅器差動入力の反転（−）サイドは、第３の誤差増幅器トランジスタＭ１１（ＰＭＯＳ）によって提供され、第３の誤差増幅器トランジスタＭ１１は、Ｉ４に接続されるソースと、第３の誤差増幅器入力１４６を提供するように及びフィードバック信号ＦＢを受信するように接続されるゲートと、図示されるように、別のＰＭＯＳトランジスタＭ１４とともに電流ミラーを構成するＰＭＯＳトランジスタＭ１３に接続されるドレインとを備える。Ｍ１３、Ｍ１４を介して流れるミラーされた電流は、更なる（ＰＭＯＳ）電流ミラーＭ１６、Ｍ１７に提供され、電流ミラーＭ１６、Ｍ１７のソースは、図示されるように、Ｍ１７及びＭ１５のドレインに接続するノードにおけるシングルエンド誤差増幅器出力信号１４１を提供するように供給電圧Ｖ＋に接続される。このシングルエンド誤差増幅器出力信号１４１は、その後、パルス幅変調比較器出力信号１３６を生成するために、ランプ信号１３５との比較のため比較器１３６の正（＋）の入力に提供される。

更に図３及び図４を参照すると、誤差増幅器出力信号１４１は、ループ補償回路１３８に及び比較器１３６の正の入力に接続される。図３に示されるように、１つの可能なループ補償回路１３８が、誤差増幅器出力１４１と回路接地との間でキャパシタＣ７に直列に接続されるレジスタＲ４を含み、Ｒ４及びＣ７の直列組み合わせに並列にキャパシタＣ６が接続される。図４は、別の非限定的な実施形態を示し、ループ補償回路１３８は、誤差増幅器１４０の出力１４１とフィードバック入力１４６との間で互いに直列に接続されるレジスタＲ４及びキャパシタＣ７を含み、キャパシタＣ６はＲ４及びＣ７の直列組み合わせに並列に接続される。

ここで図５及び図６を参照すると、図５は、上記の制御回路１００において、第１の誤差増幅器入力１４３（ＳＳ）に提供される例示のソフトスタート回路出力信号、並びに、第３の誤差増幅器入力１４６に提供される例示のフィードバック信号（ＦＢ）を例示するグラフ１５０を示す。概して、ソフトスタート出力信号ＳＳは、図示されるように線形に上昇するランプ信号であり、誤差増幅器１４０の動作によって、誤差増幅器出力１４１が、入力１４６におけるフィードバック信号ＦＢと、第２の誤差増幅器入力１４４における基準電圧ＶＲＥＦ及び第１の入力１４３におけるソフトスタート回路出力信号ＳＳの内の低い方との差をトラッキングする。従って、図５に示されるように、回路１００は、スタートアップ又はソフトスタート時間１５２（端子１１４に比較的小さい外部キャパシタＣｅｘｔが接続される図示された例において約１．３ｍｓ）の間、入力１４３におけるソフトスタート信号ＳＳに従って動作する。入力１４３におけるソフトスタート信号が基準電圧値ＶＲＥＦに到達すると、基準値をトラッキングする試みにおいて、パルス生成回路要素の閉ループ動作は出力電圧を駆動する。なお、この場合において、一定の基準電圧ＶＲＥＦ（図１における電圧基準電流バイアス回路１１８から）が用いられるが、外部的に生成されたセットポイント値が誤差増幅器１４０への入力として提供され得、ソフトスタート信号ＳＳがセットポイントレベルに到達した後、出力電圧は提供されたセットポイント値をトラッキングすることに留意されたい。

図６は、制御回路１００において、ミリ秒でのソフトスタートタイミングを任意の外部的に接続されるキャパシタＣｅｘｔの関数として例示するグラフ１６０を提供する。グラフ１６０において図示されるように、図示された例におけるソフトスタート時間１５２は、外部的に接続されるキャパシタが無い場合、又は、極く小さいキャパシタが端子１１４と回路接地との間に接続される場合、約１ｍｓであり、外部キャパシタＣｅｘｔが約６ｎＦまで上がる間、やや漸近的に約１．２ｍｓまで上昇する。従って、図示されるように、外部キャパシタンスの値の第１の範囲１６２において、内部ソフトスタート回路１４２がソフトスタート時間１５２を主として支配し、上記の図２におけるトランジスタＭ４は、主にソースフォロワとして動作する。更なるキャパシタンス範囲１６４において、Ｃｅｘｔ値がより大きくなると、ソフトスタート時間１５２は概して線形に上昇し、トランジスタＭ４（上記の図２）は、外部キャパシタＣｅｘｔを一層ゆっくりと充電するために電流を第３の電流源Ｉ３から端子１１４に導通させるためのスイッチとして動作する。

また、図７を参照すると、上記の図１及び図２における制御回路１００及びソフトスタート回路要素は、内部及び外部ソフトスタート回路のための別個の誤差増幅器入力の使用に比べ、有意な利点を提供する。特に、図７は、内部ソフトスタート回路２４２及び誤差増幅器２４０を備える別のＰＷＭ制御回路２００を示す。この場合、電流源Ｉ２０１、キャパシタＣ２０１、及び電流ミラーＭ２０１、Ｍ２０２がキャパシタ増幅器を形成する。Ｍ２０１及びＭ２０２が第１の電流ミラーを形成し、ＰＭＯＳトランジスタＭ２０３及びＭ２０４が第２の電流ミラーを形成し、ＮＭＯＳトランジスタＭ２０５及びＭ２０６が第３の電流ミラーを形成する。第３の電流ミラーは、誤差増幅器２４０の入力２４３ａに内部ソフトスタート出力信号ＳＳＩＮＴを提供するように、制御ＰＭＯＳトランジスタＭ２０７及び第２の電流源Ｉ２０２に従って動作する。この例において、トランジスタＭ２０４はソースフォロワ構成を提供し、そのドレインはサプライレールＶ＋に接続され、そのソースは、共用電流源Ｉ２０４に接続されるソースを備えるＰＭＯＳトランジスタＭ２０８のゲートにおける誤差増幅器入力２４３ａに内部ソフト回路出力信号を提供する。

図１及び図２の実施形態とは異なり、別個の電流源Ｉ２０３が、外部キャパシタＣｅｘｔ（接続される場合）を充電するため充電電流を提供するように、図７における外部キャパシタ端子又はピン２１４に接続される。また、外部キャパシタ端子２１４は、ＰＭＯＳトランジスタＭ２０９のゲートにおいて、誤差増幅器２４０の別のソフトスタート入力２４３ｂに、別個の入力信号ＳＳＥＸＴを提供するように接続される。図２の実装におけるように、更なる非反転ＰＭＯＳトランジスタＭ２１０が、誤差増幅器への別の入力２４４として基準電圧を受信し、入力信号２４３ａ、２４３ｂ、及び２４４の内の低いものが、別のＰＭＯＳトランジスタＭ２１１のゲートにおける第４の入力２４６に提供されるフィードバック信号と比較される。この場合、４個の入力トランジスタＭ２０８〜Ｍ２１１は、それらのそれぞれの入力に従ってソースＩ２０４からの電流に対して競合し、その結果の誤差増幅器出力（この場合もまたシングルエンディッド）は、入力２４６におけるフィードバック信号と、他の入力信号２４３ａ、２４３ｂ、及び２４４の内の低いものとの差に従って決定される。しかしながら、この場合、誤差増幅器２４０は、４個の入力ＰＭＯＳトランジスタＭ２０８〜Ｍ２１１を含む必要があり、これらのトランジスタは、オフセットを制御するために概してデバイスサイズが有意に大きく、それにより、上記の図１及び図２の回路１００は、図７の回路２００と比べて有意なダイサイズ低減を提供する。

また、上述のように、図７の誤差増幅器２４０の差動入力段において４個のトランジスタＭ２０８〜Ｍ２１１を用いることによって整合の問題が悪化する。こういった整合問題は、上記の図２の誤差増幅器入力１４３、１４４、及び１４６の３個のみを用いることによって緩和又は軽減される。このように、本開示の様々な概念は、共用誤差増幅器入力１４３を用いる内部及び外部ソフトスタート回路要素を提供し、それによって、デバイスサイズ及び整合問題がシンプルな解決策において解決され得る。

また、Ｍ２０４のドレインは、図７ではＶ＋に接続され、そのため、Ｍ２０４を介する電流は制限されない。他方、図１及び図２の新規の回路１００では、Ｃ１（及び、従ってＭ４のゲート）を横切る電圧が迅速に上昇するので、大きな外部キャパシタンスＣｅｘｔが端子１１４に接続される場合、Ｍ４がスイッチのように動作する。外部キャパシタＣｅｘｔへのＭ４のソースの接続は、外部キャパシタＣｅｘｔを約５．０μＡまで充電するように最大電流に対する制限を提供し、従って、ソフト回路ノードＳＳのＣ２を横切る電圧の最大スルーレートが（Ｍ４に接続される）Ｉ３及びＣｅｘｔによって制限される。図２における入力１４３に提供されるソフトスタート回路信号のスルーレートへのこの制限は、例えば、ユーザが比較的長いソフトスタート時間（例えば、１ｍｓの内部ソフトスタート回路設定より長い）を所望する場合等、外部キャパシタＣｅｘｔが極めて大きい場合に特に有利である。このように、大きな外部キャパシタンスＣｅｘｔの場合、ソフトスタート回路スルーレートはＩ３及びＣｅｘｔによって制御される。

本開示は、このように内部ソフトスタート回路１４２を提供し、また、ＤＣ−ＤＣコンバータシステムのスタートアップの間に出力キャパシタＣ４が被る突入電流を制御及び制限するために端子１１４に外部キャパシタを接続することにより、ユーザが所望に応じたソフトスタート時間を設定することを可能にする。ソフトスタート出力信号が基準電圧レベルＶＲＥＦを超えて、ソフトスタート動作が完了した後、ソフトスタート回路要素１４２は低電力モードに入り、バックコンバータ出力は、入力１４６におけるフィードバック信号に従って閉ループ方式で本質的に制御される。

上記の例は単に本開示の種々の態様の幾つかの可能な実施形態の例示に過ぎず、当業者であれば、本明細書及び付属の図面を読み理解すれば、同等の改変及び／又は修正に気づき得るであろう。また、本開示の特定の特徴が多数の実装の１つのみに関して開示されているとしても、任意の所与の又は特定の用途にとって望ましく有利であり得るように、そのような特徴が他の実施形態の１つ又は複数の他の特徴と組み合わされ得る。また、用語「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｖｉｎｇ）」、「有する（ｈａｓ）」、「備える（ｗｉｔｈ）」、又は、それらの変形が、詳細な説明及び／又は特許請求の範囲において用いられる場合、それらの用語は、用語「含む（ｃｏｍｐｒｉｓｉｎｇ）」と同様の様式で包括的であることが意図される。

Claims (20)

1. ＤＣ−ＤＣコンバータのパルス幅変調（ＰＷＭ）制御を提供するための制御回路（１００）であって、前記制御回路（１００）が、
   パルス生成回路、
   内部ソフトスタート回路（１４２）、及び
   外部ソフトスタート端子（１１４）、
   を含み、
   前記パルス生成回路が、誤差増幅器（１４０）及び比較器回路（１３６）を含み、
   前記誤差増幅器（１４０）が、ソフトスタート入力信号（ＳＳ）を受信する第１の誤差増幅器入力（１４３）と、基準電圧信号（ＶＲＥＦ）を受信する第２の誤差増幅器入力（１４４）と、前記ＤＣ−ＤＣコンバータの出力条件を表すフィードバック信号（ＦＢ）を受信する第３の誤差増幅器入力（１４６）と、前記フィードバック信号（ＦＢ）と前記ソフトスタート信号（ＳＳ）及び前記基準電圧信号（ＶＲＥＦ）の内の低い方との差を表す誤差増幅器出力信号（１４１）を提供する出力（１４１）とを含み、
   前記比較器回路（１３６）が、前記誤差増幅器出力信号（１４１）を受信する第１の入力（＋）と、周期的ランプ信号（１３５）を受信する第２の入力（−）と、前記誤差増幅器出力信号（１４１）及び前記周期的ランプ信号（１３５）に従ってパルス幅変調出力信号（１３６ａ）を提供する出力とを含み、
   前記内部ソフトスタート回路（１４２）が、キャパシタ増幅器回路（１４２ａ）及び出力回路（１４２ｂ）を含み、
   前記キャパシタ増幅器回路（１４２ａ）が第１のキャパシタ（Ｃ１）を含み、前記第１のキャパシタ（Ｃ１）が、第１の電流源（Ｉ１）に接続される第１の端子と、前記制御回路（１００）のスタートアップの間、前記第１のキャパシタ（Ｃ１）の前記第１の端子において立ち上がり電圧を提供するように第１の電流ミラー回路（Ｍ１、Ｍ２）に接続される第２の端子とを備え、
   前記出力回路（１４２ｂ）が、前記制御回路（１００）のスタートアップの間、前記第１のキャパシタ（Ｃ１）を横切る電圧に少なくとも部分的に基づいて、立ち上がり内部ソフトスタート回路出力信号を前記第１の誤差増幅器入力（１４３）に提供し、
   前記外部ソフトスタート端子（１１４）が、前記制御回路（１００）のスタートアップの間、前記第１の誤差増幅器入力（１４３）における電圧の立ち上がり時間を少なくとも部分的に制御するために、前記第１の誤差増幅器入力（１４３）と回路接地との間の外部キャパシタ（Ｃｅｘｔ）の接続を可能にするように前記第１の誤差増幅器入力（１４３）に直接的に接続される、
   制御回路。
2. 請求項１に記載の制御回路（１００）であって、前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、前記第１のキャパシタ（Ｃ１）の前記第１の端子に接続される制御端子（Ｇ）と、前記第１の誤差増幅器入力（１４３）に直接的に接続されるソース端子（Ｓ）とを備えるソースフォロワとして構成されるソースフォロワトランジスタ（Ｍ４）を含む、制御回路。
3. 請求項２に記載の制御回路（１００）であって、前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、前記制御回路（１００）のスタートアップの間、前記第１のキャパシタ（Ｃ１）を横切る前記電圧に従って前記ソースフォロワトランジスタ（Ｍ４）のゲート−ソース電圧を少なくとも部分的に制御するように、前記ソースフォロワトランジスタ（Ｍ４）の前記ソース端子（Ｓ）から電流をシンクする第１のトランジスタ（Ｍ５）を含む別の電流ミラー回路（Ｍ５、Ｍ６）を含む、制御回路。
4. 請求項３に記載の制御回路（１００）であって、前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、前記第１のトランジスタ（Ｍ５）における電流のレベルを、前記第１の電流源（Ｉ１）の電流にほぼ等しくなるように制御する第２の電流源（Ｉ２）を含む、制御回路。
5. 請求項４に記載の制御回路（１００）であって、前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、前記外部ソフトスタート端子（１１４）に接続される前記外部キャパシタ（Ｃｅｘｔ）の充電電流を制限するように、前記ソースフォロワトランジスタ（Ｍ４）のドレイン端子（Ｄ）に電流を提供する第３の電流源（Ｉ３）を含む、制御回路。
6. 請求項５に記載の制御回路（１００）であって、
   前記誤差増幅器（４０）が、第４の電流源（Ｉ４）及び差動段を含み、
   前記差動段が、
   第１の誤差増幅器トランジスタ（Ｍ９）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第１の誤差増幅器入力（１４３）を提供するように及び前記ソフトスタート入力信号（ＳＳ）を受信するように、前記内部ソフトスタート回路（１４２）の前記出力回路に直接的に接続されるゲート端子と、ドレイン端子とを備える、前記第１の誤差増幅器トランジスタ（Ｍ９）、
   第２の誤差増幅器トランジスタ（Ｍ１０）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第２の誤差増幅器入力（１４４）を提供するように及び前記基準電圧信号（ＶＲＥＦ）を受信するように接続されるゲート端子と、前記第１の誤差増幅器トランジスタ（Ｍ９）の前記ドレイン端子に接続されるドレイン端子とを備える、前記第２の誤差増幅器トランジスタ（Ｍ１０）、及び、
   第３の誤差増幅器トランジスタ（Ｍ１１）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第３の誤差増幅器入力（１４６）を提供するように及び前記フィードバック信号（ＦＢ）を受信するように接続されるゲート端子とを備える、前記第３の誤差増幅器トランジスタ（Ｍ１１）、
   を含む、
   制御回路。
7. 請求項３に記載の制御回路（１００）であって、前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、前記外部ソフトスタート端子（１１４）に接続される前記外部キャパシタ（Ｃｅｘｔ）の充電電流を制限するように、前記ソースフォロワトランジスタ（Ｍ４）のドレイン端子（Ｄ）に電流を提供する第３の電流源（Ｉ３）を含む、制御回路。
8. 請求項３に記載の制御回路（１００）であって、
   前記誤差増幅器（４０）が、第４の電流源（Ｉ４）及び差動段を含み、
   前記差動段が、
   第１の誤差増幅器トランジスタ（Ｍ９）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第１の誤差増幅器入力（１４３）を提供するように及び前記ソフトスタート入力信号（ＳＳ）を受信するように前記内部ソフトスタート回路（１４２）の前記出力回路に直接的に接続されるゲート端子と、ドレイン端子とを備える、前記第１の誤差増幅器トランジスタ（Ｍ９）、
   第２の誤差増幅器トランジスタ（Ｍ１０）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第２の誤差増幅器入力（１４４）を提供するように及び前記基準電圧信号（ＶＲＥＦ）を受信するように接続されるゲート端子と、前記第１の誤差増幅器トランジスタ（Ｍ９）の前記ドレイン端子に接続されるドレイン端子とを備える、前記第２の誤差増幅器トランジスタ（Ｍ１０）、及び、
   第３の誤差増幅器トランジスタ（Ｍ１１）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第３の誤差増幅器入力（１４６）を提供するように及び前記フィードバック信号（ＦＢ）を受信するように接続されるゲート端子とを備える、前記第３の誤差増幅器トランジスタ（Ｍ１１）、
   を含む、制御回路。
9. 請求項２に記載の制御回路（１００）であって、前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、前記外部ソフトスタート端子（１１４）に接続される前記外部キャパシタ（Ｃｅｘｔ）の充電電流を制限するように、前記ソースフォロワトランジスタ（Ｍ４）のドレイン端子（Ｄ）に電流を提供する第３の電流源（Ｉ３）を含む、制御回路。
10. 請求項９に記載の制御回路（１００）であって、前記第３の電流源（Ｉ３）が前記外部ソフトスタート端子（１１４）に直接的に接続されない、制御回路。
11. 請求項２に記載の制御回路（１００）であって、
    前記誤差増幅器（１４０）が、第４の電流源（Ｉ４）及び差動段を含み、
    前記差動段が、
    第１の誤差増幅器トランジスタ（Ｍ９）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第１の誤差増幅器入力（１４３）を提供するように及び前記ソフトスタート入力信号（ＳＳ）を受信するように、前記内部ソフトスタート回路（１４２）の前記出力回路に直接的に接続されるゲート端子と、ドレイン端子とを備える、前記第１の誤差増幅器トランジスタ（Ｍ９）、
    第２の誤差増幅器トランジスタ（Ｍ１０）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第２の誤差増幅器入力（１４４）を提供するように及び前記基準電圧信号（ＶＲＥＦ）を受信するように接続されるゲート端子と、前記第１の誤差増幅器トランジスタ（Ｍ９）の前記ドレイン端子に接続されるドレイン端子とを備える、前記第２の誤差増幅器トランジスタ（Ｍ１０）、及び、
    第３の誤差増幅器トランジスタ（Ｍ１１）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第３の誤差増幅器入力（１４６）を提供するように及び前記フィードバック信号（ＦＢ）を受信するように接続されるゲート端子とを備える、前記第３の誤差増幅器トランジスタ（Ｍ１１）、
    を含む、制御回路。
12. 請求項１に記載の制御回路（１００）であって、
    前記誤差増幅器（４０）が、第４の電流源（Ｉ４）及び差動段を含み、
    前記差動段が、
    第１の誤差増幅器トランジスタ（Ｍ９）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第１の誤差増幅器入力（１４３）を提供するように及び前記ソフトスタート入力信号（ＳＳ）を受信するように、前記内部ソフトスタート回路（１４２）の前記出力回路に直接的に接続されるゲート端子と、ドレイン端子とを備える、前記第１の誤差増幅器トランジスタ（Ｍ９）、
    第２の誤差増幅器トランジスタ（Ｍ１０）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第２の誤差増幅器入力（１４４）を提供するように及び前記基準電圧信号（ＶＲＥＦ）を受信するように接続されるゲート端子と、前記第１の誤差増幅器トランジスタ（Ｍ９）の前記ドレイン端子に接続されるドレイン端子とを備える、前記第２の誤差増幅器トランジスタ（Ｍ１０）、及び、
    第３の誤差増幅器トランジスタ（Ｍ１１）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第３の誤差増幅器入力（１４６）を提供するように及び前記フィードバック信号（ＦＢ）を受信するように接続されるゲート端子とを備える、前記第３の誤差増幅器トランジスタ（Ｍ１１）、
    を含む、制御回路。
13. 請求項１に記載の制御回路（１００）であって、
    前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が、第２の電流ミラー回路（Ｍ３、Ｍ４）、第３の電流ミラー回路（Ｍ５、Ｍ６）、第２の電流源（Ｉ２）、及びトランジスタ（Ｍ７）を含み、
    前記第２の電流ミラー回路（Ｍ３、Ｍ４）が、前記第１の電流ミラー回路（Ｍ１、Ｍ２）と前記第１のキャパシタ（Ｃ１）の前記第１の端子との間に接続される第１のトランジスタ（Ｍ３）、及び前記第１のキャパシタ（Ｃ１）の前記第１の端子と前記第１の誤差増幅器入力（１４３）との間に接続される第２のトランジスタ（Ｍ４）を含み、前記第２の電流ミラー回路の前記第１及び第２のトランジスタ（Ｍ３、Ｍ４）が、前記第１のキャパシタ（Ｃ１）の前記第１の端子に接続される制御端子を有し、
    前記第３の電流ミラー回路（Ｍ５、Ｍ６）が、第１のトランジスタ（Ｍ６）と、前記第２の電流ミラー回路（Ｍ３、Ｍ４）の前記第２のトランジスタ（Ｍ４）に接続される第２のトランジスタ（Ｍ５）とを含み、
    前記トランジスタ（Ｍ７）が、前記第２の電流源（Ｉ２）と前記第３の電流ミラー回路の前記第１のトランジスタ（Ｍ６）との間に接続され、前記トランジスタ（Ｍ７）が、前記第１のキャパシタ（Ｃ１）の前記第１の端子に接続される制御端子を有し、前記制御回路（１００）のスタートアップの間、前記第２の電流ミラー回路（Ｍ３、Ｍ４）の前記第２のトランジスタ（Ｍ４）の導電状態を維持するように前記第２の電流源（Ｉ２）から前記第３の電流ミラー回路（Ｍ５、Ｍ６）への電流フローを制御するように動作可能である、
    制御回路。
14. 請求項１３に記載の制御回路（１００）であって、
    前記第２の電流ミラー回路の前記第２のトランジスタ（Ｍ４）が、前記第３の電流ミラー回路の前記第２のトランジスタ（Ｍ５）に及び前記第１の誤差増幅器入力（１４３）に接続されるソース端子を備えるソースフォロワとして構成され、
    前記外部ソフトスタート端子（１１４）に外部キャパシタ（Ｃｅｘｔ）が接続されていない場合、前記制御回路（１００）のスタートアップの間、前記第１のキャパシタ（Ｃ１）を横切る前記電圧に概して等しい電圧を有する前記第１の誤差増幅器入力（１４３）に前記立ち上がり内部ソフトスタート回路出力信号を提供するように、前記第２の電流ミラー回路の前記第２のトランジスタ（Ｍ４）がソースフォロワとして動作する、
    制御回路。
15. 請求項１４に記載の制御回路（１００）であって、
    前記内部ソフトスタート回路（１４２）の前記出力回路（１４２ｂ）が第３の電流源（Ｉ３）を含み、前記第３の電流源（Ｉ３）が、前記外部キャパシタ（Ｃｅｘｔ）が前記外部ソフトスタート端子（１１４）に接続されている場合、前記外部キャパシタ（Ｃｅｘｔ）の充電電流を制限するように、前記第２の電流ミラー回路の前記第２のトランジスタ（Ｍ４）のドレイン端子（Ｄ）に電流を提供し、
    前記第２の電流ミラー回路の前記第２のトランジスタ（Ｍ４）が、前記第１のキャパシタ（Ｃ１）を横切る前記電圧及び前記外部キャパシタ（Ｃｅｘｔ）を横切る電圧の内の低い方に概して等しい電圧を有する前記第１の誤差増幅器入力（１４３）に、前記ソフトスタート回路出力信号を提供する、
    制御回路。
16. 請求項１５に記載の制御回路（１００）であって、
    前記誤差増幅器（１４０）が、第４の電流源（Ｉ４）及び差動段を含み、
    前記差動段が、
    第１の誤差増幅器トランジスタ（Ｍ９）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第１の誤差増幅器入力（１４３）を提供するように及び前記ソフトスタート入力信号（ＳＳ）を受信するように、前記内部ソフトスタート回路（１４２）の前記出力回路に直接的に接続されるゲート端子と、ドレイン端子とを備える、前記第１の誤差増幅器トランジスタ（Ｍ９）、
    第２の誤差増幅器トランジスタ（Ｍ１０）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第２の誤差増幅器入力（１４４）を提供するように及び前記基準電圧信号（ＶＲＥＦ）を受信するように接続されるゲート端子と、前記第１の誤差増幅器トランジスタ（Ｍ９）の前記ドレイン端子に接続されるドレイン端子とを備える、前記第２の誤差増幅器トランジスタ（Ｍ１０）、及び、
    第３の誤差増幅器トランジスタ（Ｍ１１）であって、前記第４の電流源（Ｉ４）に接続されるソース端子と、前記第３の誤差増幅器入力（１４６）を提供するように及び前記フィードバック信号（ＦＢ）を受信するように接続されるゲート端子とを備える、前記第３の誤差増幅器トランジスタ（Ｍ１１）、
    を含む、制御回路。
17. 請求項１５に記載の制御回路（１００）であって、前記第３の電流源（Ｉ３）が前記外部ソフトスタート端子（１１４）に直接的に接続されていない、制御回路。
18. ＤＣ−ＤＣコンバータのパルス幅変調（ＰＷＭ）制御を提供するための制御回路（１００）であって、前記制御回路（１００）が、
    パルス生成回路、及び
    ソフトスタート回路（１４２、１１４）、
    を含み、
    前記パルス生成回路が、誤差増幅器（１４０）及び比較器回路（１３６）を含み、
    前記誤差増幅器（１４０）が、ソフトスタート入力信号（ＳＳ）を受信する第１の誤差増幅器入力（１４３）と、基準電圧信号（ＶＲＥＦ）を受信する第２の誤差増幅器入力（１４４）と、前記ＤＣ−ＤＣコンバータの出力条件を表すフィードバック信号（ＦＢ）を受信する第３の誤差増幅器入力（１４６）と、前記フィードバック信号（ＦＢ）と前記ソフトスタート信号（ＳＳ）及び前記基準電圧信号（ＶＲＥＦ）の内の低い方との差を表す誤差増幅器出力信号（１４１）を提供する出力（１４１）とを含み、
    前記比較器回路（１３６）が、前記誤差増幅器出力信号（１４１）を受信する第１の入力（＋）と、周期的ランプ信号（１３５）を受信する第２の入力（−）と、前記誤差増幅器出力信号（１４１）及び前記周期的ランプ信号（１３５）に従ってパルス幅変調出力信号（１３６ａ）を提供する出力とを含み、
    前記ソフトスタート回路（１４２、１１４）が、
    前記制御回路（１００）のスタートアップの間、固定の変化レートを有する立ち上がり内部ソフトスタート電圧信号を提供する内部ランプ回路（１４２ａ）、
    前記立ち上がり内部ソフトスタート電圧信号に直接的に接続されるゲート端子と、前記第１の誤差増幅器入力（１４３）に直接的に接続されるソース端子とを備えるソースフォロワトランジスタ（Ｍ４）、及び
    前記第１の誤差増幅器入力（１４３）と回路接地との間の外部キャパシタ（Ｃｅｘｔ）の接続を可能にするように、前記ソースフォロワトランジスタ（Ｍ４）の前記ソース端子に及び前記第１の誤差増幅器入力（１４３）に直接的に接続される外部ソフトスタート端子（１１４）、
    を含み、
    前記外部キャパシタ（Ｃｅｘｔ）が前記外部ソフトスタート端子（１１４）に接続される場合、前記ソフトスタート回路（１４２、１１４）が、前記第１のキャパシタ（Ｃ１）を横切る前記電圧及び前記外部キャパシタ（Ｃｅｘｔ）を横切る電圧の内の低い方に概して等しい電圧を有する信号を前記第１の誤差増幅器入力（１４３）に提供する、
    制御回路。
19. 請求項１８に記載の制御回路（１００）であって、前記外部キャパシタ（Ｃｅｘｔ）が前記外部ソフトスタート端子（１１４）に接続される場合、前記ソフトスタート回路（１４２、１１４）が、前記外部キャパシタ（Ｃｅｘｔ）の充電電流を制限するように前記ソースフォロワトランジスタ（Ｍ４）のドレイン端子（Ｄ）に電流を提供する電流源（Ｉ３）を含む、制御回路。
20. 請求項１８に記載の制御回路（１００）であって、
    前記誤差増幅器（１４０）が、電流源（Ｉ４）及び差動段を含み、
    前記差動段が、
    第１の誤差増幅器トランジスタ（Ｍ９）であって、前記電流源（Ｉ４）に接続されるソース端子と、前記ソフトスタート入力信号（ＳＳ）を受信するように前記第１の誤差増幅器入力（１４３）に直接的に接続されるゲート端子と、ドレイン端子とを備える、前記第１の誤差増幅器トランジスタ（Ｍ９）、
    第２の誤差増幅器トランジスタ（Ｍ１０）であって、前記電流源（Ｉ４）に接続されるソース端子と、前記第２の誤差増幅器入力（１４４）を提供するように及び前記基準電圧信号（ＶＲＥＦ）を受信するように接続されるゲート端子と、前記第１の誤差増幅器トランジスタ（Ｍ９）の前記ドレイン端子に接続されるドレイン端子とを備える、前記第２の誤差増幅器トランジスタ（Ｍ１０）、及び
    第３の誤差増幅器トランジスタ（Ｍ１１）であって、前記電流源（Ｉ４）に接続されるソース端子と、前記第３の誤差増幅器入力（１４６）を提供するように及び前記フィードバック信号（ＦＢ）を受信するように接続されるゲート端子とを備える、前記第３の誤差増幅器トランジスタ（Ｍ１１）、
    を含む、制御回路。
    

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