JP6409501B2 - 回路装置及び電子機器 - Google Patents

Description

本発明は、回路装置及び電子機器等に関する。

モーター等の駆動対象を駆動する回路装置では、出力回路を構成するトランジスターには、十分な駆動能力を持たせるために長大なチャネル幅が要求される。従って、出力回路のトランジスターのレイアウト面積も非常に大きくなるため、１つのトランジスター内に結晶欠陥等による不良部分が発生する確率が高い。

ここで、モータードライバーの従来技術としては例えば特許文献１に開示される技術が知られている。また特許文献２には、回路装置を複数の回路ブロックに分割し、各回路ブロックのリーク電流を他の回路ブロックのリーク電流と比較し、リーク電流の差が所定値以上である場合に、不良が存在すると判定する不良検出手法が開示されている。

特開２００３−１８９６８３号公報 特開２００２−２７７５０３号公報

しかしながら、これまでは、モーター等の駆動対象を駆動する出力回路を有する回路装置に好適な不良検出手法については提案されていなかった。

本発明の幾つかの態様によれば、出力回路を有する回路装置に好適な不良検出手法を実現できる回路装置及び電子機器等を提供できる。

本発明の一態様は、ハイサイド側のトランジスターとローサイド側のトランジスターとを有する出力回路と、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのオン・オフを制御する制御回路と、前記制御回路からの制御信号に基づいて前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターを駆動するドライバー回路と、を含み、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのうちの少なくとも１つのトランジスターは、並列接続された第１〜第ｎのトランジスターにより構成され、前記第１〜第ｎのトランジスターの各トランジスターのドレインに各パッドが接続され、前記少なくとも１つのトランジスターの不良検出に使用される第１〜第ｎのパッドを更に含む回路装置に関係する。

本発明の一態様では、出力回路を有する回路装置において、出力回路のハイサイド側とローサイド側のトランジスターのうちの少なくとも１つのトランジスターが、並列接続された第１〜第ｎのトランジスターにより構成される。そして、これらの第１〜第ｎのトランジスターの各トランジスターのドレインに各パッドが接続され、不良検出に使用される第１〜第ｎのパッドが、回路装置に設けられる。これにより、出力回路のトランジスターを構成する第１〜第ｎのトランジスターのいずれかのトランジスターの領域に、結晶欠陥等の欠陥があった場合に、第１〜第ｎのパッドのうち、そのトランジスターに対応して設けられたパッドを用いて、その欠陥を検出できるようになる。従って、出力回路のハイサイド側やローサイド側のトランジスターが例えば長大なチャネル幅を有している場合にも、そのトランジスターの不良を適正に検出することが可能になり、出力回路を有する回路装置に好適な不良検出手法を実現できるようになる。

また本発明の一態様では、前記第１〜第ｎのパッドに接続され、前記出力回路の駆動対象に接続される駆動端子を含んでもよい。

このようにすれば、回路装置の検査時には、第１〜第ｎの各パッドを用いて、出力回路のトランジスターの不良検出を実現できるようになると共に、回路装置の通常動作時には、第１〜第ｎのパッドに接続される駆動端子を用いて、出力回路により駆動対象を駆動できるようになる。

また本発明の一態様では、前記出力回路と、前記制御回路と、前記ドライバー回路と、前記第１〜第ｎのパッドとを有する半導体チップと、前記駆動端子を有するパッケージと、前記第１〜第ｎのパッドと前記駆動端子を接続する第１〜第ｎのワイヤーと、を含んでもよい。

このようにすれば、第１〜第ｎのワイヤーを介して第１〜第ｎのパッドに接続されたパッケージの駆動端子を用いて、出力回路により駆動対象を駆動できるようになる。

また本発明の一態様では、前記第１〜第ｎのパッドの各パッドとして、前記第１〜第ｎのトランジスターの各トランジスターに検査電流を印加するための電流印加用パッドと、前記検査電流が印加されたときの前記第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定するための電圧測定用パッドとを含んでもよい。

このようにすれば、回路装置の検査時には、電流印加用パッドを用いて、第１〜第ｎのトランジスターの各トランジスターに検査電流を印加できる。そして、電圧測定用パッドを用いて、第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定することで、第１〜第ｎのトランジスターにより構成される出力回路のトランジスターの不良を検出できるようになる。

また本発明の一態様では、前記第１〜第ｎのトランジスターのうちの第ｉのトランジスターのドレインは、第１の最上層金属層に接続され、前記第１〜第ｎのトランジスターのうちの第ｊのトランジスターのドレインは、前記第１の最上層金属層とは電気的に分離された第２の最上層金属層に接続され、前記第１〜第ｎのパッドのうちの第ｉのパッドは、前記第１の最上層金属層上に形成されたパッシベーションの開口であり、前記第１〜第ｎのパッドのうちの第ｊのパッドは、前記第２の最上層金属層上に形成されたパッシベーションの開口であってもよい。

このようにすれば、第１〜第ｎのトランジスターの第ｉのトランジスターのドレイン電圧については、第１の最上層金属層を介して、第ｉのパッドにより測定できるようになる。一方、第ｊのトランジスターのドレイン電圧は、第１の最上層金属層とは電気的に分離された第２の最上層金属層を介して、第ｊのパッドにより測定できるようになる。従って、回路装置の検査時において、第１〜第ｎのトランジスターの第ｉのトランジスターのドレイン電圧と第ｊのトランジスターのドレイン電圧を個別に測定して、第１〜第ｎのトランジスターにより構成される出力回路のトランジスターの不良検出を実現できるようになる。

また本発明の一態様では、前記第１〜第ｎのトランジスターに検査電流が印加されたときの前記第１〜第ｎのトランジスターのドレイン電圧に基づいて、前記少なくとも１つのトランジスターの不良検出を行う不良検出回路を含んでもよい。

このようにすれば、回路装置の内部に設けられた不良検出回路を用いて、第１〜第ｎのトランジスターに検査電流が印加されたときのドレイン電圧を検出して、出力回路のトランジスターの不良を検出できるようになる。

また本発明の一態様では、前記不良検出回路は、前記第１〜第ｎのトランジスターのうちの第ｉのトランジスターのドレイン電圧と第ｊのトランジスターのドレイン電圧との電圧差に基づいて、前記少なくとも１つのトランジスターの不良検出を行ってもよい。

このようにすれば、出力回路のトランジスターを構成する第ｉのトランジスターのドレイン電圧と第ｊのトランジスターのドレイン電圧の電圧差を検出して、出力回路のトランジスターの不良を検出できるようになる。

また本発明の一態様では、前記不良検出回路は、前記第ｉのトランジスターのドレイン電圧と前記第ｊのトランジスターのドレイン電圧の前記電圧差を検出するためのオフセット付きコンパレーターを含んでもよい。

このようにすれば、オフセット付きコンパレーターが有するオフセット電圧を利用して、第ｉ、第ｊのトランジスターのドレイン電圧の電圧差を検出できるようになる。

また本発明の一態様では、前記不良検出回路は、前記オフセット付きコンパレーターとして、前記第ｉのトランジスターのドレイン電圧が非反転入力端子に入力され、前記第ｊのトランジスターのドレイン電圧が反転入力端子に入力される第１のオフセット付きコンパレーターと、前記第ｉのトランジスターのドレイン電圧が反転入力端子に入力され、前記第ｊのトランジスターのドレイン電圧が非反転入力端子に入力される第２のオフセット付きコンパレーターと、を含んでもよい。

このようにすれば、第ｉのトランジスターとドレイン電圧が第ｊのトランジスターとドレイン電圧よりも大きい場合と、第ｉのトランジスターとドレイン電圧が第ｊのトランジスターとドレイン電圧よりも小さい場合の両方の場合に、第１、第２のオフセット付きコンパレーターのオフセット電圧を利用して、出力回路のトランジスターの不良を検出できるようになる。

本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

本実施形態の回路装置の回路構成例。 図２（Ａ）、図２（Ｂ）はブリッジ回路の動作説明図。 センス抵抗を用いたチョッピング動作の制御手法の説明図。 本実施形態の不良検出手法を実現する回路装置の構成例。 本実施形態の不良検出手法を実現する回路装置の構成例。 本実施形態の不良検出手法を実現する回路装置の構成例。 回路装置の全体構成例。 比較例の回路装置の構成例。 電流印加用パッド、電圧測定用パッドを用いた不良検出手法の説明図。 図１０（Ａ）、図１０（Ｂ）はブリッジ回路のレイアウト配置例。 パッドについての説明図。 ブリッジ回路のレイアウト配置及びボンディングワイヤによる接続手法の説明図。 不良検出回路を更に設けた回路装置の構成例。 不良検出回路の詳細な構成例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路構成
図１に本実施形態の回路装置の回路構成例を示す。本実施形態の回路装置は、ブリッジ回路１０（広義には出力回路）、ドライバー回路１８、制御回路２０を含む。また回路装置は検出回路３０を含むことができる。なお本実施形態の回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

ブリッジ回路１０（出力回路）は、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４を有する。ブリッジ回路１０は、モーター１００（例えば直流モーター）への駆動電流を出力する回路であり、図１ではＨブリッジの回路構成となっている。ハイサイド側のトランジスターＱ１、Ｑ３は例えばＰ型（広義には第１導電型）のトランジスターであり、ローサイド側のトランジスターＱ２、Ｑ４は例えばＮ型（広義には第２導電型）のトランジスターである。ハイサイド側のトランジスターとは、ローサイド側のトランジスターよりも高電位電源側に接続されるトランジスターである。ローサイド側のトランジスターとは、ハイサイド側のトランジスターよりも低電位電源側に接続されるトランジスターである。なおトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の全てがＮ型のトランジスターであってもよい。またＱ１、Ｑ２、Ｑ３、Ｑ４のソース・ドレイン間には図示しないボディダイオード（寄生ダイオード）が存在する。

ハイサイド側のトランジスターＱ１、Ｑ３のソースは、高電位側の電源ＶＢＢ（第１の電源）のノードに接続される。ローサイド側のトランジスターＱ２、Ｑ４のソースは、センス抵抗ＲＳの一端が接続されるノードＮ３に接続される。ノードＮ３は、例えば、回路装置の端子を介して、外付け部品であるセンス抵抗ＲＳの一端に接続される。

トランジスターＱ１のドレインとトランジスターＱ２のドレインは、外部のモーター１００（広義には駆動対象）の一端に接続されるノードＮ１に接続される。ノードＮ１は、回路装置の端子（駆動端子）を介して、外部のモーター１００の一端に接続される。

トランジスターＱ３のドレインとトランジスターＱ４のドレインは、モーター１００の他端に接続されるノードＮ２に接続される。ノードＮ２は、回路装置の端子（駆動端子）を介してモーター１００の他端に接続される。

検出回路３０は、ブリッジ回路１０に流れる電流を検出する。例えばセンス抵抗ＲＳの一端の電圧ＶＳを検出することで、チャージ期間でのチャージ電流を検出する。例えば電圧ＶＳと低電位側の電源ＶＳＳ（例えばＧＮＤ）の電圧の電圧差（センス抵抗ＲＳの一端の電圧と他端の電圧の電圧差）を検出することで、チャージ電流を検出する。なお検出回路３０として、電圧ＶＳとＶＳＳの電圧との電圧差を検出する第１の検出回路と、電圧ＶＳを検出する第２の検出回路を設ける構成としてもよい。

検出回路３０は、基準電圧生成回路３２とＤ／Ａ変換回路ＤＡＣと比較回路ＣＰ（コンパレーター）を含む。基準電圧生成回路３２は、定電圧の基準電圧ＶＲＦを生成する。Ｄ／Ａ変換回路ＤＡＣは、基準電圧ＶＲＦを受けて、設定データに基づき可変に変化する基準電圧ＶＲを生成する。比較回路ＣＰは、第１の入力端子（非反転入力端子）に基準電圧ＶＲが入力され、第２の入力端子（反転入力端子）に、センス抵抗ＲＳの一端の電圧である電圧ＶＳが入力され、検出結果信号ＲＱを出力する。例えば後述するようにチョッピング電流は、比較回路ＣＰに入力される基準電圧ＶＲにより決まるため、Ｄ／Ａ変換回路ＤＡＣを用いて基準電圧ＶＲを変化させることで、モーター１００のトルクを制御できる。

制御回路２０は、検出回路３０での検出結果に基づいて、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４のオン・オフ制御を行う。具体的には、検出回路３０からの検出結果信号ＲＱに基づいて、ＰＷＭ信号である制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４を生成する。これらの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４によりチャージ期間の長さが制御される。

ドライバー回路１８は、制御回路２０からの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４に基づいて、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４を駆動する回路である。具体的には制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして、駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４をトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４のゲートに出力する。このドライバー回路１８は、制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４を出力するプリドライバーＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を有する。

次に図２（Ａ）、図２（Ｂ）を用いて本実施形態の回路装置のブリッジ回路１０の動作について説明する。

図２（Ａ）に示すように、チャージ期間では、トランジスターＱ１、Ｑ４がオンになる。これにより、高電位側の電源ＶＢＢからトランジスターＱ１、モーター１００（モーターコイル）、トランジスターＱ４、センス抵抗ＲＳを介して低電位側の電源ＶＳＳ（ＧＮＤ）に、チャージ電流ＩＣが流れる。なおトランジスターＱ１のゲートを駆動するプリドライバーＰＲ１は、電源ＶＢＢと電源ＶＳＨ（＝ＶＢＢ−ＶＤＤ＝ＶＢＢ−５Ｖ）との間に直列接続されるＰ型のトランジスターＴ１１とＮ型のトランジスターＴ１２を有する。プリドライバーＰＲ３も同様である。

一方、ディケイ期間では、図２（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、電源ＶＳＳからセンス抵抗ＲＳ、トランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢに、ディケイ電流ＩＤが流れる。これらのチャージ電流ＩＣ、ディケイ電流ＩＤは、いずれもモーター１００の正極側端子から負極側端子へと流れることになる。

そして、トランジスターＱ２、Ｑ４のソースが接続されるノードＮ３と電源ＶＳＳのノードとの間にはセンス抵抗ＲＳが設けられており、図１の比較回路ＣＰが、ノードＮ３の電圧ＶＳと基準電圧ＶＲとを比較する。そして図３に示すように、制御回路２０は、ブリッジ回路１０に流れるチョッピング電流ＩＣＰを一定に保つチョッピング動作の制御を行う。具体的には制御回路２０は、チョッピング電流ＩＣＰが一定になるようにＰＷＭ信号（ＩＮ１〜ＩＮ４）のパルス幅を制御し、そのＰＷＭ信号に基づいて、トランジスターＱ１〜Ｑ４のオン・オフが制御される。

例えば図３のタイミングｔ０でモーター１００の駆動が開始されると、図２（Ａ）に示すチャージ期間となり、トランジスターＱ１、Ｑ４がオンになり、トランジスターＱ２、Ｑ３がオフになる。これにより、電源ＶＢＢからトランジスターＱ１、モーター１００、トランジスターＱ４を介して電源ＶＳＳへと、駆動電流（チャージ電流ＩＣ）が流れる。そしてタイミングｔ１で、モーター１００の駆動電流がチョッピング電流ＩＣＰに達すると、ディケイ期間ＴＤ１に切り替わる。具体的には、駆動電流が大きくなり、ノードＮ３の電圧ＶＳが基準電圧ＶＲを越えると、比較回路ＣＰの比較結果信号ＲＱがローレベルからハイレベルになり、タイミングｔ１でディケイ期間ＴＤ１に切り替わる。このタイミングｔ１でのモーター１００の駆動電流がチョッピング電流ＩＣＰであり、電圧ＶＳの検出によりチョッピング電流ＩＣＰが検出されたことになる。

ディケイ期間ＴＤ１に切り替わると、図２（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、トランジスターＱ１、Ｑ４がオフになる。これにより、電源ＶＳＳからセンス抵抗ＲＳ、トランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢへと、駆動電流（ディケイ電流ＩＤ）が流れる。このディケイ期間ＴＤ１では、図３に示すようにモーター１００の駆動電流は時間経過とともに減少して行く。

そして制御回路２０は、例えばタイマー（カウンター回路）等を用いて、ディケイ期間ＴＤ１の開始から所定時間が経過したことを検出し、ディケイ期間ＴＤ１からチャージ期間ＴＣ１に切り替える。チャージ期間ＴＣ１では、モーター１００の駆動電流が増加し、チョッピング電流ＩＣＰに達すると、再びディケイ期間ＴＤ２に切り替わる。以降、これを繰り返すことで、駆動電流のピーク電流であるチョッピング電流ＩＣＰが一定になるような制御が行われて、モーター１００の回転速度が一定に保たれる。

なお、ブリッジ回路１０（出力回路）を構成するハイサイド側やローサイド側のトランジスターＱ１〜Ｑ４は、制御回路２０等を構成するトランジスターよりも高耐圧のトランジスターにより形成される。具体的には、制御回路２０、検出回路３０等は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のトランジスターにより形成され、ブリッジ回路１０のトランジスターＱ１〜Ｑ４はＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）構造のトランジスターにより形成される。

また、以上では、駆動対象を駆動する出力回路がＨブリッジ型のブリッジ回路である場合について説明したが、本実施形態はこれに限定されない。例えば本実施形態の出力回路はブリッジ回路１０の回路構成には限定されず、ハーフブリッジ型等の回路構成であってもよい。この場合にはブリッジ回路１０としてトランジスターＱ３、Ｑ４は設けられず、トランジスターＱ１、Ｑ２が設けられることになる。

また、以上では、回路装置が、モーター１００を駆動するモータードライバーである場合を例にとり説明したが、本実施形態の回路装置の駆動対象はモーター１００には限定されず、インダクター（コイル）を有する様々な素子、デバイスを駆動対象とすることができる。また図１ではセンス抵抗ＲＳの一端の電圧ＶＳを検出することで、ブリッジ回路１０のトランジスターＱ１〜Ｑ４のオン・オフ制御を行う例について説明したが、本実施形態はこれに限定されない。例えばセンス抵抗ＲＳを用いずにブリッジ回路１０に流れる電流を検出して、トランジスターＱ１〜Ｑ４のオン・オフ制御を行うようにしてもよい。

２．不良検出
次に本実施形態のトランジスターの不良検出手法について説明する。図４は本実施形態の不良検出手法を実現する回路装置の構成例である。

本実施形態では、ブリッジ回路１０（出力回路）のハイサイド側のトランジスターＱ１、Ｑ３とローサイド側トランジスターＱ２、Ｑ４のうちの少なくとも１つのトランジスターは、並列接続された第１〜第ｎ（ｎは２以上の整数）のトランジスターにより構成される。そして回路装置は、第１〜第ｎのトランジスターの各トランジスターのドレインに各パッドが接続され、少なくとも１つのトランジスターの不良検出に使用される第１〜第ｎのパッドを更に含む。

例えば図４の構成例では、ローサイド側のトランジスターＱ２が、並列接続された複数のトランジスターＴＮ１、ＴＮ２、ＴＮ３（広義には第１〜第ｎのトランジスター）により構成されている。即ち、トランジスターＱ２が複数のトランジスターＴＮ１、ＴＮ２、ＴＮ３に分割されている。そして回路装置は、ＴＮ１、ＴＮ２、ＴＮ３の各トランジスターに各パッドが接続される複数のパッドＰＤ１、ＰＤ２、ＰＤ３（広義には第１〜第ｎのパッド）を有する。これらのパッドＰＤ１、ＰＤ２、ＰＤ３は、ブリッジ回路１０のトランジスターＱ２の不良検出に使用される。例えばパッドＰＤ１、ＰＤ２、ＰＤ３は、半導体ウェハーでの回路装置（半導体チップ）の電気的特性の検査（Ｐ検）において、トランジスターＱ２の不良検出のために使用される。例えば当該検査において、パッドＰＤ１、ＰＤ２、ＰＤ３にプローブが当てられ、トランジスターＱ２に不良（故障）が発生しているか否かがテスター（ＩＣテスター）により検査される。

例えば図４では、トランジスターＴＮ１、ＴＮ２、ＴＮ３は、ハイサイド側のトランジスターＱ１のドレインが接続されるノードＮ１と、センス抵抗ＲＳの一端が接続されるノードＮ３との間に並列接続される。これらのトランジスターＴＮ１、ＴＮ２、ＴＮ３はＮ型のトランジスターであり、高耐圧のトランジスター（ＤＭＯＳ）である。またトランジスターＴＮ１、ＴＮ２、ＴＮ３のサイズ（Ｗ／Ｌ）は例えば同じサイズとすることができるが、トランジスターＴＮ１、ＴＮ２、ＴＮ３のサイズを異なるサイズ（例えば１対２対４のサイズ比等）としてもよい。

パッドＰＤ１、ＰＤ２、ＰＤ３は、各々、トランジスターＴＮ１、ＴＮ２、ＴＮ３のドレインに接続される。パッドＰＤ１、ＰＤ２、ＰＤ３はハイサイド側のトランジスターＱ１のドレインにも接続される。パッドＰＤ１、ＰＤ２、ＰＤ３は回路装置の半導体チップの端子として機能するものであり、例えば後述するようにパッシベーション（保護膜）に形成された開口等により実現される。

トランジスターＴＮ１、ＴＮ２、ＴＮ３のソースは、センス抵抗ＲＳの一端が接続されるノードＮ３に接続される。そしてトランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートには、ドライバー回路１８からの駆動信号ＤＧ２が入力される。

具体的にはドライバー回路１８はプリドライバーＰＲ２を含み、プリドライバーＰＲ２は直列接続されたＰ型のトランジスターＴＡ１とＮ型のトランジスターＴＡ２を有する。これらのトランジスターＴＡ１、ＴＡ２は、電源ＶＤＤ（例えば５Ｖ）と電源ＶＳＳ（例えばＧＮＤ）の間に直列接続される。トランジスターＴＡ１、ＴＡ２のゲートには制御回路２０からの制御信号ＩＮ２（レベルシフト後の信号）が入力される。そして制御信号ＩＮ２をプリドライバーＰＲ２によりバッファリングした信号が、駆動信号ＤＧ２としてトランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに入力される。

なおトランジスターＴＡ１とプリドライバーＰＲ２の出力ノードＮＧ２の間には、抵抗ＲＡ１が設けられる。抵抗ＲＡ１は駆動信号ＤＧ２の傾き（時間に対する電圧変化の傾き）を調整するためのものである。抵抗ＲＡ１を設けることで、駆動信号ＤＧ２の波形を鈍らせ、ブリッジ回路１０のトランジスターＱ２（ＴＮ１、ＴＮ２、ＴＮ３）のオン・オフに伴い発生するノイズを低減する。またノードＮＧ２と低電位側電源（ＶＳＳ）との間にはプルダウン抵抗ＲＤが設けられている。このようなプルダウン抵抗ＲＤを設けることで、何らかの理由でプリドライバーＰＲ２の出力が安定しなかった場合等にも、ノードＮＧ２が低電位側電源の電位に設定されて、トランジスターＱ２がオフ状態になることが保証される。

図４では、ブリッジ回路１０のローサイド側のトランジスターＱ２が複数のトランジスターに分割される場合の例を示したが、本実施形態はこれに限定されない。本実施形態ではブリッジ回路１０のトランジスターＱ１〜Ｑ４の少なくとも１つのトランジスターが複数のトランジスターに分割されていればよい。

例えば図５では、ブリッジ回路１０のローサイド側のトランジスターＱ２に加えて、ハイサイド側のトランジスターＱ１も、並列接続された複数のトランジスターＴＰ１、ＴＰ２、ＴＰ３（第１〜第ｎのトランジスター）により構成されている。例えばＰ型のトランジスターＴＰ１、ＴＰ２、ＴＰ３のソースは高電位側電源ＶＢＢのノードに接続される。高電位側電源ＶＢＢは、例えばモーター１００を駆動するための高電圧の電源（例えば４０〜５０Ｖ）である。トランジスターＴＰ１、ＴＰ２、ＴＰ３のドレインは、各々、パッドＰＤ１、ＰＤ２、ＰＤ３に接続される。即ち、パッドＰＤ１、ＰＤ２、ＰＤ３は、ローサイド側のトランジスターＱ２を構成するトランジスターＴＮ１、ＴＮ２、ＴＮ３のドレインに接続されると共に、ハイサイド側のトランジスターＱ１を構成するトランジスターＴＰ１、ＴＰ２、ＴＰ３のドレインにも接続される。

トランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートには、ドライバー回路１８からの駆動信号ＤＧ１が入力される。具体的にはドライバー回路１８はプリドライバーＰＲ１を含み、プリドライバーＰＲ１は直列接続されたＰ型のトランジスターＴＡ３とＮ型のトランジスターＴＡ４を有する。これらのトランジスターＴＡ３、ＴＡ４は、電源ＶＢＢと電源ＶＳＨ（＝ＶＢＢ−ＶＤＤ＝ＶＢＢ−５Ｖ）の間に直列接続される。トランジスターＴＡ３、ＴＡ４のゲートには制御回路２０からの制御信号ＩＮ１（レベルシフト後の信号）が入力される。そして制御信号ＩＮ１をプリドライバーＰＲ１によりバッファリングした信号が、駆動信号ＤＧ１としてトランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートに入力される。

なおプリドライバーＰＲ１の出力ノードＮＧ１とトランジスターＴＡ４との間には、抵抗ＲＡ２が設けられる。抵抗ＲＡ２は駆動信号ＤＧ１の傾きを調整するためのものである。抵抗ＲＡ２を設けることで、駆動信号ＤＧ１の波形を鈍らせ、ブリッジ回路１０のトランジスターＱ１（ＴＰ１、ＴＰ２、ＴＰ３）のオン・オフに伴い発生するノイズを低減する。またノードＮＧ１と高電位側電源（ＶＢＢ）との間にはプルアップ抵抗ＲＵが設けられている。このようなプルアップ抵抗ＲＵを設けることで、何らかの理由でプリドライバーＰＲ２の出力が安定しなかった場合等にも、ノードＮＧ１が高電位側電源の電位に設定されて、トランジスターＱ１がオフ状態になることが保証される。

また図４、図５ではブリッジ回路１０の各トランジスターの分割数が３個である場合について示したが、本実施形態はこれに限定されず、分割数は２個であってもよいし、４個以上であってもよい。

例えば図６では、ブリッジ回路１０のトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の各々が、並列接続された２個のトランジスターにより構成される。また回路装置はこれらのトランジスターに接続されるパッドＰＤ１、ＰＤ２、ＰＥ１、ＰＥ２を有する。

例えばトランジスターＱ１は、並列接続されたトランジスターＴＰ１、ＴＰ２により構成され、トランジスターＱ２は、並列接続されたトランジスターＴＮ１、ＴＮ２により構成される。トランジスターＴＰ１、ＴＰ２のゲートには、ドライバー回路１８（プリドライバーＰＲ１）からの駆動信号ＤＧ１が入力され、トランジスターＴＮ１、ＴＮ２のゲートには、ドライバー回路１８（プリドライバーＰＲ２）からの駆動信号ＤＧ２が入力される。そしてパッドＰＤ１は、トランジスターＴＰ１のドレイン及びトランジスターＴＮ１のドレインに接続され、パッドＰＤ２は、トランジスターＴＰ２のドレイン及びトランジスターＴＮ２のドレインに接続される。

またトランジスターＱ３は、並列接続されたトランジスターＴＰ３、ＴＰ４により構成され、トランジスターＱ４は、並列接続されたトランジスターＴＮ３、ＴＮ４により構成される。トランジスターＴＰ３、ＴＰ４のゲートには、ドライバー回路１８（プリドライバーＰＲ３）からの駆動信号ＤＧ３が入力され、トランジスターＴＮ３、ＴＮ４のゲートには、ドライバー回路１８（プリドライバーＰＲ４）からの駆動信号ＤＧ４が入力される。そしてパッドＰＥ１はトランジスターＴＰ３のドレイン及びトランジスターＴＮ３のドレインに接続され、パッドＰＥ２はトランジスターＴＰ４のドレイン及びトランジスターＴＮ４のドレインに接続される。

図７は回路装置の全体構成例を示す図である。図７に示すように本実施形態の回路装置は、パッドＰＤ１、ＰＤ２（第１〜第ｎのパッド）に接続され、ブリッジ回路１０の駆動対象であるモーター１００（モーター１００の一端）に接続される駆動端子ＴＭ１を有する。またパッドＰＥ１、ＰＥ２（第１〜第ｎのパッド）に接続され、ブリッジ回路１０の駆動対象であるモーター１００（モーター１００の他端）に接続される駆動端子ＴＭ２を有する。更に具体的には、回路装置は、半導体チップ１１０とパッケージ１２０とボンディング用のワイヤーＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を有する。

半導体チップ１１０は、ブリッジ回路１０と、制御回路２０と、ドライバー回路１８と、パッドＰＤ１、ＰＤ２、ＰＥ１、ＰＥ２（広義には第１〜第ｎのパッド）を有する。半導体チップ１１０は、半導体の基板に回路装置を構成するトランジスター等の回路素子が形成されたものである。パッケージ１２０は、半導体チップ１１０が実装されるものであり、駆動端子ＴＭ１、ＴＭ２を有する。駆動端子ＴＭ１、ＴＭ２は、パッケージ１２０のピンに相当するものであり、回路装置（パッケージ１２０）が実装される回路基板上の配線等を介して、モーター１００（駆動対象）に電気的に接続される。即ち、駆動端子ＴＭ１、ＴＭ２は、図１、図４等のノードＮ１、Ｎ２をモーター１００に接続するための外部接続端子である。

ボンディング用のワイヤーＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４（広義には第１〜第ｎのワイヤー）は、パッドＰＤ１、ＰＤ２、ＰＥ１、ＰＥ２（第１〜第ｎのパッド）と駆動端子ＴＭ１、ＴＭ２を接続するための金属製のワイヤーである。例えば駆動端子ＴＭ１は、ボンディング用のワイヤーＷＬ１、ＷＬ２によりパッドＰＤ１、ＰＤ２に電気的に接続される。即ち、パッドＰＤ１、ＰＤ２は駆動端子ＴＭ１にダブルボンディング（広義にはマルチボンディング）される。駆動端子ＴＭ２は、ボンディング用のワイヤーＷＬ３、ＷＬ４によりパッドＰＥ１、ＰＥ２に電気的に接続される。即ち、パッドＰＥ１、ＰＥ２は駆動端子ＴＭ２にダブルボンディングされる。このようにダブルボンディングすることで、回路装置の実動作時（通常動作時）において、ボンディング用のワイヤーの抵抗や接触抵抗などの寄生抵抗を低減できるため、寄生抵抗に起因するブリッジ回路１０の駆動特性の悪化を低減できるようになる。

例えば半導体チップ１１０のダイシング前の半導体ウェハーの状態において、パッドＰＤ１、ＰＤ２、ＰＥ１、ＰＥ２にプローブが当てられて、外部のテスターにより、ブリッジ回路１０のトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の不良検出の検査が行われる。即ち、半導体ウェハーでの回路装置の電気的特性の検査（Ｐ検）が行われる。例えばパッドＰＤ１にプローブが当てられて、トランジスターＴＰ１やＴＮ１の検査が行われ、パッドＰＤ２にプローブが当てられて、トランジスターＴＰ２やＴＮ２の検査が行われる。またＰＥ１にプローブが当てられて、トランジスターＴＰ３やＴＮ３の検査が行われ、パッドＰＥ２にプローブが当てられて、トランジスターＴＰ４やＴＮ４の検査が行われる。

一方、図７に示すように、半導体ウェハーをダイシングすることで製造された半導体チップ１１０が、パッケージ１２０に実装された状態においては、パッドＰＤ１、ＰＤ２はワイヤーＷＬ１、ＷＬ２により駆動端子ＴＭ１にボンディングされ、パッドＰＥ１、ＰＥ２はワイヤーＷＬ３、ＷＬ４により駆動端子ＴＭ２にボンディングされる。こうすることで、回路装置の実動作時においては、図１、図４等のブリッジ回路１０のノードＮ１は、パッドＰＤ１、ＰＤ２、ワイヤーＷＬ１、ＷＬ２及び駆動端子ＴＭ１を介してモーター１００の一端に電気的に接続されるようになる。またノードＮ２は、パッドＰＥ１、ＰＥ２、ワイヤーＷＬ３、ＷＬ４及び駆動端子ＴＭ２を介してモーター１００の他端に電気的に接続されるようになる。これにより、ブリッジ回路１０によるモーター１００の駆動制御が可能になる。

以上のように本実施形態では、長大なチャネル幅（例えば数千〜数万μｍ）を有するブリッジ回路１０のトランジスターを、並列接続された複数のトランジスターに分割してレイアウト配置し、ドレインが異なる複数のトランジスターとして、パッドについてもその各々のトランジスターに対して設ける。そして、これらのパッドを用いて、検査時において、ブリッジ回路のトランジスターを複数のトランジスターとして別々に電気特性を測定できるようにする。即ち、複数のトランジスターとして電気的特性（例えばオン抵抗等）をそれぞれに比較して、複数のトランジスターが同等の性能であるかを検定し、部分的な不良を排除する。

例えば図６では、トランジスターＱ１を２個のトランジスターＴＰ１及びＴＰ２に分割し、ドレインが異なる２個のトランジスターとして、各トランジスターＴＰ１、ＴＰ２のドレインに対応してパッドＰＤ１、ＰＤ２を設ける。即ち、トランジスターＴＰ１のドレインに接続されるパッドＰＤ１と、トランジスターＴＰ２のドレインに接続されるパッドＰＤ２を別々に設ける。そして、これらのパッドＰＤ１、ＰＤ２を用いて、検査時（Ｐ検時）において、トランジスターＴＰ１、ＴＰ２の電気的特性（オン抵抗等）を別々に測定できるようにする。そして、例えばトランジスターＴＰ１とＴＰ２の電気的特性が同等の性能である場合には、トランジスターＱ１は正常であると判定し、同等の性能ではない場合には、トランジスターＱ１に不良があると判定する。即ち、長大なチャネル幅のトランジスターＱ１内に結晶欠陥等による不良部分が存在すると判定し、当該半導体チップを不良チップとして排除する。他のトランジスターＱ２、Ｑ３、Ｑ４の不良検査についても同様である。

例えば図８に本実施形態の比較例となる回路装置の構成例を示す。この比較例では、ブリッジ回路１０の出力ノードＮ１、Ｎ２の各々に対応して、１つのパッドＰ１、Ｐ２が設けられている。この比較例において、例えばトランジスターＱ１を検査（Ｐ検：ウェハーレベルでの検査）する場合には、トランジスターＱ１のゲートに適切なゲート電圧を印加し、パッドＰ１からの電流等をテスター（ＩＣテスター）で測定する。例えばリーク電流を検査する場合には、トランジスターＱ１をオフにする電圧をトランジスターＱ１のゲートに印加して、テスターで測定する。駆動能力を検査する場合には、測定に適切なレベルにオンする電圧をトランジスターＱ１のゲートに印加して、テスターで測定する。他のトランジスターＱ２、Ｑ３、Ｑ４の検査も同様である。

ここで半導体の製造プロセスの変動により、トランジスターＱ１の駆動能力は、例えば±３０％以上の範囲でバラツキが生じる。このような場合に、長大なチャンネル幅を有するブリッジ回路１０のトランジスターの一部に欠陥があり、あるべき駆動能力に対して５〜１０％程度だけ駆動能力がダウンしたとしても、検査時には、上述した±３０％のバラツキに埋もれてしまい、良品と判断される場合がある。この結果、長期の使用によって、そのトランジスターの欠陥（結晶欠陥等）に起因して、品質の信頼性に問題が生じるおそれがある。

この点、本実施形態では、ブリッジ回路１０を構成するトランジスターが複数のトランジスターに分割されている。図６を例にとれば、トランジスターＱ１が２個のトランジスターＴＰ１、ＴＰ２に分割され、ＴＰ１、ＴＰ２の各トランジスターに対応して各パッドＰＤ１、ＰＤ２が設けられる。そして、ウェハーレベルでの検査時（Ｐ検）においては、ＴＰ１、ＴＰ２の各トランジスターの電気的特性が個別に測定され、例えばトランジスターＴＰ１の測定値とトランジスターＴＰ２の測定値を比較することによって、各トランジスターに不良が発生しているか否かが判定される。トランジスターＱ２、Ｑ３、Ｑ４についても同様である。従って、本実施形態によれば、図８の比較例のようにブリッジ回路１０のトランジスターを単体で測定する場合に比べて、部分的欠陥の検出レベルが格段に向上する。

例えば不良検出のための電気的特性としてトランジスターＱ１のオン抵抗ＲＱ１を測定したとする。この場合にオン抵抗ＲＱ１には、製造プロセスにより例えば±３０％以上のバラツキが存在する。従って、長大なチャネル幅のトランジスターＱ１の一部に結晶欠陥等があり、オン抵抗ＲＱ１が±５〜１０％程度、変化した場合にも、この変化は±３０％のバラツキに埋もれてしまい、トランジスターＱ１の不良を適正に検出できない。

この点、本実施形態では、トランジスターＱ１を分割したＴＰ１、ＴＰ２の各トランジスターに対応してパッドＰＤ１、ＰＤ２が設けられている。従って、検査時にＴＰ１、ＴＰ２の各トランジスターのオン抵抗ＲＰ１、ＲＰ２を測定できるため、各トランジスターの結晶欠陥等に起因する不良を検出できる。即ち、トランジスターＴＰ１やＴＰ２に結晶欠陥等が無い場合には、オン抵抗ＲＰ１とＲＰ２はほぼ同等の抵抗値になる。これに対して、トランジスターＴＰ１、ＴＰ２の一方に結晶欠陥等がある場合には、オン抵抗ＲＰ１とＲＰ２は異なった抵抗値になる。従って、トランジスターＴＰ１、ＴＰ２の一方に結晶欠陥等があった場合には、オン抵抗ＲＰ１とＲＰ２の抵抗値の比較処理を行うことで、トランジスターの不良を検出できるようになる。このような結晶欠陥等に起因するオン抵抗の差異は、図８の比較例では、製造プロセスによるオン抵抗のバラツキに埋もれてしまい、検出することが困難である。この点、本実施形態のようにトランジスターを複数に分割し、分割した各トランジスターに対応したパッドを設けることで、当該差異をトランジスターの不良として検出することが可能になる。

例えば長大なチャネル幅を有するトランジスターでは、そのチャネル領域等に結晶欠陥等の部分的な不良があった場合に、初期の段階では、リーク電流等の測定でその部分的な不良を検出することは難しい。従って、ウェハーレベルでのリーク電流測定などの初期検査では、このような部分的な不良が見逃されてしまう可能性が高い。ところが、このような部分的な不良があると、その部分に電流が集中するなどの現象が生じるおそれがある。このため、回路装置が製品に組み込まれてからの経年変化で、その部分的不良が更に悪化し、ドレイン・ソース間のショート等の問題が生じるおそれがあり、回路装置の信頼性の低下の問題を招く。

この点、本実施形態の手法によれば、このような初期段階での部分的な不良についても、複数のトランジスター間のオン抵抗の差異等を測定することで、適正に検出することが可能になるため、回路装置の信頼性等を向上できるようになる。

図９は、テスターを用いたトランジスターの不良の具体的な検出手法の一例の説明図である。本実施形態の回路装置は、第１〜第ｎのパッドの各パッドとして、ブリッジ回路１０の第１〜第ｎのトランジスターの各トランジスターに検査電流を印加するための電流印加用パッドと、検査電流が印加されたときの第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定するための電圧測定用パッドとを有する。

具体的には図９では、トランジスターＴＮ１（第１〜第ｎの各トランジスター）に接続されるパッドＰＤ１（第１〜第ｎの各パッド）として、電流印加用パッドＰＤ１２と電圧測定用パッドＰＤ１１が設けられている。またトランジスターＴＮ２（第１〜第ｎの各トランジスター）に接続されるパッドＰＤ２（第１〜第ｎの各パッド）として、電流印加用パッドＰＤ２２と電圧測定用パッドＰＤ２１が設けられている。

そして、トランジスターＴＮ１の電気特性の測定時には、テスター１５０の電流印加部１５２（電流源）が、パッドＰＤ１２とパッドＰＤＳ２を用いて、トランジスターＴＮ１に検査電流ＩＡＰを印加（注入）する。そしてテスター１５０の電圧測定部１５４は、検査電流ＩＡＰが印加されたときのトランジスターＴＮ１のドレイン電圧ＶＤ１＝ＶＭを、パッドＰＤ１１とパッドＰＤＳ１を用いて測定する。こうすることで、トランジスターＴＮ１のオン抵抗は、ＲＴＮ１＝ＶＤ１／ＩＡＰの関係式により求めることができる。なおパッドＰＤＳ１、ＰＤＳ２は、外部のセンス抵抗ＲＳを接続するためのパッドであり、図１、図４等のノードＮ３に電気的に接続されるパッドである。

また、トランジスターＴＮ２の電気特性の測定時には、テスター１５０の電流印加部１５２が、パッドＰＤ２２とパッドＰＤＳ２を用いて、トランジスターＴＮ２に検査電流ＩＡＰを印加する。そしてテスター１５０の電圧測定部１５４は、検査電流ＩＡＰが印加されたときのトランジスターＴＮ２のドレイン電圧ＶＤ２＝ＶＭを、パッドＰＤ２１とパッドＰＤＳ１を用いて測定する。こうすることで、トランジスターＴＮ２のオン抵抗は、ＲＴＮ２＝ＶＤ２／ＩＡＰの関係式により求めることができる。

なお、ウェハーレベルでの検査時には、図９のパッドＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２、ＰＤＳ１、ＰＤＳ２にはプローブが当てられ、テスター１５０によりオン抵抗等の電気特性の測定が行われることになる。そして回路装置の実動作時には、図７や後述する図１２に示すように、これらのパッドＰＤ１１、ＰＤ２１等に対してボンディング用のワイヤーがボンディングされて、外部のモーター１００に接続される駆動端子ＴＭ１に電気的に接続されることになる。

３．レイアウト配置手法
次に本実施形態の回路装置のレイアウト配置手法について説明する。図１０（Ａ）、図１０（Ｂ）はブリッジ回路１０のレイアウト配置例を示す図である。図１０（Ａ）、図１０（Ｂ）において、トランジスターＴＮ１、ＴＮ２からＴＰ１、ＴＰ２へと向かう方向を第１の方向ＤＲ１とし、第１の方向ＤＲ１の反対方向を第２の方向ＤＲ２としている。第１の方向ＤＲ１は、例えば図７の半導体チップ１１０の第１の端辺から、第１の端辺に対向する第３の端辺へと向かう方向（例えば図７の下から上へと向かう方向）である。また第１、第２の方向ＤＲ１、ＤＲ２に交差（直交）する方向を第３の方向ＤＲ３とし、第３の方向ＤＲ３の反対方向を第４の方向ＤＲ４としている。第３の方向ＤＲ３は、例えば半導体チップ１１０の第２の端辺から、第２の端辺に対向する第４の端辺へと向かう方向（例えば図７の左から右に向かう方向）である。

なお、以下では、ブリッジ回路１０のトランジスターＱ１、Ｑ２を構成するトランジスターＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２のレイアウト配置手法について主に説明する。トランジスターＱ３、Ｑ４を構成するトランジスターＴＮ３、ＴＮ４、ＴＰ３、ＴＰ４のレイアウト配置手法は、Ｑ１、Ｑ２側と同様であるため、その説明を省略する。

図１０（Ａ）に示すように、トランジスターＴＰ１はトランジスターＴＮ１の第１の方向ＤＲ１側に配置され、トランジスターＴＰ２はトランジスターＴＮ２の第１の方向ＤＲ１側に配置される。またトランジスターＴＮ１とＴＮ２は第３の方向ＤＲ３に沿って配置され、トランジスターＴＰ１とＴＰ２も第３の方向ＤＲ３に沿って配置される。

ここで図１０（Ａ）では、トランジスターＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２のソース、ドレイン及びゲートが形成される領域が示されている。また、長大なチャネル幅（例えば数千〜数万μｍ）を有するＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２の各トランジスターは、良く知られるように、複数のユニットトランジスターにより実現されている。そして第１のユニットトランジスターの所定方向側に第２のユニットトランジスターが配置され、第２のユニットトランジスターの所定方向側に第３のユニットトランジスターが配置されるというように、これらの複数のユニットトランジスターが、各トランジスター領域において所定方向（例えば方向ＤＲ１やＤＲ３）に沿って並んで配置される。この場合に、例えば第１のユニットトランジスターのソース等の拡散領域と、隣接する第２のユニットトランジスターのソース等の拡散領域を共通領域とすることで、レイアウト面積を節約する。また複数のユニットトランジスターのソース、ドレイン、ゲートは、各々、ソース用金属層、ドレイン用金属層、ゲート用金属層により共通接続される。

そして本実施形態では、ブリッジ回路１０の第１〜第ｎのトランジスターのうちの第ｉ（１≦ｉ≦ｎ）のトランジスターのドレインを、第１の最上層金属層に接続し、第ｊ（１≦ｉ≦ｎ、ｉ≠ｊ）のトランジスターのドレインを、第１の最上層金属層とは電気的に分離された第２の最上層金属層に接続する手法を採用する。この場合に、第１〜第ｎのパッドのうちの第ｉのパッドは、第１の最上層金属層上に形成されたパッシベーションの開口となり、第ｊのパッドは、第２の最上層金属層上に形成されたパッシベーションの開口になる。

例えば図１０（Ｂ）において、金属層ＭＬＶＢは、高電位側電源ＶＢＢに電気的に接続される金属層であり、金属層ＭＬＶＳは、センス抵抗ＲＳの一端に接続されるノードＮ３に電気的に接続される金属層である。また金属層ＭＬ１は、図６のブリッジ回路１０のトランジスターＴＮ１、ＴＮ２（Ｑ２）のドレインのノードＮ１１、Ｎ１２に接続される金属層である。この金属層ＭＬ１はトランジスターＴＰ１、ＴＰ２（Ｑ１）のドレインにも接続される。金属層ＭＬ２は、ブリッジ回路１０のトランジスターＴＮ３、ＴＮ４（Ｑ４）のドレインのノードＮ２１、Ｎ２２に接続される金属層である。この金属層ＭＬ２はトランジスターＴＰ３、ＴＰ４（Ｑ３）のドレインにも接続される。

これらの金属層ＭＬＶＢ、ＭＬＶＳ、ＭＬ１、ＭＬ２は最上層（最上位）の金属層である。即ち、半導体チップに複数の金属層が形成される場合に、これらの複数の金属層のうち最も上層（上方）の金属層であり、図１１においてパッドＰＤの開口の直下にある金属層である。そして金属層ＭＬＶＢ、ＭＬＶＳ、ＭＬ１、ＭＬ２は、トランジスターＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２の上方に、いわゆるベタ配線により形成されている。

そしてパッドＰＤＢ１、ＰＤＢ２は、高電位側電源ＶＢＢ用の最上層の金属層ＭＬＶＢ上に形成された開口により実現される。パッドＰＤ１１、ＰＤ１２は、トランジスターＴＮ１、ＴＰ１のドレイン接続用の最上層の金属層ＭＬ１上に形成された開口により実現される。パッドＰＤ２１、ＰＤ２２は、トランジスターＴＮ２、ＴＰ２のドレイン接続用の最上層の金属層ＭＬ２上に形成された開口により実現される。パッドＰＤＳ１、ＰＤＳ２は、センス抵抗接続用の最上層の金属層ＭＬＶＳ上に形成された開口により実現される。即ち、これらのパッドＰＤＢ１、ＰＤＢ２、ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２、ＰＤＳ１、ＰＤＳ２（パッドＰＤ）は、図１１において、最上層金属層ＭＬＶＢ、ＭＬ１、ＭＬ２、ＭＬＶＳ（金属層ＭＬ）に形成されたパッシベーションＰＦ（絶縁保護膜）の開口により実現される。

例えばパッドＰＤＢ１、ＰＤＢ２にボンディング用のワイヤーが接続されることで、トランジスターＴＰ１、ＴＰ２のソースに高電位側電源ＶＢＢ（例えば４０〜５０Ｖ）が供給されるようになる。パッドＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤＤ２２にボンディング用のワイヤーが接続されることで、トランジスターＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２（トランジスターＱ１、Ｑ２）のドレインが、外部のモーター１００の一端に接続されるようになる。パッドＰＤＳ１、ＰＤＳ２にボンディング用のワイヤーが接続されることで、トランジスターＴＮ１、ＴＮ２のソースが、外部のセンス抵抗ＲＳの一端に接続されるようになる。

具体的には図１２に示すように、半導体チップ１１０（図７）のパッドＰＤＢ１、ＰＤＢ２は、ボンディング用のワイヤーによりパッケージ１２０の端子ＴＭＶＢにダブルボンディングされる。そして端子ＴＭＶＢには高電位側電源ＶＢＢが供給される。これによりトランジスターＴＰ１、ＴＰ２のソースに、端子ＴＭＶＢ、パッドＰＤＢ１、ＰＤＢ２、最上層金属層ＭＬＶＢを介して、高電位側電源ＶＢＢが供給されるようになる。

パッドＰＤ１１、ＰＤ２１は、駆動端子ＴＭ１にダブルボンディングされる。この駆動端子ＴＭ１は、回路装置が実装される回路基板上の配線等によりモーター１００の一端に接続される。これによりトランジスターＴＮ１、ＴＰ１のドレインが、最上層金属層ＭＬ１、パッドＰＤ１１、駆動端子ＴＭ１を介して、モーター１００の一端に電気的に接続されるようになる。またトランジスターＴＮ２、ＴＰ２のドレインが、最上層金属層ＭＬ２、パッドＰＤ２１、駆動端子ＴＭ１を介して、モーター１００の一端に電気的に接続されるようになる。

パッドＰＤＳ１、ＰＤＳ２は、ボンディング用のワイヤーによりセンス抵抗接続用の端子ＴＭＶＳにダブルボンディングされる。これによりトランジスターＴＮ１、ＴＮ２のソースが、最上層金属層ＭＬＶＳ、パッドＰＤＳ１、ＰＤＳ２、端子ＴＭＶＳを介して、センス抵抗ＲＳの一端に電気的に接続されるようになる。

またパッドＰＤ１１、ＰＤ２１は、図９で説明したように電圧測定用のパッドであり、パッドＰＤ１２、ＰＤ２２は、電流印加用のパッドである。

即ち、半導体ウェハーの状態での検査において、パッドＰＤ１１、ＰＤ１２等にプローブが当てられる。そして検査電流ＩＡＰがトランジスターＴＮ１に印加され、トランジスターＴＮ１のドレイン電圧（ソース・ドレイン間電圧）が電圧ＶＭとして測定されて、トランジスターＴＮ１のオン抵抗が求められる。同様に検査電流ＩＡＰがトランジスターＴＰ１に印加され、トランジスターＴＰ１のドレイン電圧（ソース・ドレイン間電圧）が電圧ＶＭとして測定されて、トランジスターＴＰ１のオン抵抗が求められる。

また、半導体ウェハーの状態での検査において、パッドＰＤ２１、ＰＤ２２等にプローブが当てられる。そして検査電流ＩＡＰがトランジスターＴＮ２に印加され、トランジスターＴＮ２のドレイン電圧が電圧ＶＭとして測定されて、トランジスターＴＮ２のオン抵抗が求められる。同様に検査電流ＩＡＰがトランジスターＴＰ２に印加され、トランジスターＴＰ２のドレイン電圧が電圧ＶＭとして測定されて、トランジスターＴＰ２のオン抵抗が求められる。

例えば本実施形態では、ブリッジ回路１０のトランジスターＴＮ１（第ｉトランジスター）のドレインが、最上層金属層ＭＬ１（第１の最上層金属層）に接続される。同様にトランジスターＴＰ１のドレインも、最上層金属層ＭＬ１に接続される。一方、ブリッジ回路１０のトランジスターＴＮ２のドレインは、最上層金属層ＭＬ１とは電気的に分離された最上層金属層ＭＬ２（第２の最上層金属層）に接続される。そして図１１で説明したように、パッドＰＤ１１、ＰＤ１２（パッドＰＤ１）は、最上層金属ＭＬ１上に形成されたパッシベーション（ＰＦ）の開口となっている。またパッドＰＤ２１、ＰＤ２２（パッドＰＤ２）は、最上層金属ＭＬ２上に形成されたパッシベーション（ＰＦ）の開口となっている。

このように最上層金属層ＭＬ１とＭＬ２を電気的に分離された金属層とすることで、例えば半導体ウェハーの状態での検査において、図９に示すように、トランジスターＴＮ１とＴＮ２に対して、個別に検査電流ＩＡＰを印加して、そのドレイン電圧である電圧ＶＭを測定して、そのオン抵抗を測定できるようになる。例えばトランジスターＴＮ１の検査時には、パッドＰＤ１２、最上層金属層ＭＬ１を介して検査電流ＩＡＰを印加し、パッドＰＤ１１、最上層金属層ＭＬ１を介して電圧ＶＭを測定し、そのオン抵抗を測定する。一方、トランジスターＴＮ２の検査時には、パッドＰＤ２２、最上層金属層ＭＬ２を介して検査電流ＩＡＰを印加し、パッドＰＤ２１、最上層金属層ＭＬ２を介して電圧ＶＭを測定し、そのオン抵抗を測定する。同様にトランジスターＴＰ１とＴＰ２に対しても、個別に検査電流ＩＡＰを印加して、そのドレイン電圧である電圧ＶＭを測定して、そのオン抵抗を測定する。

また図１２に示すように最上層金属層ＭＬ１、ＭＬ２は広いレイアウト面積でのベタ配線が可能であるため、その寄生抵抗を低減できる。従って、例えばモーター１００を駆動する実動作時において、トランジスターＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２のドレインとモーター１００の一端との間に存在する寄生抵抗を最小限にできる。この結果、駆動時の抵抗を軽減でき、無駄な発熱を抑えて、駆動効率を向上できるようになる。

特に図１２のようにパッドＰＤ１１、ＰＤ１２と駆動端子ＴＭ１をダブルボンディングすることで、ワイヤーの寄生抵抗や接触抵抗を軽減することができ、駆動効率を更に向上できるようになる。即ち、図９の半導体ウェハーの状態での検査時には、トランジスターＴＮ１、ＴＮ２（ＴＰ１、ＴＰ２）のオン抵抗の個別測定のために、最上層金属層ＭＬ１とＭＬ２を分離することで、トランジスターＴＮ１、ＴＮ２のドレインが電気的に接続されないようにしている。一方、回路装置の実動作時（通常動作時）においては、トランジスターＴＮ１、ＴＮ２（ＴＰ１、ＴＰ２）のドレインは共に、モーター１００の一端に電気的に接続されることになる。

そして本実施形態では、最上層金属層ＭＬ１とＭＬ２を分離するレイアウト配線を行いながら、実動作時には図１２に示すよう、最上層金属層ＭＬ１上のパッドＰＤ１１と、最上層金属層ＭＬ２上のパッドＰＤ２１とを、ダブルボンディングにより駆動端子ＴＭ１に接続している。こうすることで、半導体ウェハーの状態の検査では図９で説明したような検査手法を実現しながら、回路装置の実動作時にはモーター１００の駆動の際の寄生抵抗を軽減して、駆動効率を向上できるようになる。

４．不良検出回路
図１３に本実施形態の回路装置の他の構成例を示す。図１３では、ブリッジ回路１０のトランジスターの不良検出（故障検出）を行う不良検出回路５０が更に設けられている。不良検出回路５０は、ブリッジ回路１０の少なくとも１つのトランジスター（Ｑ１〜Ｑ４）を構成する第１〜第ｎのトランジスターに検査電流が印加されたときの第１〜第ｎのトランジスターのドレイン電圧に基づいて、ブリッジ回路１０の少なくとも１つのトランジスター（Ｑ１〜Ｑ４）の不良検出を行う回路である。この不良検出回路５０は、第１〜第ｎのトランジスターのうちの第ｉ（１≦ｉ≦ｎ）のトランジスターのドレイン電圧と第ｊ（１≦ｊ≦ｎ、ｉ≠ｊ）のトランジスターのドレイン電圧との電圧差に基づいて、少なくとも１つのトランジスター（Ｑ１〜Ｑ４）の不良検出を行う。また不良検出回路５０は、第ｉのトランジスターのドレイン電圧と第ｊのトランジスターのドレイン電圧の電圧差を検出するためのオフセット付きコンパレーター５２を有する。

具体的には図１３では、不良検出回路５０は、ブリッジ回路１０のトランジスターＱ２を構成するトランジスターＴＮ１、ＴＮ２（第１〜第ｎのトランジスター）に検査電流（例えば図９のＩＡＰ）が印加されたときのトランジスターＴＮ１、ＴＮ２のドレインの電圧Ｖ１１、Ｖ１２（パッドＰＤ１、ＰＤ２の電圧）に基づいて、トランジスターＱ２の不良検出を行う。例えばトランジスターＴＮ１（第ｉのトランジスター）のドレインの電圧Ｖ１１（パッドＰＤ１の電圧）とトランジスターＴＮ２（第ｊのトランジスター）のドレインの電圧Ｖ１２（パッドＰＤ２の電圧）の電圧差ＶＤＦに基づいて、トランジスターＱ２の不良検出を行う。例えば、オフセット付きコンパレーター５２がトランジスターＴＮ１のドレインの電圧Ｖ１１とトランジスターＴＮ２のドレインの電圧Ｖ１２の電圧差ＶＤＦを検出すること、トランジスターＱ２の不良検出を行う。

なお、不良検出回路５０は、ブリッジ回路１０のトランジスターＱ１を構成するトランジスターＴＰ１、ＴＰ２（第１〜第ｎのトランジスター）に検査電流が印加されたときのトランジスターＴＰ１、ＴＰ２のドレインの電圧Ｖ１１、Ｖ１２に基づいて、トランジスターＱ１の不良検出も行う。例えばトランジスターＴＰ１（第ｉのトランジスター）のドレインの電圧Ｖ１１とトランジスターＴＰ２（第ｊのトランジスター）のドレインの電圧Ｖ１２の電圧差ＶＤＦに基づいて、トランジスターＱ１の不良検出を行う。例えば、オフセット付きコンパレーター５２がトランジスターＴＰ１のドレインの電圧Ｖ１１とトランジスターＴＰ２のドレインの電圧Ｖ１２の電圧差ＶＤＦを検出すること、トランジスターＱ１の不良検出を行う。トランジスターＱ３、Ｑ４の不良検出もトランジスターＱ１、Ｑ２と同様の不良検出手法で実現できる。

例えばオフセット付きコンパレーター５２は、差動部と、差動部の出力に接続される出力部を有する。差動部は、電流源と、カレントミラー回路と、カレントミラー回路からの電流が流れる差動対トランジスターを有する。オフセット付きコンパレーター５２のオフセット電圧ＶＯＦＦは、この差動対トランジスターを構成する第１、第２のトランジスターのトランジスターサイズを異ならせることなどで実現できる。例えば第１のトランジスターのトランジスターサイズ（Ｗ／Ｌ）を第２のトランジスターのトランジスターサイズよりも大きくしたり、小さくする。第１のトランジスターのゲート、第２のトランジスターのゲートは、各々、例えばオフセット付きコンパレーター５２の第１の入力端子（例えば非反転入力端子）、第２の入力端子（例えば反転入力端子）になる。そしてオフセット付きコンパレーター５２は、電圧Ｖ１１（ノードＮ１１の電圧）と電圧Ｖ１２（ノードＮ１２の電圧）の電圧差ＶＤＦがオフセット電圧ＶＯＦＦよりも大きくなった場合に、不良検出信号をアクティブにする。

例えば図９の手法のように外部のテスター１５０によりトランジスターＴＮ１、ＴＮ２のドレインの電圧を検出する手法では、ノイズ等が原因で不良検出を適切に実現できないおそれがある。即ち、長大なチャネル幅を有するトランジスターＴＮ１又はＴＮ２の一部に結晶欠陥等があった場合に、トランジスターＴＮ１のドレインの電圧とトランジスターＴＮ２のドレインの電圧の電圧差は微少であるため、この電圧差がノイズに埋もれてしまい、この電圧差を適正に検出できないおそれがある。

この点、図１３のように、回路装置の内部に不良検出回路５０を設けて、電圧Ｖ１１、Ｖ１２の電圧差ＶＤＦを検出する手法によれば、ノイズ等による悪影響を最小限に抑えることができる。即ち、微少な電圧差ＶＤＦであっても、内部の不良検出回路５０によって検出して、不良検出を適正に実現することが可能になる。例えばオフセット付きコンパレーター５２を用いれば、差動対トランジスターである第１、第２のトランジスターのトランジスターサイズの設定により、微少電圧のオフセット電圧ＶＯＦＦを実現できるため、微少な電圧差ＶＤＦも適正に検出できる。従って、ブリッジ回路１０のトランジスターの不良検出の適正な検出を実現することが可能になる。

図１４は不良検出回路５０の更に詳細な構成例を示す図である。図１４の不良検出回路５０は、オフセット付きコンパレーター５２として、第１のオフセット付きコンパレーターＣＰ１と第２のオフセット付きコンパレーターＣＰ２を含む。また不良検出回路５０は、不良検出の判断処理を行う判断部５４を含むことができる。

第１のオフセット付きコンパレーターＣＰ１は、電圧Ｖ１１（第ｉのトランジスターのドレイン電圧）が非反転入力端子に入力され、電圧Ｖ１２（第ｊのトランジスターのドレイン電圧）が反転入力端子に入力される。そして不良検出信号ＣＱ１を出力する。第２のオフセット付きコンパレーターＣＰ２は、電圧Ｖ１１が反転入力端子に入力され、電圧Ｖ１２が非反転入力端子に入力される。そして不良検出信号ＣＱ２を出力する。判断部５４は、第１、第２のオフセット付きコンパレーターＣＰ１、ＣＰ２からの不良検出信号ＣＱ１、ＣＱ２に基づいて、トランジスターＱ２に不良が発生したか否かを判断する。

例えばトランジスターＴＮ１、ＴＮ２のいずれか一方に結晶欠陥等があり、Ｖ１１−Ｖ１２＞ＶＯＦＦになったとする。即ち、電圧Ｖ１１と電圧Ｖ１２の電圧差Ｖ１１−Ｖ１２が、第１のオフセット付きコンパレーターＣＰ１のオフセット電圧ＶＯＦＦよりも大きくなったとする。この場合には第１のオフセット付きコンパレーターＣＰ１からの不良検出信号ＣＱ１がアクティブ（例えばＨレベル）になり、判断部５４は、トランジスターＱ２に不良が発生したと判断する。またトランジスターＴＮ１、ＴＮ２のいずれか一方に結晶欠陥等があり、Ｖ１２−Ｖ１１＞ＶＯＦＦになったとする。即ち、電圧Ｖ１２と電圧Ｖ１１の電圧差Ｖ１２−Ｖ１１が、第２のオフセット付きコンパレーターＣＰ２のオフセット電圧ＶＯＦＦよりも大きくなったとする。この場合には第２のオフセット付きコンパレーターＣＰ２からの不良検出信号ＣＱ２がアクティブ（例えばＨレベル）になり、判断部５４は、トランジスターＱ２に不良が発生したと判断する。このように２個の第１、第２のオフセット付きコンパレーターＣＰ１、ＣＰ２を設けることで、トランジスターＴＮ１、ＴＮ２のいずれか一方の結晶欠陥等により、電圧Ｖ１１が電圧Ｖ１２よりも大きくなった場合、或いは電圧Ｖ１２が電圧Ｖ１１よりも大きくなった場合にも、これをトランジスターＱ２の不良の発生として適正に検出することが可能になる。

５．電子機器
図１５に、本実施形態の回路装置２００（モータードライバー）が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。

入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２００（モータードライバー）に指示を送り、回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１導電型、第２導電型、駆動対象、出力回路等）と共に記載された用語（Ｐ型、Ｎ型、モーター、ブリッジ回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置の構成、動作及び配置構成等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

Ｑ１、Ｑ３ ハイサイド側トランジスター、Ｑ２、Ｑ４ ローサイド側トランジスター、
ＰＲ１〜ＰＲ４ プリドライバー、ＤＡＣ Ｄ／Ａ変換回路、ＣＰ 比較回路、
ＤＧ１〜ＤＧ４ 駆動信号、ＩＮ１〜ＩＮ４ 制御信号、ＲＳ センス抵抗、
ＴＰ１〜ＴＰ４、ＴＮ１〜ＴＮ４ トランジスター（第１〜第ｎのトランジスター）、
ＰＤ１〜ＰＤ３、ＰＥ１、ＰＥ２ パッド（第１〜第ｎのパッド）、
ＷＬ１〜ＷＬ４ ワイヤー（第１〜第ｎのワイヤー）、
ＴＡ１〜ＴＡ４ トランジスター、ＲＤ プルダウン抵抗、ＲＵ プルアップ抵抗、
ＰＤ１１、ＰＤ２１ 電圧測定用パッド、ＰＤ１２、ＰＤ２２ 電流印加用パッド、
ＭＬ１、ＭＬ２、ＭＬＶＢ、ＭＬＶＳ 最上層金属層、
ＰＤＢ１、ＰＤＢ２、ＰＤＳ１、ＰＤＳ２ パッド、
ＴＭ１、ＴＭ２ 駆動端子、ＴＭＶＢ、ＴＭＶＳ 端子、
ＣＰ１、ＣＰ２ 第１、第２のオフセット付きコンパレーター、
１０ ブリッジ回路（出力回路）、１８ ドライバー回路、２０ 制御回路、
３０ 検出回路、３２ 基準電圧生成回路、５０ 不良検出回路、
５２ オフセット付きコンパレーター、５４ 判断部、１００ モーター、
１１０ 半導体チップ、１２０ パッケージ、１５０ テスター、
１５２ 電流印加部、１５４ 電圧測定部、
２００ 回路装置、３００ 処理部、３１０ 記憶部、３２０ 操作部、
３３０ 入出力部

Claims (9)

1. ハイサイド側のトランジスターとローサイド側のトランジスターとを有する出力回路と、
   前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのオン・オフを制御する制御回路と、
   前記制御回路からの制御信号に基づいて前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターを駆動するドライバー回路と、
   を含み、
   前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのうちの少なくとも１つのトランジスターは、並列接続された第１〜第ｎのトランジスターにより構成され、
   前記第１〜第ｎのトランジスターの各トランジスターのドレインに接続される第１〜第ｎのパッドと、
   前記第１〜第ｎのパッドに接続され、前記出力回路の駆動対象に接続される駆動端子と、
   を更に含むことを特徴とする回路装置。
2. 請求項１において、
   前記出力回路と、前記制御回路と、前記ドライバー回路と、前記第１〜第ｎのパッドとを有する半導体チップと、
   前記駆動端子を有するパッケージと、
   前記第１〜第ｎのパッドと前記駆動端子を接続する第１〜第ｎのワイヤーと、
   を含むことを特徴とする回路装置。
3. 請求項１または２において、
   前記第１〜第ｎのパッドの各パッドとして、前記第１〜第ｎのトランジスターの各トランジスターに検査電流を印加するための電流印加用パッドと、前記検査電流が印加されたときの前記第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定するための電圧測定用パッドとを含むことを特徴とする回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１〜第ｎのトランジスターのうちの第ｉのトランジスターのドレインは、第１の最上層金属層に接続され、
   前記第１〜第ｎのトランジスターのうちの第ｊのトランジスターのドレインは、前記第１の最上層金属層とは電気的に分離された第２の最上層金属層に接続され、
   前記第１〜第ｎのパッドのうちの第ｉのパッドは、前記第１の最上層金属層上に形成されたパッシベーションの開口であり、
   前記第１〜第ｎのパッドのうちの第ｊのパッドは、前記第２の最上層金属層上に形成されたパッシベーションの開口であることを特徴とする回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記第１〜第ｎのトランジスターに検査電流が印加されたときの前記第１〜第ｎのトランジスターのドレイン電圧に基づいて、前記少なくとも１つのトランジスターの不良検出を行う不良検出回路を含むことを特徴とする回路装置。
6. 請求項５において、
   前記不良検出回路は、
   前記第１〜第ｎのトランジスターのうちの第ｉのトランジスターのドレイン電圧と第ｊのトランジスターのドレイン電圧との電圧差に基づいて、前記少なくとも１つのトランジスターの不良検出を行うことを特徴とする回路装置。
7. 請求項６において、
   前記不良検出回路は、
   前記第ｉのトランジスターのドレイン電圧と前記第ｊのトランジスターのドレイン電圧の前記電圧差を検出するためのオフセット付きコンパレーターを含むことを特徴とする回路装置。
8. 請求項７において、
   前記不良検出回路は、
   前記オフセット付きコンパレーターとして、
   前記第ｉのトランジスターのドレイン電圧が非反転入力端子に入力され、前記第ｊのトランジスターのドレイン電圧が反転入力端子に入力される第１のオフセット付きコンパレーターと、
   前記第ｉのトランジスターのドレイン電圧が反転入力端子に入力され、前記第ｊのトランジスターのドレイン電圧が非反転入力端子に入力される第２のオフセット付きコンパレーターと、
   を含むことを特徴とする回路装置。
9. 請求項１乃至８のいずれかに記載の回路装置を含むことを特徴とする電子機器。

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