CN105553465A - 电路装置以及电子设备 - Google Patents

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Abstract

本发明涉及一种电路装置以及电子设备。输出大电流的输出电路的输出晶体管存在局部性具有不良状况的可能性，但有时由于晶体管非常大而无法对局部不良进行检测。因此，本发明在输出电路中，将一个输出晶体管分割为多个，并设置以与该各个晶体管相对应的方式而连接的多个衬垫。每个衬垫均能够实施各个被分割的晶体管的不良检测，并且将至少数个衬垫与基板等的一个相同的输出端子连接。

Description

电路装置以及电子设备
技术领域
本发明涉及一种电路装置以及电子设备等。
背景技术
在对电机等的驱动对象进行驱动的电路装置中，对于构成输出电路的晶体管而言，为了使其具有足够的驱动能力而要求有长大的沟道宽度。因此，由于输出电路的晶体管的布局面积也将变得非常大，因此在一个晶体管内产生由结晶缺陷等造成的不良部分的概率较高。
在此，作为电机驱动器的现有技术而例如已知有专利文献1所公开的技术。此外，在专利文献2中公开了一种如下的不良检测方法，即，将电路装置分割为多个电路块，并对各个电路块的漏电流与其他电路块的漏电流进行比较，在漏电流之差为预定值以上的情况下，判断为存在不良。
然而，迄今为止仍未提出有适于具有对电机等的驱动对象进行驱动的输出电路的电路装置的不良检测方法。
专利文献1：日本特开2003-189683号公报
专利文献2：日本特开2002-277503号公报
发明内容
根据本发明的几个方式，能够提供一种能够实现适于具有输出电路的电路装置的不良检测方法的电路装置以及电子设备等。
本发明的一个方式涉及一种电路装置，包括：输出电路，其具有高压侧的晶体管与低压侧的晶体管；控制电路，其对所述高压侧的晶体管与所述低压侧的晶体管的导通与断开进行控制；驱动器电路，其根据来自所述控制电路的控制信号而对所述高压侧的晶体管与所述低压侧的晶体管进行驱动，所述高压侧的晶体管与所述低压侧的晶体管中的至少一个晶体管由并联连接的第1～第n晶体管构成，所述电路装置还包括第1～第n衬垫，各个衬垫与所述第1～第n晶体管的各个晶体管的漏极连接，并且所述第1～第n衬垫被使用于所述至少一个晶体管的不良检测。
在本发明的一个方式中，在具有输出电路的电路装置中，输出电路的高压侧与低压侧的晶体管中的至少一个晶体管由并联连接的第1～第n晶体管构成。而且，各个衬垫被连接在这些第1～第n晶体管的各个晶体管的漏极上，并且被使用于不良检测的第1～第n衬垫被设置在电路装置中。由此，在构成输出电路的晶体管的第1～第n晶体管中的任意晶体管的区域内存在有结晶缺陷等的缺陷的情况下，使用第1～第n衬垫中的与该晶体管对应设置的衬垫，而能够对该缺陷进行检测。因此，即使在输出电路的高压侧与低压侧的晶体管例如具有长大的沟道宽度的情况下，也能够适当地对该晶体管的不良进行检测，从而能够实现适于具有输出电路的电路装置的不良检测方法。
此外，在本发明的一个方式中，可以为，包括驱动端子，所述驱动端子与所述第1～第n衬垫连接，且与所述输出电路的驱动对象连接。
如果采用这种方式，则在电路装置的检查时，能够使用各个第1～第n衬垫来实现输出电路的晶体管的不良检测，并且在电路装置的通常动作时，能够使用与第1～第n衬垫连接的驱动端子而通过输出电路来对驱动对象进行驱动。
此外，在本发明的一个方式中，可以为，包括：半导体芯片，其具有所述输出电路、所述控制电路、所述驱动器电路和所述第1～第n衬垫；外壳，其具有所述驱动端子；第1～第n引线，其对所述第1～第n衬垫和所述驱动端子进行连接。
如果采用这种方式，则能够经由第1～第n引线而使用与第1～第n衬垫连接的外壳的驱动端子，进而通过输出电路来对驱动对象进行驱动。
此外，在本发明的一个方式中，可以为，作为所述第1～第n衬垫的各个衬垫而包括用于向所述第1～第n晶体管的各个晶体管施加检查电流的电流施加用衬垫、与用于对被施加了所述检查电流时的所述第1～第n晶体管的各个晶体管的漏极电压进行测定的电压测定用衬垫。
如果采用这种方式，则能够在电路装置的检查时，使用电流施加用衬垫而向第1～第n晶体管的各个晶体管施加检查电流。而且，通过使用电压测定用衬垫而对第1～第n晶体管的各个晶体管的漏极电压进行测定，从而能够对由第1～第n晶体管构成的输出电路的晶体管的不良进行检测。
此外，在本发明的一个方式中，也可以为，所述第1～第n晶体管中的第i晶体管的漏极与第一最上层金属层连接，所述第1～第n晶体管中的第j晶体管的漏极与第二最上层金属层连接，所述第二最上层金属层与所述第一的最上层金属层电分离，所述第1～第n衬垫中的第i衬垫为所述第一的最上层金属层上所形成的钝化膜的开口，所述第1～第n衬垫中的第j衬垫为所述第二的最上层金属层上所形成的钝化膜的开口。
如果采用这种方式，则对于第1～第n晶体管的第i晶体管的漏极电压而言，能够经由第一最上层金属层而通过第i衬垫来进行测定。另一方面，对于第j晶体管的漏极电压而言，能够经由与第一最上层金属层电分离的第二最上层金属层而通过第j衬垫进行测定。因此，在电路装置的检查时，能够单独地对第1～第n晶体管中的第i晶体管的漏极电压与第j晶体管的漏极电压进行测定，从而能够实现由第1～第n晶体管构成的输出电路的晶体管的不良检测。
此外，在本发明的一个方式中，也可以为，包括不良检测电路，所述不良检测电路根据向所述第1～第n晶体管施加了检查电流时的所述第1～第n晶体管的漏极电压来实施所述至少一个晶体管的不良检测。
如果采用这种方式，则能够使用设置于电路装置的内部的不良检测电路来对向第1～第n晶体管施加了检查电流时的漏极电压进行检测，从而对输出电路的晶体管的不良进行检测。
此外，在本发明的一个方式中，可以为，所述不良检测电路根据所述第1～第n晶体管中的第i晶体管的漏极电压与第j晶体管的漏极电压的电压差来实施所述至少一个晶体管的不良检测。
如果采用这种方式，则能够对构成输出电路的晶体管的第i晶体管的漏极电压与第j晶体管的漏极电压的电压差进行检测，从而对输出电路的晶体管的不良进行检测。
此外，在本发明的一个方式中，可以为，所述不良检测电路包括偏置比较器，所述偏置比较器用于对所述第i晶体管的漏极电压与所述第j晶体管的漏极电压的所述电压差进行检测。
如果采用这种方式，则能够利用偏置比较器所具有的偏置电压来对第i、第j晶体管的漏极电压的电压差进行检测。
此外，在本发明的一个方式中，可以为，在所述不良检测电路中，作为所述偏置比较器而包括第一偏置比较器与第二偏置比较器，所述第一偏置比较器的非反转输入端子上被输入有所述第i晶体管的漏极电压，反转输入端子上被输入有所述第j晶体管的漏极电压，所述第二偏置比较器的反转输入端子上被输入有所述第i晶体管的漏极电压，非反转输入端子上被输入有所述第j晶体管的漏极电压。
如果采用这种方式，则在第i晶体管的漏极电压大于第j晶体管的漏极电压的情况、与第i晶体管的漏极电压小于第j晶体管的漏极电压的情况这两种情况下，均能够利用第一、第二偏置比较器的偏置电压来对输出电路的晶体管的不良进行检测。
在本发明的其他的方式中，涉及一种包括上述任一项所述的电路装置的电子设备。
附图说明
图1为本实施方式的电路装置的电路结构例。
图2(A)、图2(B)为桥接电路的动作说明图。
图3为使用了检测电阻的截断动作的控制方法的说明图。
图4为实现本实施方式的不良检测方法的电路装置的结构例。
图5为实现本实施方式的不良检测方法的电路装置的结构例。
图6为实现本实施方式的不良检测方法的电路装置的结构例。
图7为电路装置的整体结构例。
图8为比较例的电路装置的结构例。
图9为使用了电流施加用衬垫、电压测定用衬垫的不良检测方法的说明图。
图10(A)、图10(B)为桥接电路的布局配置例。
图11为关于衬垫的说明图。
图12为由桥接电路的布局配置以及接合引线实现的连接方法的说明图。
图13为进一步设置了不良检测电路的电路装置的结构例。
图14为不良检测电路的详细结构的结构例。
图15为电子设备的结构例。
具体实施方式
以下，对本发明的优选的实施方式进行详细说明。另外，下文中所说明的本实施方式并非对权利要求中所记载的本发明的内容进行不当限定，在本实施方式中所说明的全部结构不一定是作为本发明的解决方法而必须的。
1.电路结构
在图1中图示了本实施方式的电路装置的电路结构例。本实施方式的电路装置包括桥接电路10(广义而言，为输出电路)、驱动器电路18、控制电路20。此外，电路装置能够包括检测电路30。另外，本实施方式的电路装置并未被限定为图1的结构，能够进行省略其结构要素的一部分，或追加其他的结构要素等的各种改变实施。
桥接电路10(输出电路)具有高压侧的晶体管Q1、Q3与低压侧的晶体管Q2、Q4。桥接电路10为向电机100(例如直流电机)输出驱动电流的电路，且在图1中成为H桥的电路结构。高压侧的晶体管Q1、Q3例如为P型(广义而言，为第一导电型)的晶体管，低压侧的晶体管Q2、Q4例如为N型(广义而言，为第二导电型)的晶体管。高压侧的晶体管是指，与低压侧的晶体管相比被连接在高电位电源侧的晶体管。低压侧的晶体管是指，与高压侧的晶体管相比被连接在低电位电源侧的晶体管。另外，晶体管Q1、Q2、Q3、Q4也可以均为N型的晶体管。此外，在Q1、Q2、Q3、Q4的源极与漏极之间，存在有未图示的体二极管(寄生二极管)。
高压侧的晶体管Q1、Q3的源极与高电位侧的电源VBB(第一电源)的节点连接。低压侧的晶体管Q2、Q4的源极与连接有检测电阻RS的一端的节点N3连接。节点N3例如经由电路装置的端子而与作为外置部件的检测电阻RS的一端连接。
晶体管Q1的漏极与晶体管Q2的漏极和节点N1连接，所述节点N1与外部的电机100(广义而言，为驱动对象)的一端连接。节点N1经由电路装置的端子(驱动端子)而与外部的电机100的一端连接。
晶体管Q3的漏极与晶体管Q4的漏极和节点N2连接，所述节点N2与电机100的另一端连接。节点N2经由电路装置的端子(驱动端子)而与电机100的另一端连接。
检测电路30对桥接电路10中流动的电流进行检测。例如，通过对检测电阻RS的一端的电压VS进行检测，从而对上电期间内的上电电流进行检测。例如，通过对电压VS与低电位侧的电源VSS(例如GND)的电压的电压差(检测电阻RS的一端的电压与另一端的电压的电压差)进行检测，从而对上电电流进行检测。另外，作为检测电路30也可以采用如下结构，即，设置对电压VS与VSS的电压的电压差进行检测的第一检测电路、与对电压VS进行检测的第二检测电路的结构。
检测电路30包括基准电压生成电路32、D/A转换电路DAC和比较电路CP(比较器)。基准电压生成电路32生成恒压的基准电压VRF。D/A转换电路DAC接收基准电压VRF，并根据设定数据而生成以可变的方式进行变化的基准电压VR。在比较电路CP中，第一输入端子(非反转输入端子)上被输入有基准电压VR，第二输入端子(反转输入端子)上被输入有检测电阻RS的一端的电压、即电压VS，并且所述比较电路CP输出检测结果信号RQ。例如，如后文所述那样，由于截断电流由被输入至比较电路CP中的基准电压VR决定，因此能够通过使用D/A转换电路DAC来使基准电压VR变化，从而对电机100的转矩进行控制。
控制电路20根据检测电路30的检测结果来实施高压侧的晶体管Q1、Q3以及低压侧的晶体管Q2、Q4的导通与断开控制。具体而言，根据来自检测电路30的检测结果信号RQ而生成PWM信号、即控制信号IN1、IN2、IN3、IN4。通过这些控制信号IN1、IN2、IN3、IN4而对上电期间的长度实施控制。
驱动器电路18为，根据来自控制电路20的控制信号IN1、IN2、IN3、IN4而对高压侧的晶体管Q1、Q3与低压侧的晶体管Q2、Q4进行驱动的电路。具体而言，对控制信号IN1、IN2、IN3、IN4进行缓冲，并将驱动信号DG1、DG2、DG3、DG4向晶体管Q1、Q2、Q3、Q4的栅极输出。该驱动器电路18具有对控制信号IN1、IN2、IN3、IN4进行缓冲并输出驱动信号DG1、DG2、DG3、DG4的预驱动器PR1、PR2、PR3、PR4。
接下来，使用图2(A)、图2(B)来对本实施方式的电路装置的桥接电路10的动作进行说明。
如图2(A)所示，在上电期间内，晶体管Q1、Q4成为导通。由此，上电电流IC从高电位侧的电源VBB起经由晶体管Q1、电机100(电机线圈)、晶体管Q4、检测电阻RS而向低电位侧的电源VSS(GND)流动。另外，对晶体管Q1的栅极进行驱动的预驱动器PR1具有被串联连接在电源VBB与电源VSH(＝VBB-VDD＝VBB-5V)之间的P型的晶体管T11与N型的晶体管T12。预驱动器PR也一样。
另一方面，在衰减期间内，如图2(B)所示那样，晶体管Q2、Q3成为导通，从而衰减电流ID从电源VSS起经由检测电阻RS、晶体管Q2、电机100、晶体管Q3而向电源VBB流动。这些上电电流IC、衰减电流ID均从电机100的正极侧端子向负极侧端子流动。
而且，在晶体管Q2、Q4的源极所连接的节点N3与电源VSS的节点之间设置有检测电阻RS，图1的比较电路CP对节点N3的电压VS与基准电压VR进行比较。而且，如图3所示那样，控制电路20实施将流至桥接电路10的截断电流ICP保持为固定的截断动作的控制。具体而言，控制电路20以使截断电流ICP成为固定的方式对PWM信号(IN1～IN4)的脉冲宽度进行控制，并根据该PWM信号来控制晶体管Q1～Q4的导通与断开。
例如，当在图3的定时t0处开始实施电机100的驱动时，将成为图2(A)所示的上电期间，从而晶体管Q1、Q4导通，晶体管Q2、Q3断开。由此，有驱动电流(上电电流IC)从电源VBB起经由晶体管Q1、电机100、晶体管Q4而向电源VSS流动。而且，当在定时t1下电机100的驱动电流达到截断电流ICP时，将切换为衰减期间TD1。具体而言，当驱动电流变大并使节点N3的电压VS超出基准电压VR时，比较电路CP的比较结果信号RQ从低电平变为高电平，并在定时t1被切换为衰减期间TD1。该定时t1下的电机100的驱动电流为截断电流ICP，且通过电压VS的检测而使截断电流ICP被检测出来。
当切换为衰减期间TD1时，如图2(B)所示那样，晶体管Q2、Q3导通，晶体管Q1、Q4断开。由此，驱动电流(衰减电流ID)从电源VSS起经由检测电阻RS、晶体管Q2、电机100、晶体管Q3而向电源VBB流动。在该衰减期间TD1中，如图3所示那样，电机100的驱动电流随着时间的经过而减少。
而且，控制电路20例如使用计时器(计数电路)等而对从衰减期间TD1的开始起经过了预定时间的情况进行检测，并从衰减期间TD1切换为上电期间TC1。在上电期间TC1中，当电机100的驱动电流增加并达到截断电流ICP时，将再次切换为衰减期间TD2。之后，通过反复进行该操作，从而实施使作为驱动电流的峰值电流的截断电流ICP为固定的控制，并将电机100的旋转速度保持为固定。
另外，构成桥接电路10(输出电路)的高压侧与低压侧的晶体管Q1～Q4由与构成控制电路20等的晶体管相比而为高耐压的晶体管形成。具体而言，控制电路20、检测电路30等由CMOS(ComplementaryMetalOxideSemiconductor：互补金属氧化物半导体)结构的晶体管形成，桥接电路10的晶体管Q1～Q4由DMOS(Double-diffusedMetalOxideSemiconductor：双扩散金属氧化物半导体)结构的晶体管形成。
此外，虽然在上文中针对对驱动对象进行驱动的输出电路为H桥型的桥接电路的情况进行了说明，但本实施方式并不限定于此。例如，本实施方式的输出电路并未被限定于桥接电路10的电路结构，也可以为半桥型等的电路结构。在该情况下，作为桥接电路10将不设置晶体管Q3、Q4，而设置晶体管Q1、Q2。
此外，虽然在上文中以电路装置为对电机100进行驱动的电机驱动器的情况为例而进行了说明，但本实施方式的电路装置的驱动对象并不限定于电机100，其能够将具有电感(线圈)的各种元件、装置作为驱动对象。此外，虽然在图1中以通过对检测电阻RS的一端的电压VS进行检测从而实施桥接电路10的晶体管Q1～Q4的导通与断开控制为例进行了说明，但本实施方式并不限定于此。例如，也可以不使用检测电阻RS而对桥接电路10中流动的电流进行检测，从而实施晶体管Q1～Q4的导通与断开控制。
2.不良检测
接下来，对本实施方式的晶体管的不良检测方法进行说明。图4为实现本实施方式的不良检测方法的电路装置的结构例。
在本实施方式中，桥接电路10(输出电路)的高压侧的晶体管Q1、Q3与低压侧晶体管Q2、Q4中的至少一个晶体管是由并联连接的第1～第n(n为2以上的整数)晶体管构成的。而且，电路装置还包括与第1～第n晶体管中的各个晶体管的漏极连接，并用于至少一个晶体管的不良检测的第1～第n衬垫。
例如，在图4的结构例中，低压侧的晶体管Q2由并联连接的多个晶体管TN1、TN2、TN3(广义而言，为第1～第n晶体管)构成。即，晶体管Q2被分割为多个晶体管TN1、TN2、TN3。而且，电路装置具有各个衬垫与各个晶体管TN1、TN2、TN3连接的多个衬垫PD1、PD2、PD3(广义而言，为第1～第n衬垫)。这些衬垫PD1、PD2、PD3用于桥接电路10的晶体管Q2的不良检测。例如，衬垫PD1、PD2、PD3在半导体晶片中的电路装置(半导体芯片)的电特性的检查(P检)中，被用于晶体管Q2的不良检测。例如，在该检查中，通过使探测器碰触到衬垫PD1、PD2、PD3，从而通过检测器来检查晶体管Q2中是否产生了不良(故障)(IC检测器)。
例如，在图4中，晶体管TN1、TN2、TN3被并联连接在高压侧的晶体管Q1的漏极所连接的节点N1与检测电阻RS的一端所连接的节点N3之间。这些晶体管TN1、TN2、TN3为N型的晶体管，且为高耐压的晶体管(DMOS)。此外，虽然晶体管TN1、TN2、TN3的尺寸(W/L)例如能够设为相同尺寸，但也可以将晶体管TN1、TN2、TN3的尺寸设为不同的尺寸(例如1：2：4的尺寸比等)。
衬垫PD1、PD2、PD3分别与晶体管TN1、TN2、TN3的漏极连接。衬垫PD1、PD2、PD3也与高压侧的晶体管Q1的漏极连接。衬垫PD1、PD2、PD3作为电路装置的半导体芯片的端子而发挥功能，且例如如后文所述那样是通过钝化膜(保护膜)上所形成的开口等而被实现的。
晶体管TN1、TN2、TN3的源极与检测电阻RS的一端所连接的节点N3连接。而且，在晶体管TN1、TN2、TN3的栅极上被输入有来自驱动器电路18的驱动信号DG2。
具体而言，驱动器电路18包括预驱动器PR2，预驱动器PR具有被串联连接的P型的晶体管TA1与N型的晶体管TA2。这些晶体管TA1、TA2被串联连接在电源VDD(例如5V)与电源VSS(例如接地)之间。在晶体管TA1、TA2的栅极上被输入有来自控制电路20的控制信号IN2(电平转换后的信号)。而且，通过预驱动器PR2对控制信号IN2进行缓冲了的信号，作为驱动信号DG2而被输入到晶体管TN1、TN2、TN3的栅极上。
另外，在晶体管TA1与预驱动器PR2的输出节点NG2之间设置有电阻RA1。电阻RA1用于对驱动信号DG2的倾斜度(电压变化相对于时间的倾斜度)进行调节。通过设置电阻RA1，从而使驱动信号DG2的波形放缓，进而减小伴随于桥接电路10的晶体管Q2(TN1、TN2、TN3)的导通与断开而产生的噪音。此外，在节点NG2与低电位侧电源(VSS)之间设置有下拉电阻RD。通过设置这样的下拉电阻RD，从而即使在因某些理由而使预驱动器PR2的输出不稳定时等，也能够将节点NG2设定为低电位侧电源的电位，从而保证晶体管Q2成为断开状态。
虽然在图4中图示了桥接电路10的低压侧的晶体管Q2被分割为多个晶体管的情况的示例，但本实施方式并不限定于此。在本实施方式中，只要将桥接电路10的晶体管Q1～Q4中的至少一个晶体管分割为多个晶体管即可。
例如，在图5中，除了桥接电路10的低压侧的晶体管Q2之外，高压侧的晶体管Q1也由并联连接的多个晶体管TP1、TP2、TP3(第1～第n晶体管)构成。例如，P型的晶体管TP1、TP2、TP3的源极与高电位侧电源VBB的节点连接。高电位侧电源VBB为，例如用于对电机100进行驱动的高电压的电源(例如40～50V)。晶体管TP1、TP2、TP3的漏极分别与衬垫PD1、PD2、PD3连接。即，衬垫PD1、PD2、PD3与构成低压侧的晶体管Q2的晶体管TN1、TN2、TN3的漏极连接，同时也与构成高压侧的晶体管Q1的晶体管TP1、TP2、TP3的漏极连接。
在晶体管TP1、TP2、TP3的栅极上被输入有来自驱动器电路18的驱动信号DG1。具体而言，驱动器电路18包括预驱动器PR1，预驱动器PR1具有串联连接的P型的晶体管TA3与N型的晶体管TA4。这些晶体管TA3、TA4被串联连接在电源VBB与电源VSH(＝VBB-VDD＝VBB-5V)之间。在晶体管TA3、TA4的栅极上被输入有来自控制电路20的控制信号IN1(电平转换后的信号)。而且，将通过预驱动器PR1而对控制信号IN1进行了缓冲的信号，作为驱动信号DG1而被输入到晶体管TP1、TP2、TP3的栅极上。
另外，在预驱动器PR1的输出节点NG1与晶体管TA4之间设置有电阻RA2。电阻RA2用于对驱动信号DG1的倾斜度进行调节。通过设置电阻RA2，从而使驱动信号DG1的波形放缓，进而减小伴随于桥接电路10的晶体管Q1(TP1、TP2、TP3)的导通与断开而产生的噪音。此外，在节点NG1与高电位侧电源(VBB)之间设置有上拉电阻RU。通过设置这样的上拉电阻RU，从而即使在因某些理由而使预驱动器PR1的输出不稳定的情况下，也能够将节点NG1设定为高电位侧电源的电位，从而保证晶体管Q1成为断开状态。
此外，虽然在图4、图5中图示了桥接电路10的各个晶体管的分割数为三个的情况，但本实施方式并不限定于此，分割数既可以为两个，也可以为四个以上。
例如，在图6中，桥接电路10的晶体管Q1、Q2、Q3、Q4分别由并联连接的两个晶体管构成。此外，电路装置具有与这些晶体管连接的衬垫PD1、PD2、PE1、PE2。
例如，晶体管Q1由并联连接的晶体管TP1、TP2构成，晶体管Q2由并联连接的晶体管TN1、TN2构成。在晶体管TP1、TP2的栅极上被输入有来自驱动器电路18(预驱动器PR1)的驱动信号DG1，在晶体管TN1、TN2的栅极上被输入有来自驱动器电路18(预驱动器PR2)的驱动信号DG2。而且，衬垫PD1与晶体管TP1的漏极以及晶体管TN1的漏极连接，衬垫PD2与晶体管TP2的漏极以及晶体管TN2的漏极连接。
此外，晶体管Q3由并联连接的晶体管TP3、TP4构成，晶体管Q4由并联连接的晶体管TN3、TN4构成。在晶体管TP3、TP4的栅极上被输入有来自驱动器电路18(预驱动器PR3)的驱动信号DG3，在晶体管TN3、TN4的栅极上被输入有来自驱动器电路18(预驱动器PR4)的驱动信号DG4。而且，衬垫PE1与晶体管TP3的漏极以及晶体管TN3的漏极连接，衬垫PE2与晶体管TP4的漏极以及晶体管TN4的漏极连接。
图7为表示电路装置的整体结构例的图。如图7所示那样，本实施方式的电路装置具有与衬垫PD1、PD2(第1～第n衬垫)连接并与作为桥接电路10的驱动对象的电机100(电机100的一端)连接的驱动端子TM1。此外，还具有与衬垫PE1、PE2(第1～第n衬垫)连接并与作为桥接电路10的驱动对象的电机100(电机100的另一端)连接的驱动端子TM2。更具体而言，电路装置具有半导体芯片110、外壳120、接合用的引线WL1、WL2、WL3、WL4。
半导体芯片110具有桥接电路10、控制电路20、驱动器电路18和衬垫PD1、PD2、PE1、PE2(广义而言，为第1～第n衬垫)。半导体芯片110为，在半导体的基板上构成电路装置的晶体管等的电路元件所形成的芯片。外壳120对半导体芯片110进行封装，且具有驱动端子TM1、TM2。驱动端子TM1、TM2相当于外壳120的管脚，且经由封装有电路装置(外壳120)的电路基板上的配线等而与电机100(驱动对象)电连接。即，驱动端子TM1、TM2为，用于将图1、图4等的节点N1、N2与电机100连接的外部连接端子。
接合用的引线WL1、WL2、WL3、WL4(广义而言，为第1～第n引线)为，用于对衬垫PD1、PD2、PE1、PE2(第1～第n衬垫)与驱动端子TM1、TM2进行连接的金属制的引线。例如，驱动端子TM1通过接合用的引线WL1、WL2而与衬垫PD1、PD2电连接。即，衬垫PD1、PD2与驱动端子TM1双接合(广义而言，为多接合)。驱动端子TM2通过接合用的引线WL3、WL4而与衬垫PE1、PE2电连接。即，衬垫PE1、PE2与驱动端子TM2双接合。通过以此方式实施双接合，从而在电路装置的实际动作时(通常动作时)，由于能够减小接合用的引线的电阻或接触电阻的寄生电阻，因此能够减小因寄生电阻而导致的桥接电路10的驱动特性的恶化。
例如，在半导体芯片110切割前的半导体晶片的状态下，使探测器碰触到衬垫PD1、PD2、PE1、PE2并通过外部的检测器来实施桥接电路10的晶体管Q1、Q2、Q3、Q4的不良检测的检查。即，实施半导体晶片中的电路装置的电特性的检查(P检)。例如，使探测器与衬垫PD1碰触来实施晶体管TP1或TN1的检查，使探测器与衬垫PD2碰触来实施晶体管TP2或TN2的检查。此外，使探测器与衬垫PE1碰触来实施晶体管TP3或TN3的检查，使探测器与衬垫PE2碰触来实施晶体管TP4或TN4的检查。
另一方面，如图7所示，通过对半导体晶片切割而制造出的半导体芯片110在被封装于外壳120中的状态下，衬垫PD1、PD2通过引线WL1、WL2而与驱动端子TM1接合，衬垫PE1、PE2通过引线WL3、WL4而与驱动端子TM2接合。通过采用这种方式，从而在电路装置的实际动作时，使图1、图4等的桥接电路10的节点N1经由衬垫PD1、PD2、引线WL1、WL2以及驱动端子TM1而与电机100的一端电连接。此外，节点N2经由衬垫PE1、PE2、引线WL3、WL4以及驱动端子TM2而与电机100的另一端电连接。由此，能够实现由桥接电路10实施的电机100的驱动控制。
如上所述，在本实施方式中，将具有长大的沟道宽度(例如数千～数万μm)的桥接电路10的晶体管分割为并联连接的多个晶体管而实施布局配置，并作为漏极不同的多个晶体管，而使衬垫针对其各自的晶体管而设置。而且，能够使用这些衬垫而在检查时将桥接电路的晶体管作为多个晶体管而分别测定电特性。即，作为多个晶体管而分别对电特性(例如导通电阻等)进行比较，从而对多个晶体管是否为同等性能进行检测，并排除局部不良。
例如，在图6中，将晶体管Q1分割为两个晶体管TP1以及TP2，作为漏极不同的两个晶体管而以与各个晶体管TP1、TP2的漏极相对应的方式设置衬垫PD1、PD2。即，分别设置与晶体管TP1的漏极连接的衬垫PD1、和与晶体管TP2的漏极连接的衬垫PD2。而且，能够使用这些衬垫PD1、PD2而在检查时(P检时)分别测定晶体管TP1、TP2的电特性(导通电阻等)。而且，例如在晶体管TP1与TP2的电特性为同等性能的情况下，判断为晶体管Q1为正常，而在为非同等性能的情况下，判断为在晶体管Q1中存在不良。即，判断为在长大的沟道宽度的晶体管Q1内存在由结晶缺陷等造成的不良部分，并将该半导体芯片作为不良芯片而排除。对于其他晶体管Q2、Q3、Q4的不良检查也采用相同方法。
例如，在图8中图示了本实施方式的比较例的电路装置的结构例。在该比较例中，以分别与桥接电路10的输出节点N1、N2相对应的方式而设置有一个衬垫P1、P2。在该比较例中，例如在对晶体管Q1进行检查(P检：晶圆级的检查)的情况下，向晶体管Q1的栅极施加适当的栅极电压，并通过检测器(IC检测器)来对来自衬垫P1的电流等进行测定。例如，在对漏电流进行检查的情况下，向晶体管Q1的栅极施加使晶体管Q1置为断开的电压，并通过检测器来进行测定。在对驱动能力进行检查的情况下，向晶体管Q1的栅极施加导通为适于测定等级的电压，并通过检测器而进行测定。其他的晶体管Q2、Q3、Q4的检查也采用相同的方法。
在此，由于半导体的制造程序的变动，晶体管Q1的驱动能力例如在±30％以上的范围内生成偏差。在这种情况下，具有长大的沟道宽度的桥接电路10的晶体管的一部分存在缺陷，从而即使是驱动能力相对于应有的驱动能力而下降了5～10％左右，在检查时，也将被归于上述的±30％的偏差中，由此被判断为良品。其结果为，在长期使用时，有可能因该晶体管的缺陷(结晶缺陷等)而在品质的可靠性方面产生问题。
对于这一点，在本实施方式中，将构成桥接电路10的晶体管分割为多个晶体管。如果以图6为例，则是将晶体管Q1分割为两个晶体管TP1、TP2，并以与各个晶体管TP1、TP2相对应的方式设置各个衬垫PD1、PD2。而且，在实施晶圆级检查时(P检)，单独地对TP1、TP2的各个晶体管的电特性实施测定，并例如通过对晶体管TP1的测定值与晶体管TP2的测定值进行比较，从而对在各个晶体管中是否产生了不良进行判断。对于晶体管Q2、Q3、Q4也采用相同的方式。因此，根据本实施方式，与如图8的比较例这样通过单体对桥接电路10的晶体管进行测定的情况相比，显著地提高了局部缺陷的检测等级。
例如，作为用于不良检测的电特性而采用对晶体管Q1的导通电阻RQ1进行测定。在该情况下，对于导通电阻RQ1而言，根据制造程序而例如存在±30％以上的偏差。因此，在长大的沟道宽度的晶体管Q1的一部分中存在结晶缺陷等，且即使导通电阻RQ1变化了±5～10％左右的情况下，该变化也被掩盖于±30％的偏差中，从而无法正确地检测出晶体管Q1的不良。
对于这一点，在本实施方式中，以与分割晶体管Q1的TP1、TP2的各个晶体管相对应的方式设置有衬垫PD1、PD2。因此，由于在检查时能够测定TP1、TP2的各个晶体管的导通电阻RP1、RP2，因此能够对因各个晶体管的结晶缺陷等所导致的不良进行检测。即，在晶体管TP1或TP2中不存在结晶缺陷等的情况下，导通电阻RP1与RP2几乎为相等的电阻值。与此相对，在晶体管TP1、TP2中的一方中存在结晶缺陷等的情况下，导通电阻RP1与RP2则成为不同的电阻值。因此，在晶体管TP1、TP2的一方中存在结晶缺陷等的情况下，能够通过实施导通电阻RP1与RP2的电阻值的比较处理，从而检测出晶体管的不良。这种因结晶缺陷等所导致的导通电阻的差异，在图8的比较例中，会被掩盖在制造程序所导致的导通电阻的偏差中，从而难以进行检测。对于这一点，能够像本实施方式这样，通过将晶体管分割为多个并设置与所分割的各个晶体管相对应的衬垫，从而将该差异作为晶体管的不良来进行检测。
在例如具有长大的沟道宽度的晶体管中，在于其沟道区域等中存在结晶缺陷等的局部的不良的情况下，在初始阶段不易通过漏电流等的测定来对其局部不良进行检测。因此，在晶圆级的漏电流测定等的初始检查中，漏检了这种局部的不良的可能性较高。但是，当存在这样的局部不良时，有可能在该局部处出现电流集中等的现象。因此，由于从电路装置被组装至制品中起的时效变化，该局部性不良将进一步恶化，从而有可能产生漏极与源极间的短路等的问题，从而导致电路装置的可靠性下降的问题。
对于这一点，根据本实施方式的方法，由于即使对于这种初始阶段的局部不良，也可以通过对多个晶体管间的导通电阻的差异等进行测定而适当地进行检测，因此能够提高电路装置的可靠性等。
图9为使用了检测器的晶体管的不良的具体的检测方法的一个示例的说明图。在本实施方式的电路装置中，作为第1～第n衬垫的各个衬垫，而具有用于向桥接电路10的第1～第n晶体管的各个晶体管施加检测电流的电流施加用衬垫、与用于对被施加了检查电流时的第1～第n晶体管的各个晶体管的漏极电压进行测定的电压测定用衬垫。
具体而言，在图9中，作为与晶体管TN1(第1～第n的各个晶体管)连接的衬垫PD1(第1～第n的各个衬垫)而设置有电流施加用衬垫PD12与电压测定用衬垫PD11。此外，作为与晶体管TN2(第1～第n的各个晶体管)连接的衬垫PD2(第1～第n的各个衬垫)而设置有电流施加用衬垫PD22与电压测定用衬垫PD21。
而且，在晶体管TN1的电特性的测定时，检测器150的电流施加部152(电流源)使用衬垫PD12与衬垫PDS2而向晶体管TN1施加(注入)检查电流IAP。然后，检测器150的电压测定部154使用衬垫PD11与衬垫PDS1而对施加了检查电流IAP时的晶体管TN1的漏极电压VD1＝VM进行测定。通过采用这种方式，从而能够利用RTN1＝VD1/IAP的关系式而求出晶体管TN1的导通电阻。另外，衬垫PDS1、PDS2为用于与外部的检测电阻RS连接的衬垫，且为与图1、图4等的节点N3电连接的衬垫。
此外，在晶体管TN2的电特性的测定时，检测器150的电流施加部152使用衬垫PD22与衬垫PDS2而向晶体管TN2施加检查电流IAP。然后，检测器150的电压测定部154使用衬垫PD21与衬垫PDS1而对施加了检查电流IAP时的晶体管TN2的漏极电压VD2＝VM进行测定。通过采用这种方式，从而能够利用RTN2＝VD2/IAP的关系式而求出晶体管TN2的导通电阻。
另外，在晶圆级的检查时，使探测器与图9的衬垫PD11、PD12、PD21、PD22、PDS1、PDS2碰触，从而通过检测器150来实施导通电阻等的电特性的测定。而且，在电路装置的实际动作时，如图7与后文所述的图12所示那样，使接合用的引线与这些衬垫PD11、PD21等实施接合，从而使其被电连接在与外部的电机100连接的驱动端子TM1上。
3.布局配置方法
接下来，对本实施方式的电路装置的布局配置方法进行说明。图10(A)、图10(B)为表示桥接电路10的布局配置例的图。在图10(A)、图10(B)中，将从晶体管TN1、TN2朝向TP1、TP2的方向设为第一方向DR1，将第一方向DR1的相反方向设为第二方向DR2。第一方向DR1为，例如从图7的半导体芯片110的第一端边朝向与第一端边对置的第三端边的方向(例如从图7的下部朝向上部的方向)。此外，将与第一、第二方向DR1、DR2交叉(正交)的方向设为第三方向DR3，将第三方向DR3的相反方向设为第四方向DR4。第三方向DR3为，例如从半导体芯片110的第二端边朝向与第二端边对置的第四端边的方向(例如从图7的左部朝向右部的方向)。
另外，在下文中，主要对构成桥接电路10的晶体管Q1、Q2的晶体管TN1、TN2、TP1、TP2的布局配置方法进行说明。由于构成晶体管Q3、Q4的晶体管TN3、TN4、TP3、TP4的布局配置方法与Q1、Q2侧相同，因此省略其说明。
如图10(A)所示，晶体管TP1被配置于晶体管TN1的第一方向DR1侧，晶体管TP2被配置于晶体管TN2的第一方向DR1侧。此外，使晶体管TN1与TN2沿着第三方向DR3配置，晶体管TP1与TP2也沿着第三方向DR3配置。
在此，在图10(A)中图示了形成有晶体管TN1、TN2、TP1、TP2的源极、漏极以及栅极的区域。此外，具有长大的沟道宽度(例如数千～数万μm)的TN1、TN2、TP1、TP2的各个晶体管如公知的那样，能够由多个单元晶体管实现。而且，以在第一单元晶体管的预定方向侧配置第二单元晶体管、在第二单元晶体管的预定方向侧配置第三单元晶体这一方式，使这些多个单元晶体管在各个晶体管区域中沿着预定方向(例如方向DR1或DR3)而排列配置。在该情况下，例如通过将第一单元晶体管的源极等的扩散区域与所邻接的第二单元晶体管的源极等的扩散区域设为共同区域，从而节约了布局面积。此外，多个单元晶体管的源极、漏极、栅极分别通过源极用金属层、漏极用金属层、栅极用金属层而被共同连接。
而且，在本实施方式中，采用如下方法，即，将桥接电路10的第1～第n晶体管中的第i(1≤i≤n)晶体管的漏极与第一最上层金属层连接，将第j(1≤j≤n，i≠j)晶体管的漏极和与第一最上层金属层电分离的第二最上层金属层连接。在该情况下，第1～第n衬垫中的第i衬垫成为第一最上层金属层上所形成的钝化膜的开口，第j衬垫成为第二最上层金属层上所形成的钝化膜的开口。
例如，在图10(B)中，金属层MLVB为与高电位侧电源VBB电连接的金属层，金属层MLVS为与和检测电阻RS的一端连接的节点N3电连接的金属层。此外，金属层ML1为与图6的桥接电路10的晶体管TN1、TN2(Q2)的漏极的节点N11、N12连接的金属层。该金属层ML1也与晶体管TP1、TP2(Q1)的漏极连接。金属层ML2为与桥接电路10的晶体管TN3、TN4(Q4)的漏极的节点N21、N22连接的金属层。该金属层ML2也与晶体管TP3、TP4(Q3)的漏极连接。
这些金属层MLVB、MLVS、ML1、ML2为最上层(最上位)的金属层。即，在半导体芯片上形成有多个金属层的情况下，为这些多个金属层中的最上层(上方)的金属层，且为图11中的处于衬垫PD的开口的正下方的金属层。而且，金属层MLVB、MLVS、ML1、ML2通过所谓的全配线而被形成在晶体管TN1、TN2、TP、TP2的上方。
而且，衬垫PDB1、PDB2通过高电位侧电源VBB用的最上层的金属层MLVB上所形成的开口而实现。衬垫PD11、PD12通过晶体管TN1、TP1的漏极连接用的最上层的金属层ML1上所形成的开口而实现。衬垫PD21、PD22通过晶体管TN2、TP2的漏极连接用的最上层的金属层ML2上所形成的开口而实现。衬垫PDS1、PDS2通过检测电阻连接用的最上层的金属层MLVS上所形成的开口而实现。即，这些衬垫PDB1、PDB2、PD11、PD12、PD21、PD22、PDS1、PDS2(衬垫PD)在图11中通过最上层金属层MLVB、ML1、ML2、MLVS(金属层ML)上所形成的钝化膜PF(绝缘保护膜)的开口而实现。
例如，通过在衬垫PDB1、PDB2上连接接合用的引线，从而向晶体管TP1、TP2的源极供给有高电位侧电源VBB(例如40～50V)。通过在衬垫PD11、PD12、PD21、PD22上连接接合用的引线，从而使晶体管TN1、TN2、TP1、TP2(晶体管Q1、Q2)的漏极与外部的电机100的一端连接。通过在衬垫PDS1、PDS2上连接接合用的引线，从而使晶体管TN1、TN2的源极与外部的检测电阻RS的一端连接。
具体而言，如图12所示，半导体芯片110(图7)的衬垫PDB1、PDB2通过接合用的引线而与外壳120的端子TMVB双接合。而且，在端子TMVB上被供给有高电位侧电源VBB。由此，高电位侧电源VBB经由端子TMVB、衬垫PDB1、PDB2、最上层金属层MLVB而被供给至晶体管TP1、TP2的源极。
衬垫PD11、PD21与驱动端子TM1双接合。该驱动端子TM1通过被封装有电路装置的电路基板上的配线等而与电机100的一端连接。由此，晶体管TN1、TP1的漏极经由最上层金属层ML1、衬垫PD11、驱动端子TM1而与电机100的一端电连接。此外，晶体管TN2、TP2的漏极经由最上层金属层ML2、衬垫PD21、驱动端子TM1而与电机100的一端电连接。
衬垫PDS1、PDS2通过接合用的引线而与检测电阻连接用的端子TMVS双接合。由此，晶体管TN1、TN2的源极经由最上层金属层MLVS、衬垫PDS1、PDS2、端子TMVS而与检测电阻RS的一端电连接。
此外，衬垫PD11、PD21如图9中所说明的那样为电压测定用的衬垫，衬垫PD12、PD22为电流施加用的衬垫。
即，在半导体晶片的状态下的检查中，使探测器与衬垫PD11、PD12等碰触。然后，向晶体管TN1施加检查电流IAP，并将晶体管TN1的漏极电压(源极与漏极间电压)作为电压VM而进行测定，从而求出晶体管TN1的导通电阻。同样地，向晶体管TP1施加检查电流IAP，并将晶体管TP1的漏极电压(源极与漏极间电压)作为电压VM而进行测定，从而求出晶体管TP1的导通电阻。
此外，在半导体晶片的状态下的检查中，使探测器与衬垫PD21、PD22等碰触。然后，向晶体管TN2施加检查电流IAP，并将晶体管TN2的漏极电压作为电压VM而进行测定，从而求出晶体管TN2的导通电阻。同样地，向晶体管TP2施加检查电流IAP，并将晶体管TP2的漏极电压作为电压VM而进行测定，从而求出晶体管TP2的导通电阻。
例如，在本实施方式中，桥接电路10的晶体管TN1(第i晶体管)的漏极与最上层金属层ML1(第一最上层金属层)连接。同样地，晶体管TP1的漏极也与最上层金属层ML1连接。另一方面，桥接电路10的晶体管TN2的漏极和与最上层金属层ML1电分离的最上层金属层ML2(第二最上层金属层)连接。而且，如图11中说明的那样，衬垫PD11、PD12(衬垫PD1)成为最上层金属ML1上所形成的钝化膜(PF)的开口。此外，衬垫PD21、PD22(衬垫PD2)成为最上层金属ML2上所形成的钝化膜(PF)的开口。
以此方式，通过将最上层金属层ML1与ML2设为电分离的金属层，从而例如在半导体晶片的状态下的检查中，如图9所示那样，对晶体管TN1与TN2单独地施加检查电流IAP，并对作为其漏极电压的电压VM进行测定，从而能够测定其导通电阻。例如，在晶体管TN1的检查时，经由衬垫PD12、最上层金属层ML1而施加检查电流IAP，并经由衬垫PD11、最上层金属层ML1而对电压VM进行测定，从而对其导通电阻进行测定。另一方面，在晶体管TN2的检查时，经由衬垫PD22、最上层金属层ML2而施加检查电流IAP，并经由衬垫PD21、最上层金属层ML2而对电压VM进行测定，从而对其导通电阻进行测定。同样地，也对晶体管TP1与TP2单独地施加检查电流IAP，并对作为其漏极电压的电压VM进行测定，从而对其导通电阻进行测定。
此外，如图12所示，由于最上层金属层ML1、ML2能够实施宽广布局面积下的全配线，因此能够减小寄生电阻。因此，例如在对电机100进行驱动的实际动作时，能够使晶体管TN1、TN2、TP1、TP2的漏极与电机100的一端之间所存在的寄生电阻为最小。其结果为，能够减小驱动时的电阻，从而能够抑制不必要的发热，并能够提高驱动效率。
尤其是通过如图12那样对衬垫PD11、PD21与驱动端子TM1进行双接合，从而能够减小引线的寄生电阻与接触电阻，进而能够进一步提高驱动效率。即，在图9的半导体晶片的状态下的检查时，为了单独测定晶体管TN1、TN2(TP1、TP2)的导通电阻，而通过将最上层金属层ML1与ML2分离来使晶体管TN1、TN2的漏极不被电连接。另一方面，在电路装置的实际动作时(通常动作时)，晶体管TN1、TN2(TP1、TP2)的漏极均与电机100的一端电连接。
而且，在本实施方式中，在实施使最上层金属层ML1与ML2分离的布局配线的同时，在实际动作时如图12所示那样通过双接合而使最上层金属层ML1上的衬垫PD11和最上层金属层ML2上的衬垫PD21与驱动端子TM1连接。通过采用这种方式，从而能够在半导体晶片的状态的检查中，实现图9中所说明的那种检查方法，并且能够在电路装置的实际动作时减小电机100的驱动时的寄生电阻从而能够提高驱动效率。
4.不良检测电路
在图13中图示了本实施方式的电路装置的其他的结构例。在图13中，还设置有实施桥接电路10的晶体管的不良检测(故障检测)的不良检测电路50。不良检测电路50为，根据向构成桥接电路10的至少一个晶体管(Q1～Q4)的第1～第n晶体管施加检查电流时的第1～第n晶体管的漏极电压，而实施桥接电路10的至少一个晶体管(Q1～Q4)的不良检测的电路。该不良检测电路50根据第1～第n晶体管中的第i(1≤i≤n)晶体管的漏极电压与第j(1≤j≤n、i≠j)晶体管的漏极电压的电压差来实施至少一个晶体管(Q1～Q4)的不良检测。此外，不良检测电路50具有用于对第i晶体管的漏极电压与第j晶体管的漏极电压的电压差进行检测的偏置比较器52。
具体而言，在图13中，不良检测电路50根据向构成桥接电路10的晶体管Q2的晶体管TN1、TN2(第1～第n晶体管)施加检查电流(例如图9的IAP)时的、晶体管TN1、TN2的漏极的电压V11、V12(衬垫PD1、PD2的电压)来实施晶体管Q2的不良检测。例如，根据晶体管TN1(第i晶体管)的漏极的电压V11(衬垫PD1的电压)与晶体管TN2(第j晶体管)的漏极的电压V12(衬垫PD2的电压)的电压差VDF来实施晶体管Q2的不良检测。例如，偏置比较器52通过对晶体管TN1的漏极的电压V11与晶体管TN2的漏极的电压V12的电压差VDF进行检测来实施晶体管Q2的不良检测。
另外，不良检测电路50也根据向构成桥接电路10的晶体管Q1的晶体管TP1、TP2(第1～第n晶体管)施加有检查电流时的、晶体管TP1、TP2的漏极电压V11、V12来实施晶体管Q1的不良检测。例如，根据晶体管TP1(第i晶体管)的漏极电压V11与晶体管TP2(第j晶体管)的漏极电压V12的电压差VDF来实施晶体管Q1的不良检测。例如，偏置比较器52通过对晶体管TP1的漏极电压V11与晶体管TP2的漏极电压V12的电压差VDF进行检测来实施晶体管Q1的不良检测。晶体管Q3、Q4的不良检测也能够通过与晶体管Q1、Q2相同的不良检测方法来实现。
例如，偏置比较器52具有差动部和与差动部的输出连接的输出部。差动部具有电流源、电流反射镜电路、流动有来自电流反射镜电路的电流的差动对晶体管。偏置比较器52的偏置电压VOFF能够通过使构成该差动对晶体管的第一、第二晶体管的晶体管尺寸不同来实现。例如，使第一晶体管的晶体管尺寸(W/L)大于抑或小于第二晶体管的晶体管尺寸。第一晶体管的栅极、第二晶体管的栅极例如分别成为偏置比较器52的第一输入端子(例如非反转输入端子)、第二输入端子(例如反转输入端子)。而且，偏置比较器52在电压V11(节点N11的电压)与电压V12(节点N12的电压)的电压差VDF大于偏置电压VOFF的情况下，使不良检测信号使能。
例如，在如图9的方法这样通过外部的检测器150来对晶体管TN1、TN2的漏极电压进行检测的方法中，有可能因噪音等原因而无法恰当地实施不良检测。即，在具有长大的沟道宽度的晶体管TN1或TN2的一部分中存在结晶缺陷等的情况下，由于晶体管TN1的漏极的电压与晶体管TN2的漏极的电压的电压差较微小，因此该电压差有可能被噪音掩盖，从而无法适当地对该电压差进行检测。
对于这一点，如图13那样，根据在电路装置的内部设置不良检测电路50并对电压V11、V12的电压差VDF进行检测的方法，而能够将由噪音等造成的负面影响抑制为最小。也就是说，即使是微小的电压差VDF，通过内部的不良检测电路50来进行检测，也能够适当地实现不良检测。例如，如果使用偏置比较器52，则由于能够通过作为差动对晶体管的第一、第二晶体管的晶体管尺寸的设定来实现为微小电压的偏置电压VOFF，因此能够对微小的电压差VDF也能够适当地进行检测。因此，能够实现桥接电路10的晶体管的不良检测的适当检测。
图14为表示不良检测电路50的更详细结构例的图。在图14的不良检测电路50中，作为偏置比较器52而包括第一偏置比较器CP1与第二偏置比较器CP2。此外，不良检测电路50能够包括实施不良检测的判断处理的判断部54。
在第一偏置比较器CP1中，电压V11(第i晶体管的漏极电压)被输入至非反转输入端子上，电压V12(第j晶体管的漏极电压)被输入至反转输入端子上。而且，输出不良检测信号CQ1。在第二偏置比较器CP2中，电压V11被输入至反转输入端子上，电压V12被输入至非反转输入端子上。而且，输出不良检测信号CQ2。判断部54根据来自第一、第二偏置比较器CP1、CP2的不良检测信号CQ1、CQ2而对在晶体管Q2中是否产生了不良进行判断。
例如，设定在晶体管TN1、TN2的任意一方中存在结晶缺陷等，且V11-V12＞VOFF。即，设定电压V11与电压V12的电压差V11-V12大于第一偏置比较器CP1的偏置电压VOFF。在该情况下，来自第一偏置比较器CP1的不良检测信号CQ1变为使能(例如高电平)，从而判断部54判断为在晶体管Q2中产生了不良。此外，设定在晶体管TN1、TN2的任意一方中存在结晶缺陷等，且V12-V11＞VOFF。即，设定电压V12与电压V11的电压差V12-V11大于第二偏置比较器CP2的偏置电压VOFF。在该情况下，来自第二偏置比较器CP2的不良检测信号CQ2变为使能(例如高电平)，从而判断部54判断为在晶体管Q2中产生了不良。以此方式，通过设置两个第一、第二偏置比较器CP1、CP2，从而即使在由于晶体管TN1、TN2中的任意一方的结晶缺陷等而使电压V11大于电压V12或者使电压V12大于电压V11的情况下，也能够将之作为晶体管Q2的不良的产生而适当地进行检测。
5.电子设备
在图15中，图示了应用有本实施方式的电路装置200(电机驱动器)的电子设备的结构例。电子设备包括：处理部300、存储部310、操作部320、输入输出部330、电路装置200、对这些各个部进行连接的总线340、电机280。虽然在下文中以通过电机驱动而对头或供纸进行控制的打印机为例进行说明，但本实施方式并不限定于此，其能够应用于各种电子设备中。
输入输出部330例如由USB连接器或无线LAN等的接口构成，其中被输入有图像数据或文件数据。所输入的数据例如存储于DRAM等的作为内部存储装置的存储部310中。当通过操作部320而接受到印刷指令时，处理部300开始实施存储于存储部310中的数据的印刷动作。处理部300以与数据的印刷布局相一致的方式向电路装置200(电机驱动器)输送指令，电路装置200根据该指令而使电机280运转，从而实施头的移动或供纸。
另外，虽然如上文所述对本实施方式进行了详细说明，但本领域技术人员能够容易地理解到本质上不脱离本发明的新事项以及效果的各种改变。因此，这中改变例也全部被包括在本发明的范围内。例如在说明书或附图中，至少一次与更广义或同义的不同用语(第一导电型、第二导电型、驱动对象、输出电路等)一起记载的用语(P型、N型、电机、桥接电路等)，在说明书或附图中的任意位置处均能够被置换为该不同用语。此外，本实施方式以及改变例的所有的组合均被包括在本发明的范围内。此外，电路装置的结构、动作以及配置结构等并未被限定于本实施方式中所说明的内容，能够实施各种改变。
符号说明
Q1、Q3：高压侧晶体管；Q2、Q4：低压侧晶体管；PR1～PR4：预驱动器；DAC：D/A转换电路；CP：比较电路；DG1～DG4：驱动信号；IN1～IN4：控制信号；RS：检测电阻；TP1～TP4、TN1～TN4：晶体管(第1～第n晶体管)；PD1～PD3、PE1、PE2：衬垫(第1～第n衬垫)；WL1～WL4：引线(第1～第n引线)；TA1～TA4：晶体管；RD：下拉电阻；RU：上拉电阻；PD11、PD21：电压测定用衬垫；PD12、PD22：电流施加用衬垫；ML1、ML2、MLVB、MLVS：最上层金属层；PDB1、PDB2、PDS1、PDS2：衬垫；TM1、TM2：驱动端子；TMVB、TMVS：端子；CP1、CP2：第一、第二偏置比较器；10：桥接电路(输出电路)；18：驱动器电路；20：控制电路；30：检测电路；32：基准电压生成电路；50：不良检测电路；52：偏置比较器；54：判断部；100：电机；110：半导体芯片；120：外壳；150：检测器；152：电流施加部；154：电压测定部；200：电路装置；300：处理部；310：存储部；320：操作部；330：输入输出部。

Claims (10)

1.一种电路装置，其特征在于，包括：
输出电路，其具有高压侧的晶体管与低压侧的晶体管；
控制电路，其对所述高压侧的晶体管与所述低压侧的晶体管的导通与断开进行控制；
驱动器电路，其根据来自所述控制电路的控制信号而对所述高压侧的晶体管与所述低压侧的晶体管进行驱动，
所述高压侧的晶体管与所述低压侧的晶体管中的至少一个晶体管由并联连接的第1至第n晶体管构成，
所述电路装置还包括第1至第n衬垫，各个衬垫与所述第1至第n晶体管的各个晶体管的漏极连接，并且所述第1至第n衬垫被使用于所述至少一个晶体管的不良检测。
2.如权利要求1所述的电路装置，其特征在于，
包括驱动端子，所述驱动端子与所述第1至第n衬垫连接，且与所述输出电路的驱动对象连接。
3.如权利要求2所述的电路装置，其特征在于，
包括：
半导体芯片，其具有所述输出电路、所述控制电路、所述驱动器电路和所述第1至第n衬垫；
外壳，其具有所述驱动端子；
第1至第n引线，其对所述第1至第n衬垫和所述驱动端子进行连接。
4.如权利要求1至3中的任一项所述的电路装置，其特征在于，
作为所述第1至第n衬垫的各个衬垫而包括用于向所述第1至第n晶体管的各个晶体管施加检查电流的电流施加用衬垫、与用于对被施加了所述检查电流时的所述第1至第n晶体管的各个晶体管的漏极电压进行测定的电压测定用衬垫。
5.如权利要求1至3中的任一项所述的电路装置，其特征在于，
所述第1至第n晶体管中的第i晶体管的漏极与第一最上层金属层连接，
所述第1至第n晶体管中的第j晶体管的漏极与第二最上层金属层连接，所述第二最上层金属层与所述第一的最上层金属层电分离，
所述第1至第n衬垫中的第i衬垫为所述第一最上层金属层上所形成的钝化膜的开口，
所述第1至第n衬垫中的第j衬垫为所述第二最上层金属层上所形成的钝化膜的开口。
6.如权利要求1至3中的任一项所述的电路装置，其特征在于，
包括不良检测电路，所述不良检测电路根据向所述第1至第n晶体管施加了检查电流时的所述第1至第n晶体管的漏极电压来实施所述至少一个晶体管的不良检测。
7.如权利要求6所述的电路装置，其特征在于，
所述不良检测电路根据所述第1至第n晶体管中的第i晶体管的漏极电压与第j晶体管的漏极电压的电压差来实施所述至少一个晶体管的不良检测。
8.如权利要求7所述的电路装置，其特征在于，
所述不良检测电路包括偏置比较器，所述偏置比较器用于对所述第i晶体管的漏极电压与所述第j晶体管的漏极电压的所述电压差进行检测。
9.如权利要求8所述的电路装置，其特征在于，
在所述不良检测电路中，作为所述偏置比较器而包括第一偏置比较器与第二偏置比较器，
所述第一偏置比较器的非反转输入端子上被输入有所述第i晶体管的漏极电压，反转输入端子上被输入有所述第j晶体管的漏极电压，
所述第二偏置比较器的反转输入端子上被输入有所述第i晶体管的漏极电压，非反转输入端子上被输入有所述第j晶体管的漏极电压。
10.一种电子设备，其特征在于，
包括权利要求1至9中的任一项所述的电路装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109902410A (zh) * 2019-03-07 2019-06-18 上海华虹宏力半导体制造有限公司 一种检查低压晶体管可靠性的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016207349A1 (de) 2016-04-29 2017-11-02 Robert Bosch Gmbh Leistungstransistor, Treiber und Endstufe
JP2022063724A (ja) * 2020-10-12 2022-04-22 ローム株式会社 半導体装置、絶縁型スイッチング電源
TWI766577B (zh) * 2021-02-08 2022-06-01 茂達電子股份有限公司 馬達前置驅動器的電流限制保護系統及方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491622A (en) * 1994-01-07 1996-02-13 Delco Electronics Corp. Power converter with emergency operating mode for three phase induction motors
JP3475822B2 (ja) * 1998-12-07 2003-12-10 株式会社デンソー パワーｍｏｓｆｅｔのオン抵抗測定方法及びパワーｍｏｓｆｅｔのオン抵抗測定装置並びにパワーｍｏｓｆｅｔ
US20040232937A1 (en) * 2001-03-22 2004-11-25 Koichiro Ishibashi Semiconductor integrated circuit device
US6909252B2 (en) * 2001-10-25 2005-06-21 Minebea Co., Ltd. Pre-drive circuit for brushless DC single-phase motor
CN1992269A (zh) * 2005-12-28 2007-07-04 松下电器产业株式会社 半导体集成电路设备
CN101114005A (zh) * 2006-07-28 2008-01-30 三星电子株式会社 用于检测薄膜晶体管基底的缺陷的模块和方法
JP2008160952A (ja) * 2006-12-22 2008-07-10 Toyota Motor Corp モータ駆動装置
CN101247087A (zh) * 2007-02-17 2008-08-20 精工电子有限公司 电流检测电路以及电流方式型开关调节器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256741A (ja) * 1985-05-10 1986-11-14 Nec Corp 半導体集積回路装置
JPS62256741A (ja) * 1986-04-16 1987-11-09 Nippon Electric Glass Co Ltd 封着材料
JP2002094004A (ja) * 2000-09-13 2002-03-29 Sony Corp 半導体装置
JP3899926B2 (ja) 2001-12-19 2007-03-28 株式会社デンソー 電気負荷駆動装置
JP2004208442A (ja) * 2002-12-26 2004-07-22 Calsonic Kansei Corp アクチュエータ用駆動制御装置
JP5015437B2 (ja) * 2005-08-26 2012-08-29 ローム株式会社 モータ駆動装置、方法およびそれを用いた冷却装置
JP4609474B2 (ja) * 2007-10-10 2011-01-12 株式会社デンソー 回転電機装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5491622A (en) * 1994-01-07 1996-02-13 Delco Electronics Corp. Power converter with emergency operating mode for three phase induction motors
JP3475822B2 (ja) * 1998-12-07 2003-12-10 株式会社デンソー パワーｍｏｓｆｅｔのオン抵抗測定方法及びパワーｍｏｓｆｅｔのオン抵抗測定装置並びにパワーｍｏｓｆｅｔ
US20040232937A1 (en) * 2001-03-22 2004-11-25 Koichiro Ishibashi Semiconductor integrated circuit device
US6909252B2 (en) * 2001-10-25 2005-06-21 Minebea Co., Ltd. Pre-drive circuit for brushless DC single-phase motor
CN1992269A (zh) * 2005-12-28 2007-07-04 松下电器产业株式会社 半导体集成电路设备
CN101114005A (zh) * 2006-07-28 2008-01-30 三星电子株式会社 用于检测薄膜晶体管基底的缺陷的模块和方法
JP2008160952A (ja) * 2006-12-22 2008-07-10 Toyota Motor Corp モータ駆動装置
CN101247087A (zh) * 2007-02-17 2008-08-20 精工电子有限公司 电流检测电路以及电流方式型开关调节器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109902410A (zh) * 2019-03-07 2019-06-18 上海华虹宏力半导体制造有限公司 一种检查低压晶体管可靠性的方法
CN109902410B (zh) * 2019-03-07 2023-05-05 上海华虹宏力半导体制造有限公司 一种检查低压晶体管可靠性的方法

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