JP5911014B2 - インバータ装置およびインバータ装置の異常検出方法 - Google Patents

Description

本発明は、大容量の電力用半導体モジュールを備えたインバータに関連し、特に、ゲート配線（ゲート線もしくはエミッタ線）の少なくともいずれか１つに、断線、接触不良、もしくは接続忘れ等の異常が発生したことを、インバータの始動前に検出するためのインバータ装置およびインバータ装置の異常検出方法に関する。

大容量の電力用半導体モジュールは、内部に複数の電力用（パワー）半導体素子を有し、これらを内部で並列接続することによって、大きな定格電流のパワー半導体モジュールを構成している（例えば、特許文献１参照）。

パワーモジュールの大容量化が進むにつれ、内部の並列素子数が増えていく。ここで、並列素子間の分流特性の悪化を防ぐために、所定の並列素子数を１ブロックとして、ブロック毎に１対の駆動用ゲート端子とエミッタ端子を設け、モジュールの外でゲートを並列駆動することがあり得る。

特開２００２−１４１４６５号公報

しかしながら、従来技術には、以下のような課題がある。
並列駆動をする際に、ゲート配線（ゲート線もしくはエミッタ線）の１つが、断線、接触不良、もしくは接続忘れ等を起こした場合には、ゲート配線に係わるモジュール内部のパワー半導体素子ブロックが導通できなくなる。この場合、残された素子ブロックに電流が集中することによって、素子破壊が起こる可能性がある。さらに、ゲート配線が接続不良となった素子ブロック自身も、ゲート端子が解放状態となった不要動作により、破壊する可能性がある。

本発明は、前記のような課題を解決するためになされたものであり、ゲート配線の異常をインバータの始動前に検出することのできるインバータ装置およびインバータ装置の異常検出方法を得ることを目的とする。

本発明に係るインバータ装置は、アーム毎に複数組のパワー半導体素子の駆動用ゲート端子とエミッタ端子を備えたパワーモジュールを並列駆動して構成されるインバータ装置であって、インバータの始動前の診断期間において、アーム毎に、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値、あるいは、それぞれの駆動用ゲート端子に異常診断用としてパルス駆動のドライブ信号をゲートドライバから印加した際のゲートドライバ出力電圧の立上り時間を診断用データとして検出し、検出した診断用データと所定値との比較に基づいてゲート配線の異常の有無を検出するゲート配線異常監視部を備え、ゲート配線異常監視部は、診断期間において、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値を検出するゲート電圧検出部と、診断期間においてゲート電圧検出部により検出された各パワー半導体素子の電圧値が全て第１所定値以下であり、かつゲート電圧が負電圧となっている場合には、ゲート配線が正常であると判断し、診断期間においてゲート電圧検出部により検出された各パワー半導体素子の電圧値の少なくともいずれか１つが第１所定値を越えている場合には、ゲート配線が異常であると判断する異常判定部とを備えるものである。

また、本発明に係るインバータ装置の異常検出方法は、アーム毎に複数組のパワー半導体素子の駆動用ゲート端子とエミッタ端子を備えたパワーモジュールを並列駆動して構成されるインバータ装置の異常検出方法であって、インバータの始動前の診断期間において、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値を検出するゲート電圧検出ステップと、診断期間においてゲート電圧検出ステップにより検出された各パワー半導体素子の電圧値が全て第１所定値以下であり、かつゲート電圧が負電圧となっている場合には、ゲート配線が正常であると判断し、診断期間においてゲート電圧検出ステップにより検出された各パワー半導体素子の電圧値の少なくともいずれか１つが第１所定値を越えている場合には、ゲート配線が異常であると判断する異常判定ステップと備えるものである。

本発明に係るインバータ装置およびインバータ装置の異常検出方法によれば、インバータの始動前の診断期間において、アーム毎に、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値、あるいは、それぞれの駆動用ゲート端子に異常診断用としてパルス駆動のドライブ信号をゲートドライバから印加した際のゲートドライバ出力電圧の立上り時間を診断用データとして検出し、検出した診断用データと所定値とを比較することにより、ゲート配線の異常をインバータの始動前に検出することのできるインバータ装置およびインバータ装置の異常検出方法を得ることができる。

本発明の実施の形態１におけるインバータ装置の１アーム分の回路構成図である。 本発明の実施の形態１におけるインバータ装置の異常判定部による一連処理を示すフローチャートである。 本発明の実施の形態２におけるインバータ装置の１アーム分の回路構成図である。 本発明の実施の形態２におけるインバータ装置の異常判定部による異常検出処理方法を説明するためのタイムチャートである。

以下、本発明のインバータ装置およびインバータ装置の異常検出方法の好適な実施の形態につき図面を用いて説明する。

実施の形態１．
図１は、本発明の実施の形態１におけるインバータ装置の１アーム分の回路構成図である。なお、図１は、上アームについての詳細回路を示しており、下アームに関しては、一部を省略している。

本実施の形態１における図１に示したインバータ装置は、パワーモジュール構成部１、平滑用コンデンサ６、ゲートドライバ７、ゲート電圧検出部１６ａ、１６ｂ、１７ａ、１７ｂ、異常判定部１８、およびインバータ制御部１９を備えて構成されている。ここで、ゲート電圧検出部１６ａ、１６ｂ、１７ａ、１７ｂ、および異常判定部１８は、ゲート配線異常監視部に相当する。

パワーモジュール構成部１は、インバータを構成する１相分のパワーモジュール、もしくはパワーモジュールを複数個組み合わせてなる構成部である。そして、このパワーモジュール構成部１は、電圧駆動型トランジスタ２ａ、２ｂを並列接続することで、上アームが構成され、電圧駆動型トランジスタ３ａ、３ｂを並列接続することで、下アームが構成されている。

また、電圧駆動型トランジスタ２ａ、２ｂには、フライホイールダイオード４ａ、４ｂが逆並列接続されている。同様に、電圧駆動型トランジスタ３ａ、３ｂには、フライホイールダイオード５ａ、５ｂが逆並列接続されている。なお、電圧駆動型トランジスタ２ａ、２ｂ、３ａ、３ｂは、図１においてはＩＧＢＴである場合を示しているが、ＭＯＳＦＥＴであってもよい。

電圧駆動型トランジスタ２ａは、駆動信号用のゲート端子Ｇ１ａと、エミッタ端子Ｅ１ａを有し、電圧駆動型トランジスタ２ｂは、駆動信号用のゲート端子Ｇ１ｂと、エミッタ端子Ｅ１ｂを有している。また、電圧駆動型トランジスタ３ａ、３ｂも、同様に、駆動信号用のゲート端子Ｇ２ａ、Ｇ２ｂ、エミッタ端子Ｅ２ａ、Ｅ２ｂを有する。なお、電圧駆動型トランジスタ２ａ、２ｂ、３ａ、３ｂは、パワーモジュール内部で、パワー半導体素子を並列接続して構成される場合が一般的である。

図１におけるゲートドライバ７は、インバータの上アームを構成する電圧駆動型トランジスタ２ａ、２ｂを並列駆動するためのゲートドライバである。

より具体的には、ゲートドライバ７は、電圧駆動型トランジスタ２ａ、２ｂをオン動作させるための正電源８（＋ＶＣＣ）、確実にオフさせて誤動作を防止するための負電源９（−ＶＥＥ）と、正電源８、負電源９の基準電位となるグランド１０、オン動作用の出力トランジスタ１３、オフ動作用の出力トランジスタ１４、電圧駆動型トランジスタ２ａを駆動するためのゲート抵抗１５ａ、電圧駆動型トランジスタ２ｂを駆動するためのゲート抵抗１５ｂ等によって構成される。

また、符号１１は、正電源８によって供給される電源記号（＋ＶＣＣ）、符号１２は、負電源９によって供給される電源記号（−ＶＥＥ）を示す。

ゲート電圧検出部１６ａは、電圧駆動型トランジスタ２ａのゲート端子Ｇ１ａとエミッタ端子Ｅ１ａ間に印加されるゲート電圧を検出する。ゲート電圧検出部１６ｂは、電圧駆動型トランジスタ２ｂのゲート端子Ｇ１ｂとエミッタ端子Ｅ１ｂ間に印加されるゲート電圧を検出する。同様に、ゲート電圧検出部１７ａ、１７ｂは、電圧駆動型トランジスタ３ａ、３ｂのゲート端子とエミッタ端子間に印加されるゲート電圧を検出する。

異常判定部１８は、ゲート電圧検出部１６ａ、１６ｂの出力を受けて、ゲートドライバ７とパワーモジュール構成部１との間のゲート配線の健全性をチェックする異常判定手段である。さらに、インバータ制御部１９は、インバータ装置全体を制御する制御部である。

次に、図１に示した本実施の形態１におけるインバータ装置の動作について説明する。図２は、本発明の実施の形態１におけるインバータ装置の異常判定部１８による一連処理を示すフローチャートである。

まず始めに、ステップＳ１０１において、異常判定部１８は、インバータ制御部１９からゲートドライバ７に対して出力されるインバータのドライブ信号がオフしているか否かを確認する。そして、異常判定部１８は、ドライブ信号がオフしていない場合には、ステップＳ１０２に進み、ゲート配線の健全性をチェックできないと判断し、一連の処理を終了する。

一方、異常判定部１８は、ドライブ信号がオフしている場合には、ステップＳ１０３に進む。そして、ステップＳ１０３において、異常判定部１８は、Ｇ１ａ−Ｅ１ａ間の電圧とＧ１ｂ−Ｅ１ｂ間の電圧、すなわち、ゲート電圧検出部１６ａ、１６ｂで検出した電圧が、ともに所定値以下になっているか否かを確認する。

ここで、所定値は、ゲートもしくはエミッタの配線が外れた場合の電圧、すなわち、０Ｖと、負電源９の値（−ＶＥＥ）の間の電圧として、例えば、（−ＶＥＥ）／２（Ｖ）等に設定される。

そして、異常判定部１８は、Ｇ１ａ−Ｅ１ａ間の電圧とＧ１ｂ−Ｅ１ｂ間の電圧がともに所定値以下で、負バイアスが印加されている場合には、ステップＳ１０４に進み、ゲート配線は、正常であると判定し、一連の処理を終了する。

一方、異常判定部１８は、Ｇ１ａ−Ｅ１ａ間の電圧、Ｇ１ｂ−Ｅ１ｂ間の電圧のどちらか一方でも所定値以下になっていない場合には、ステップＳ１０５に進み、ゲート配線は、異常であると判定し、一連の処理を終了する。

このようにして、ゲート配線が異常であると判定した場合には、異常判定部１８は、異常検出信号をインバータ制御部１９に送信する。そして、インバータ制御部１９は、異常判定部１８から異常検出信号を受信した場合には、インバータを運転不能とする。なお、インバータ制御部１９は、異常判定部１８から異常検出信号を受信した場合には、異常表示を合わせて行うことも可能である。

以上のように、実施の形態１によれば、インバータの始動前に、ドライブ信号がオフしている状態で、並列駆動される電圧駆動型トランジスタのゲート−エミッタ間の電圧をそれぞれ監視し、所定値との比較結果からゲート配線の異常を検出できる。

このように、ゲート配線の異常（断線、配線忘れ）をインバータの始動前に検出できるため、ゲート配線が異常となってパワー半導体素子群が導通できなくなり、他の半導体素子群に電流が集中することによって、素子破壊が起こることを未然に防止できる。さらに、ゲート配線が異常となったパワー半導体素子群も、ゲート端子が解放状態となったことによって、誤動作による不要動作で素子破壊が起こることを未然に防止できる。この結果、信頼性の高い大容量インバータを実現することができる。

なお、図１には図示していないが、異常判定部１８は、例えば、チェナーダイオード、抵抗、フォトカプラ等の簡単な回路構成で、安価に実現することが可能である。

実施の形態２．
先の実施の形態１では、インバータの始動前の診断期間のドライブ信号がオフしている状態において、並列駆動される電圧駆動型トランジスタのゲート−エミッタ間の電圧をそれぞれ監視することで、ゲート配線の異常を検出する場合について説明した。これに対して、本実施の形態２では、インバータの始動前の診断期間において、異常診断用のドライブ信号に伴うゲートドライバの出力電圧の立上り具合を監視することで、ゲート配線の異常を検出する場合について説明する。

図３は、本発明の実施の形態２におけるインバータ装置の１アーム分の回路構成図である。なお、図３は、先の実施の形態１における図１と同様に、上アームについての詳細回路を示しており、下アームに関しては、一部を省略している。また、この図３において、先の図１と同一番号のものは、図１と同じものを示す。

本実施の形態２における図３に示したインバータ装置は、パワーモジュール構成部１、平滑用コンデンサ６、ゲートドライバ７、異常判定部１８、インバータ制御部１９、および立上り時間検出部２０ａ、２０ｂを備えて構成されている。ここで、異常判定部１８、および立上り時間検出部２０ａ、２０ｂは、ゲート配線異常監視部に相当する。

ここで、本実施の形態２における図３の構成において、先の実施の形態１における図１の構成と異なる部分は、ゲート電圧検出部１６ａ、１６ｂがない代わりに、電圧駆動型トランジスタ２ａ用ゲートドライバ出力Ｖｇ１ａの立上り時間Ｔ１ａを検出するための立上り時間検出部２０ａと、電圧駆動型トランジスタ２ｂ用ゲートドライバ出力Ｖｇ１ｂの立上り時間Ｔ１ｂを検出するための立上り時間検出部２０ｂを備えたことである。

そこで、これらの相違点を中心に、本実施の形態２におけるインバータ装置の動作について説明する。図４は、本発明の実施の形態２におけるインバータ装置の異常判定部１８による異常検出処理方法を説明するためのタイムチャートである。

図４において、（ａ）は、インバータの始動前の診断期間において、インバータ制御部１９からの診断指令に基づいて、異常診断用としてゲートドライバ７から出力されるドライブ信号のＯＮ／ＯＦＦ波形の一例を示している。これに対して、（ｂ）は、ゲート配線が正常時における、（ａ）のドライブ信号を出力した際のゲートドライバ７の出力電圧Ｖｇ１ａの波形であり、（ｃ）は、ゲート配線が異常時における、（ａ）のドライブ信号を出力した際のゲートドライバ７の出力電圧Ｖｇ１ａの波形である。なお、（ｂ）と（ｃ）については、Ｖｇ１ｂも同様な波形変化となる。

インバータ制御部１９からの診断指令に基づいて診断が開始されると、ゲートドライバ７に対し、ドライブ信号が（ａ）のように、パルス状にオン、オフ出力される。このとき、ゲート配線が全て健全であれば、ゲートドライバ出力電圧Ｖｇ１ａ、Ｖｇ１ｂは、（ｂ）の波形の通り変化する。すなわち、電圧駆動型トランジスタ２ａ、２ｂのゲート電荷を充電するため、電圧波形は、所定の立上り時間Ｔ１ａ、Ｔ１ｂを有する結果となる。

一方、ゲート配線が外れていた場合、あるいは断線などが生じていた場合には、ゲート電荷の充電時間がないため、（ｃ）の波形の通り、Ｔ１ａ’、Ｔ１ｂ’の短時間で電圧が立上る結果となる。そこで、異常判定部１８は、立上り時間検出部２０ａ、２０ｂによる（ａ）のドライブ信号に対応する電圧の立上り時間の計測結果に基づいて、ゲート配線の健全性をチェックする。

具体的には、異常判定部１８は、立上り時間検出部２０ａ、２０ｂで計測された電圧の立上り時間が、異常判定用の所定の立上り時間よりも短い場合には、ゲート配線で異常が発生していると判断することができる。

このようにして、ゲート配線が異常であると判定した場合には、異常判定部１８は、異常検出信号をインバータ制御部１９に送信する。そして、インバータ制御部１９は、異常判定部１８から異常検出信号を受信した場合には、インバータを運転不能とする。なお、インバータ制御部１９は、異常判定部１８から異常検出信号を受信した場合には、異常表示を合わせて行うことも可能である。

以上のように、実施の形態２によれば、インバータの始動前の診断期間に、１アームずつ順次、異常診断用のドライブ信号によるパルス駆動を行った際のゲートドライバ出力電圧を監視し、所定値との比較結果からゲート配線の異常を検出できる。これにより、先の請求項１と同様の効果を得ることができ、信頼性の高い大容量インバータを実現することができる。

さらに、ゲートドライバ出力電圧の立上り時間検出部は、ゲートドライバの出力端に回路を設けることができる。このため、ゲートドライバとパワーモジュール構成部との間に増加する配線はなく、先の実施の形態１に対し、省配線化が可能となる。

なお、上述した実施の形態における並列駆動インバータを構成するパワー半導体素子としては、珪素によって形成されたものには限定されず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素（ＳｉＣ）が挙げられる。

このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧性が高く、許容電流密度も高い。このため、パワー半導体素子の小型化が可能であり、これら小型化されたパワー半導体素子を用いることにより、これらの素子を組み込んだ半導体モジュールの小型化が可能になる。

また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体モジュールの一層の小型化が可能になる。

さらに、電力損失が低いため、パワー半導体素子の高効率化が可能であり、半導体モジュールの高効率化も可能になる。

このように、ＳｉＣ素子を用いたパワーモジュールでは、その低損失特性を活かして、大容量（大電流）化が進んでいくと考えられ、パワーモジュール内部で並列接続するＳｉＣ素子数も増えていくことが予想される。このとき、パワーモジュール内で並列接続するＳｉＣ素子間の分流特性を改善するために、所定の並列素子群毎に１対の駆動用ゲート端子とエミッタ端子を設け、モジュールの外でゲートを並列駆動することが考えられる。

そして、その際に、ゲート配線の接続異常（断線、配線忘れ）が発生すると、高価なＳｉＣ素子を破壊してしまう可能性がある。これに対して、本発明は、インバータの始動前の診断期間において、ゲート配線の異常検出を行うことで、高価なＳｉＣ素子の破壊が起こることを未然に防止することができ、メリットが大きい。

１ パワーモジュール構成部、２ａ、２ｂ、３ａ、３ｂ 電圧駆動型トランジスタ、４ａ、４ｂ、５ａ、５ｂ フライホイールダイオード、６ 平滑用コンデンサ、７ ゲートドライバ、８ 正電源、９ 負電源、１０ グランド、１３、１４ 出力トランジスタ、１５ａ、１５ｂ ゲート抵抗、１６ａ、１６ｂ、１７ａ、１７ｂ ゲート電圧検出部、１８ 異常判定部、１９ インバータ制御部、２０ａ、２０ｂ 立上り時間検出部、Ｅ１ａ、Ｅ１ｂ、Ｅ２ａ、Ｅ２ｂ エミッタ端子、Ｇ１ａ、Ｇ１ｂ、Ｇ２ａ、Ｇ２ｂ ゲート端子。

Claims (3)

1. アーム毎に複数組のパワー半導体素子の駆動用ゲート端子とエミッタ端子を備えたパワーモジュールを並列駆動して構成されるインバータ装置であって、
   インバータの始動前の診断期間において、前記アーム毎に、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値、あるいは、それぞれの前記駆動用ゲート端子に異常診断用としてパルス駆動のドライブ信号をゲートドライバから印加した際のゲートドライバ出力電圧の立上り時間を診断用データとして検出し、検出した前記診断用データと所定値との比較に基づいてゲート配線の異常の有無を検出するゲート配線異常監視部
   を備え、
   前記ゲート配線異常監視部は、
   前記診断期間において、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値を検出するゲート電圧検出部と、
   前記診断期間において前記ゲート電圧検出部により検出された前記各パワー半導体素子の前記電圧値が全て第１所定値以下であり、かつゲート電圧が負電圧となっている場合には、前記ゲート配線が正常であると判断し、前記診断期間において前記ゲート電圧検出部により検出された前記各パワー半導体素子の前記電圧値の少なくともいずれか１つが第１所定値を越えている場合には、前記ゲート配線が異常であると判断する異常判定部と
   を備えることを特徴とするインバータ装置。
2. 請求項１に記載のインバータ装置において、
   前記パワー半導体素子は、炭化珪素によるＳｉＣ素子である
   ことを特徴とするインバータ装置。
3. アーム毎に複数組のパワー半導体素子の駆動用ゲート端子とエミッタ端子を備えたパワーモジュールを並列駆動して構成されるインバータ装置の異常検出方法であって、
   インバータの始動前の診断期間において、ドライブ信号がオフしている状態でのアーム内の各パワー半導体素子のゲート端子とエミッタ端子間の電圧値を検出するゲート電圧検出ステップと、
   前記診断期間において前記ゲート電圧検出ステップにより検出された前記各パワー半導体素子の前記電圧値が全て第１所定値以下であり、かつゲート電圧が負電圧となっている場合には、前記ゲート配線が正常であると判断し、前記診断期間において前記ゲート電圧検出ステップにより検出された前記各パワー半導体素子の前記電圧値の少なくともいずれか１つが第１所定値を越えている場合には、前記ゲート配線が異常であると判断する異常判定ステップと
   備えることを特徴とするインバータ装置の異常検出方法。

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