JP6949648B2

JP6949648B2 - スイッチング電源装置

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Publication number: JP6949648B2
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Inventors: 佐藤　正義; 正義佐藤
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Filing date: 2017-10-02
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Description

本発明はＰＷＭ信号で駆動されるスイッチングトランジスタ及び同期整流トランジスタ、並びにインダクタを備えた降圧型のＤＣ／ＤＣコンバータとしてのスイッチング電源装置に関する。

図７に従来のスイッチング電源装置の回路図を示す（特許文献１）。このスイッチング電源装置は、駆動信号φ０＝φ１＝“Ｌ”のときは、ＰＭＯＳのスイッチングトランジスタＭＰ１がＯＮし、ＮＭＯＳの同期整流トランジスタＭＮ１がＯＦＦして、電源端子１から供給される電流でインダクタＬ１に電力が蓄積されるとともに、出力キャパシタＣ１が充電され出力端子２に接続されている負荷に電力が供給される。また、駆動信号φ０＝φ１＝“Ｈ”のときは、スイッチングトランジスタＭＰ１がＯＦＦし、同期整流トランジスタＭＮ１がＯＮして、それまでインダクタＬ１に蓄積されていた電力がトランジスタＭＮ１を経由して負荷に供給される。

トランジスタＭＮ２はスイッチングトランジスタＭＰ１と同期整流トランジスタＭＮ１の共通接続点Ｌｘに接続された電流検出トランジスタであり、駆動信号φ１で同期整流トランジスタＭＮ１と同様に制御される。ＮＭＯＳのトランジスタＭＮ３，ＭＮ４，ＭＮ５はカレントミラー接続されている。Ｒ４はトランジスタＭＮ４の負荷抵抗、Ｒ５はトランジスタＭＮ５の負荷抵抗である。

同期整流トランジスタＭＮ１がＯＮしているときは、トランジスタＭＮ５のドレイン電流が検出トランジスタＭＮ２と同期整流トランジスタＭＮ１を経由して接地３に流れるが、電流検出トランジスタＭＮ２のＯＮ抵抗は同期整流トランジスタＭＮ１のＯＮ抵抗よりも十分大きく設定されているので、そのトランジスタＭＮ５のドレイン電流は抵抗Ｒ５と検出トランジスタＭＮ２のＯＮ抵抗によって決まる。

このトランジスタＭＮ５のドレイン電流が負荷抵抗Ｒ５に流れることにより、そこに検出電圧Ｖｓが発生する。検出電圧Ｖｓは負荷抵抗Ｒ５に流れるドレイン電流が大きくなるほど低下する。また、トランジスタＭＮ４のドレイン電流はゲート電圧Ｖｂで決まる定電流であるので、負荷抵抗Ｒ４に発生する基準電圧Ｖｒｅｆ１は一定値となる。

検出電圧Ｖｓは比較器５によって基準電圧Ｖｒｅｆ１と比較され、Ｖｓ＞Ｖｒｅｆのときに比較器５の出力電圧Ｖｏが“Ｈ”→“Ｌ”となって、検出トランジスタＭＮ２に流れる電流が所定値にまで低下した、つまり同期整流トランジスタＭＮ１に流れる電流が所定値にまで低下したことが検出される。

このとき、基準電圧Ｖｒｅｆ１を同期整流トランジスタＭＮ１をＯＦＦさせるべき値（インダクタ電流Ｉｓｗ（+）＝０Ａ）に対応させておけば、比較器５の出力が“Ｌ”になったタイミングで同期整流トランジスタＭＮ１をオフさせ、逆流インダクタ電流Ｉｓｗ（-）の発生を防止することができる。

特開２００９−２９１０５７号公報

ところが、図７の回路では、同期整流トランジスタＭＮ１と電流検出トランジスタＭＮ２がＯＦＦし、トランジスタＭＮ２のドレイン電流が遮断されたときに、トランジスタＭＮ３のソースがフローティングになるので、比較器５の入力電圧が大きく変動し、同期整流トランジスタが高速動作する際に過渡的に誤動作や検出の遅延が生じ易い。これは、複数の電流検出値を持たせる場合に弊害となる。

本発明の目的は、同期整流トランジスタのＯＮ/ＯＦＦによって検出電圧が大きく変動しないようにして、同期整流トランジスタに流れる電流の検出に誤動作や遅延が生じないようにしたスイッチング電源装置を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１駆動信号によって制御されるスイッチングトランジスタと、第２駆動信号によって前記スイッチングトランジスタの動作と逆の動作となるように制御される同期整流トランジスタと、前記スイッチングトランジスタと前記同期整流トランジスタの共通接続点と出力キャパシタとの間に接続されたインダクタと、前記第２駆動信号によって制御される電流検出トランジスタとを備えたスイッチング電源装置において、ゲートに固定電圧が印加される第１ゲート接地トランジスタ及び第２ゲート接地トランジスタと、前記第１ゲート接地トランジスタのドレインに接続された第１負荷抵抗と、前記第２ゲート接地トランジスタのドレインに接続された第２負荷抵抗と、前記第１ゲート接地トランジスタのソースに接続された第１ソース抵抗と、前記第２ゲート接地トランジスタのソースに接続された第２ソース抵抗と、前記第１ソース抵抗に並列接続された第１制御トランジスタと、前記第２ソース抵抗に並列接続された第２制御トランジスタとを備え、前記電流検出トランジスタは、前記スイッチングトランジスタと前記同期整流トランジスタの共通接続点と第２ゲート接地トランジスタのソースとの間に接続され、前記第１制御トランジスタは前記第２駆動信号によって制御され、前記第２制御トランジスタは前記第２駆動信号の反転信号によって制御され、前記第１負荷抵抗と前記第２負荷抵抗の電圧を比較して前記同期整流トランジスタに流れる電流を検出することを特徴とする。

請求項２にかかる発明は、請求項１に記載のスイッチング電源装置において、前記第１負荷抵抗に制御切替用基準電圧を発生させ、該制御切替用基準電圧と前記第２負荷抵抗に発生する検出電圧を比較する第１比較器を備え、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とする。

請求項３にかかる発明は、請求項２に記載のスイッチング電源装置において、前記第１負荷抵抗と前記第２負荷抵抗が同一抵抗値に設定され、前記第１ソース抵抗と前記第１制御トランジスタのＯＮ抵抗の並列抵抗値と、前記第２ソース抵抗と前記電流検出トランジスタのＯＮ抵抗の並列抵抗値が同一抵抗値に設定されていることを特徴とする。

請求項４にかかる発明は、請求項２に記載のスイッチング電源装置において、前記第１負荷抵抗を第１抵抗と第２抵抗の直列回路で構成し、前記第１抵抗にシンク過電流検出用基準電圧を発生させ、前記第１抵抗及び前記第２抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、シンク過電流検出用基準電圧と前記検出電圧を比較する第２比較器および前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記シンク過電流検出用基準電圧に達したとき前記第２比較器がシンク過電流検出信号を出力することを特徴とする。

請求項５にかかる発明は、請求項２に記載のスイッチング電源装置において、前記第１負荷抵抗を第３抵抗と第４抵抗の直列回路で構成し、前記第３抵抗に切替制御用基準電圧を発生させ、前記第３抵抗と前記第４抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、前記切替制御用基準電圧と前記検出電圧を比較する第１比較器と、前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とする。

請求項６にかかる発明は、請求項２、３又は５に記載のスイッチング電源装置において、前記同期整流トランジスタがＯＮしてから所定時間だけ前記第１比較器の出力信号マスクするブランキング手段を設けたことを特徴する。

本発明によれば、第２ゲート接地トランジスタのソースがフローティングになることはなく、第１負荷抵抗と第２負荷抵抗に発生する電圧が同期整流トランジスタのＯＮ/ＯＦＦによって大きく変動することがないので、同期整流トランジスタに流れる電流の検出に誤動作や遅延が発生することを防止することができる。

本発明の第１実施例のスイッチング電源装置の回路図である。（ａ）はゲート接地トランジスタの説明図、（ｂ）は（ａ）のインピーダンスＺ１，Ｚ２の説明図である。本発明の第１実施例のスイッチング電源装置の動作波形図である。本発明の第２実施例のスイッチング電源装置の回路図である。本発明の第３実施例のスイッチング電源装置の回路図である。本発明の第３実施例のスイッチング電源装置の動作波形図である。従来のスイッチング電源装置の回路図である。

＜第１実施例＞
図１に本発明の第１実施例のスイッチング電源装置の回路を示す。ＭＰ１は駆動信号φ０で駆動されるＰＭＯＳのスイッチングトランジスタ、ＭＮ１は駆動信号φ１で駆動されるＮＭＯＳの同期整流トランジスタであり、それらトランジスタＭＰ１，ＭＮ１のドレインは端子Ｌｘに共通接続されている。その端子Ｌｘと出力端子２との間にはインダクタＬ１が接続され、また出力端子２と接地３との間には出力キャパシタＣ１が接続されている。

ＭＮ２はＮＭＯＳの電流検出トランジスタであり、ドレインが同期整流トランジスタＭＮ１のドレインに接続され、同期整流トランジスタＭＮ１を駆動する駆動信号φ１で駆動されることで、その同期整流トランジスタＭＮ１に流れる電流を検出する。ＭＮ３，ＭＮ４，ＭＮ５はカレントミラー接続されたＮＭＯＳのトランジスタであり、電流源４が接続されたトランジスタＭＮ３のゲート電圧ＶｂがトランジスタＭＮ４，ＭＮ５のゲートに固定電位として印加されることで、それらトランジスタＭＮ４，ＭＮ５はソースの電圧Ｖ１，Ｖ２が入力電圧となるゲート接地トランジスタを構成している。

トランジスタＭＮ３のソースにはソース抵抗Ｒ１が、トランジスタＭＮ４のソースにはソース抵抗Ｒ２が、トランジスタＭＮ５のソースにはソース抵抗Ｒ３がそれぞれ接続され、また、トランジスタＭＮ３のドレインには電流源４が、トランジスタＭＮ４のドレインには負荷抵抗Ｒ４が、トランジスタＭＮ５のドレインには負荷抵抗Ｒ５がそれぞれ接続されている。さらに、ソース抵抗Ｒ２には駆動信号φ１で制御されるＮＭＯＳの制御トランジスタＭＮ６が並列接続され、ソース抵抗Ｒ３には駆動信号φ２で制御されるＮＭＯＳの制御トランジスタＭＮ７が並列接続されている。そして、ゲート接地トランジスタＭＮ５のソースには電流検出トランジスタＭＮ２のソースが共通接続されている。

５は比較器であり、トランジスタＭＮ４の負荷抵抗Ｒ４に発生する制御切替用の基準電圧Ｖｒｅｆ１とトランジスタＭＮ５の負荷抵抗Ｒ５に発生する検出電圧Ｖｓを比較して、Ｖｓ≧Ｖｒｅｆ１のときに、出力電圧Ｖｏ１を“Ｈ”にする。

６は誤差増幅器であり、出力端子２に出力する電圧Ｖｏｕｔを分圧した電圧ＶｏｕｔＡと目標電圧に対応する電圧Ｖｒｅｆ０とを比較し、両者の差分に応じた誤差電圧Ｖｅｒｒを生成する。７は比較器であり、誤差電圧Ｖｅｒｒと発振器８で生成される三角波電圧とを比較して、出力電圧Ｖｏｕｔが高いほどデューティ比の小さいＰＷＭ電圧Ｖｐｗｍを生成する。９はＰチャネルドライバであり、ＰＷＭ電圧Ｖｐｗｍを入力してスイッチングトランジスタＭＰ１を駆動する駆動信号φ０を生成する。１０はＮチャネルドライバであり、ＰＷＭ電圧Ｖｐｗｍを入力して同期整流トランジスタＭＮ１を駆動する駆動信号φ１とその駆動信号φ１と逆位相の駆動信号φ２とを生成する。

Ｎチャネルドライバ１０は、ＳＲＦＦ回路１０１とオアゲート１０２とで構成され、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がることでセットされ、Ｑ出力を“Ｈ”にし反転Ｑ出力を“Ｌ”にして、駆動信号φ１を“Ｈ”にし、駆動信号φ２を“Ｌ”にする。また、ＰＷＭ電圧Ｖｐｗｍが“Ｌ”に立ち下ることでリセットされ、Ｑ出力を“Ｌ”にし反転Ｑ出力を“Ｈ”にして、駆動信号φ１を“Ｌ”にし、駆動信号φ２を“Ｈ”にする。

次に動作を説明する。ＰＷＭ電圧Ｖｐｗｍが“Ｌ”になると、Ｐチャネルドライバ９から出力する駆動信号φ０も“Ｌ”となり、スイッチングトランジスタＭＰ１がＯＮする。また、ＳＲＦＦ回路１０１がリセットされてＮチャネルドライバ１０から出力する駆動信号φ１も“Ｌ”となるので、同期整流トランジスタＭＮ１、電流検出トランジスタＭＮ２、制御トランジスタＭＮ６はそれぞれＯＦＦとなる。また、駆動信号φ２は“Ｈ”となるので、制御トランジスタＭＮ７はＯＮとなる。以上により、インダクタＬ１にはスイッチングトランジスタＭＰ１がＯＮしてから順次増大する正方向インダクタ電流Ｉｓｗ（+）が流れ、そこに電力が蓄積されると同時に出キャパシタＣ１に電荷が充電され、出力端子２から負荷に電圧Ｖｏｕｔが供給される。

一方、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”になると、Ｐチャネルドライバ９から出力する駆動信号φ０も“Ｈ”となり、スイッチングトランジスタＭＰ１がＯＦＦする。また、ＳＲＦＦ回路１０１がセットされてＮチャネルドライバ１０から出力する駆動信号φ１も“Ｈ”となるので、同期整流トランジスタＭＮ１、電流検出トランジスタＭＮ２、制御トランジスタＭＮ６はそれぞれＯＮとなる。また、駆動信号φ２は“Ｌ”となるので、制御トランジスタＭＮ７はＯＦＦとなる。これにより、同期整流トランジスタＭＮ１がＯＮになった直後に最大値であった正方向インダクタ電流Ｉｓｗ（+）は順次減少するが、同期整流トランジスタＭＮ１を経由して流れ、上記と同様にキャパシタＣ１に電荷が充電され、出力端子２から負荷に電圧Ｖｏｕｔが供給される。

このようにして、正方向インダクタ電流Ｉｓｗ（+）の減少が進んでそれが０Ａになったときに、同期整流トランジスタＭＮ１がＯＦＦしなければ、続けて逆方向インダクタ電流Ｉｓｗ（-）が流れて、電力変換効率が悪化する。

この逆方向インダクタ電流Ｉｓｗ（-）を防止するためには、Ｉｓｗ（＋）＝０Ａになったときに、それまでＶｓ＜Ｖｒｅｆ１の関係にあった検出電圧Ｖｓが、Ｖｓ＝Ｖｒｅｆ１になり、比較器５の出力電圧Ｖｏ１が“Ｈ”になり、Ｎチャネルドライバ１０から出力する駆動信号φ１が“Ｌ”になるように、制御トランジスタＭＮ４のソース電圧Ｖ１と制御トランジスタＭＮ５のソース電圧Ｖ２を制御する必要がある。Ｖｓ＜Ｖｒｅｆ１の関係にあるとき、Ｖｒｅｆ１−Ｖｓ＝Ｖａを必要最小限の値になるように予めオフセットを設定しておけば、Ｖｓ＝Ｖｒｅｆ１への変化を迅速化できる。

そこで、図２に示すように、制御トランジスタＭＮ４のソースと接地３との間のインピーダンスをＺ１とし、制御トランジスタＭＮ５のソースと接地３との間のインピーダンスをＺ２としたとき、駆動信号φ１、φ２の変化に応じてそれらインピーダンスＺ１，Ｚ２を適切に切り替える。これによりソース電圧Ｖ１，Ｖ２を制御して、基準電圧Ｖｒｅｆ１と検出電圧Ｖｓを変化させ、正方向インダクタ電流Ｉｓｗ（＋）＝０Ａになったタイミングを正確に検出する。

インピーダンスＺ１は、同期整流トランジスタＭＮ１がＯＦＦしているときは、ソース抵抗Ｒ２の抵抗値となるが、同期整流トランジスタＭＮ１がＯＮのときは、同時にＯＮしている電流検出トランジスタＭＮ６のＯＮ抵抗ｒ６とソース抵抗Ｒ２の並列抵抗値（＝ｒ６//Ｒ２）となる。

一方、インピーダンスＺ２は、同期整流トランジスタＭＮ１がＯＦＦのとき（つまり、駆動信号φ２が“Ｈ”のとき）は、制御トランジスタＭＮ７のＯＮ抵抗ｒ７とソース抵抗Ｒ３の並列抵抗値（＝ｒ７//Ｒ３）となるが、同期整流トランジスタＭＮ１がＯＮのときは、その同期整流トランジスタＭＮ１のＯＮ抵抗ｒ１は電流検出トランジスタＭＮ２のＯＮ抵抗ｒ２に比べて無視できる程度に小さく、且つ制御トランジスタＭＮ７はＯＦＦするので、電流検出トランジスタＭＮ２のＯＮ抵抗ｒ２と抵抗Ｒ３の並列抵抗値（＝ｒ２//Ｒ３）となる。

したがって、ソース抵抗Ｒ２の値を、並列抵抗ｒ７//Ｒ３の値よりも若干大きくなるように設定しておけば、同期整流トランジスタＭＮ１がＯＦＦしているときのソース電圧Ｖ１，Ｖ２を、小さなオフセットを持たせてＶ１＞Ｖ２に設定できる。このため、Ｖｒｅｆ１＞Ｖｓ（Ｖｒｅｆ１−Ｖｓ＝Ｖａ）を実現して、同期整流トランジスタＭＮ１がＯＦＦしているときの比較器５の出力電圧Ｖｏ１を“Ｌ”に固定できる。

この状態で同期整流トランジスタＭＮ１がＯＮすると、そのときにインダクタＬ１を流れている正方向インダクタ電流Ｉｓｗ（+）は最高値を示しているので、電流検出トランジスタＭＮ２には大きな電流が流れ、ソース電圧Ｖ２を大きく負の方向に引き込むが、その後は正方向インダクタ電流Ｉｓｗ（+）が徐々に減少してゆき、ソース電圧Ｖ２は正方向に徐々に上昇する。

そこで、同期整流トランジスタＭＮ１がＯＮになったときにＺ１＝Ｚ２となるように、負荷抵抗Ｒ４，Ｒ５、ソース抵抗Ｒ２，Ｒ３、制御トランジスタＭＮ６のＯＮ抵抗ｒ６、電流検出トランジスタＭＮ２のＯＮ抵抗ｒ２を設定（例えばｒ６＝ｒ２、Ｒ２＝Ｒ３、Ｒ４＝Ｒ５に設定）しておけば、同期整流トランジスタＭＮ１がＯＮし、かつ正方向インダクタ電流Ｉｓｗ（+）＝０になったときに、Ｖ２＝Ｖ１になる。

このため、この時点でＶｓ＝Ｖｒｅｆ１になるので、比較器５の出力電圧Ｖｏ１を“Ｈ”にすることができる。このように出力電圧Ｖｏ１が“Ｈ”になれば、Ｎチャネルドライバ１０のＳＲＦＦ回路１０１がリセットされ、駆動信号φ１が“Ｌ”に、駆動信号φ２が“Ｈ”になり、同期整流トランジスタＭＮ１をＯＦＦさせて、逆方向インダクタ電流Ｉｓｗ（-）が流れることを防止できる。このとき、Ｖ２＜Ｖ１になるので、比較器５の出力電圧Ｖｏ１は“Ｌ”に戻る。

上記のように、同期整流トランジスタＭＮ１がＯＦＦのときに基準電圧Ｖｒｅｆ１と検出電圧Ｖｓの間には若干のオフセット（Ｖｒｅｆ１−Ｖｓ＝Ｖａ）が設定されているので、同期整流トランジスタＭＮ１がＯＮしてからＶｒｅｆ１＝Ｖｓに達する際の電圧変化量が小さくなり、その変化の途中に不安定要因が生じ難く、正確にインダクタ電流Ｉｓｗ（+）＝０Ａになった時点で同期整流トランジスタＭＮ１をＯＦＦさせることができる。

このように本実施例では、ゲート接地トランジスタＭＮ４，ＭＮ５のソースのソース電圧Ｖ１，Ｖ２を入力電圧として電圧Ｖｒｅｆ１，Ｖｓが生成されるようにし、しかもソース電圧Ｖ１は同期整流トランジスタＭＮ１のＯＦＦ期間中は高い電圧に設定され、これに応じて電圧Ｖ２もその電圧Ｖ１より若干低い電圧に設定されるので、電圧Ｖ１つまり電圧Ｖｓの変化範囲を小さくすることができ、迅速に正方向インダクタ電流Ｉｓｗ（+）＝０Ａを検出することができる。以上の動作の波形を図３に示した。

なお、制御トランジスタＭＮ７のゲートが“Ｌ”で固定されているとき、つまり制御トランジスタＭＮ７が接続されていないときは、同期整流トランジスタＭＮ１がＯＦＦのときに図２（ｂ）に示したように、インピーダンスＺ２が抵抗Ｒ３の抵抗値となる。このため、インピーダンスＺ２が、同期整流トランジスタＭＮ１がＯＮのとき（Ｚ２＝ｒ２//Ｒ３）とＯＦＦのとき（Ｚ２＝Ｒ３）で大きく異なって、検出電圧Ｖｓの変化が大きくなるため、その変化の途中に不安定要因が生じて、逆方向インダクタ電流Ｉｓｗ（-）が流れているのにそれを検出できなかったり、逆に、逆方向インダクタ電流Ｉｓｗ（-）が流れていないのにそれを誤検出する事態が発生する惧れがある。本実施例ではこのような事態は発生しない。

＜第２実施例＞
図４に第２実施例のスイッチング電源装置を示す。上記の第１実施例では、比較器５の出力電圧Ｖｏ１によってＮチャネルドライバ１０を直接制御していたが、その比較器５に入力する基準電圧Ｖｒｅｆ１や検出電圧Ｖｓがスイッチングノイズ等の影響を受けけて不安定になり易く、Ｎチャネルドライバ１０が正常動作してインダクタ電流Ｉｓｗ（+）が正常に流れている最中に、Ｖｓ≧Ｖｒｅｆ１の状態が発生して、比較器５が誤動作する場合がある。

そこで第２実施例では、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから、つまり同期制御トランジスタＭＮ１がＯＮになってから所定時間Ｔ１が経過するまでは、Ｎチャネルドライバ１０に入力する比較器５の“Ｈ”の出力電圧Ｖｏ１がマスクされるように、ブランキング回路１１とアンドゲート１２によるブランキング手段を設けた。

ブランキング回路１１は例えばワンショットマルチ回路で構成され、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから所定時間Ｔ１だけブランキング電圧Ｖｂｋを“Ｈ”にする。アンドゲート１２は、そのブランキング電圧Ｖｂｋが“Ｈ”の期間は比較器５の出力電圧Ｖｏ１をマスクして“Ｌ”に固定する。

この場合、所定時間Ｔ１は固定時間であり、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”になってからインダクタ電流Ｉｓｗ（+）＝０Ａになる最低期間よりも短い期間に設定される。具体的には、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから駆動信号φ１が“Ｈ”になり駆動信号φ２が“Ｌ”になって、基準電圧Ｖｒｅｆ１が安定し検出電圧Ｖｓがインダクタ電流Ｉｓｗ（+）の変化に安定して追従するまでの期間となるように設定される。これによって、この所定時間Ｔ１の間は比較器５の出力電圧Ｖｏ１がたとえノイズの影響で“Ｈ”になっても、アンドゲート１２によってマスクされ、比較器５がノイズの影響で誤動作した場合でも、その影響を回避することができる。

また、ブランキング回路１１から出力されるブランキング電圧Ｖｂｋは、所定時間Ｔ１だけ“Ｈ”になった後は次のＰＷＭ周期まで“Ｌ”に固定されるので、ＲＳＦＦ回路１０１がリセットされた後、つまり同期整流トランジスタＭＮ１がＯＦＦになった後でＰＷＭ電圧Ｖｐｗｍが“Ｈ”になる以前に、スイッチングノイズ等によってそのＲＳＦＦ回路１０１が再セットされ、同期整流トランジスタＭＮ１が誤ってＯＮになることが防止される。

なお、ブランキング回路１１が、ＰＷＭ電圧Ｖｐｗｍが“Ｈ”に立ち上がってから、若干遅れてブランキング電圧Ｖｂｋを“Ｈ”に立ち上げるように設定されていれば、スイッチングトランジスタＭＰ１がＯＦＦしてから同期整流トランジスタＭＮ１がＯＮするまでの間に、デッドタイムを生成して、両トランジスタＭＰ１，ＭＮ１が同時にＯＮする事態を回避することができる。

＜第３実施例＞
図５に第３実施例のスイッチング電源装置を示す。本実施例では、第１実施例における負荷抵抗Ｒ４を３個の抵抗Ｒ４１，Ｒ４２，Ｒ４３の直列回路に置き換え、第１実施例における比較器５を３個の比較器５１，５２，５３に置き換えている。

そして、比較器５１の反転入力端子に、抵抗Ｒ４２とＲ４３の共通接続点に発生する制御切替用の基準電圧Ｖｒｅｆ１を入力させ、比較器５２の反転入力端子に、抵抗Ｒ４１とＲ４２の共通接続点に発生するシンク過電流検出用の基準電圧Ｖｒｅｆ２を入力させ、比較器５３の反転入力端子に、抵抗Ｒ４３とトランジスタＭＮ４との間に発生するソース過電流検出用の基準電圧Ｖｒｅｆ３を入力させ、それら比較器５１，５２，５３の非反転入力端子には、トランジスタＭＮ５のソースに発生する検出電圧Ｖｓを共通に入力させている。基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，Ｖｒｅｆ３は、Ｖｒｅｆ２＞Ｖｒｅｆ１＞Ｖｒｅｆ３の関係にある。

この第３実施例では、第１実施例とは異なって、駆動信号φ０、φ１を図６に示すように制御したときは、インダクタ電流Ｉｓｗは、接続点Ｌｘから同期整流トランジスタＭＮ１の方向である正方向（+）に流れ、続けてその反対の逆方向（-）に流れる。

Ｖｒｅｆ１＞Ｖｒｅｆ３であるので、第１実施例と同様に正方向インダクタ電流Ｉｓｗ（+）＝０ＡのときにＶｓ＝Ｖｒｅｆ１となるように、基準電圧Ｖｒｅｆ１を設定しておいたときは、正方向インダクタ電流Ｉｓｗ（+）＝０Ａになる以前にＶｓ＝Ｖｒｅｆ３となり、そのときの正方向インダクタ電流Ｉｓｗ（+）の具体的な大きさを検出することができる。よって、ソース過電流検出用の基準電圧Ｖｒｅｆ３をソース電流の検出すべき過電流値に対応させておけば、その過電流を検出することができる。

Ｖｒｅｆ２＞Ｖｒｅｆ１であるので、逆方向インダクタ電流Ｉｓｗ（-）が流れたときは、ある時点でＶｓ＝Ｖｒｅｆ２となり、逆方向インダクタ電流Ｉｓｗ（-）の具体的な大きさを検出することができる。よって、シンク過電流検出用の基準電圧Ｖｒｅｆ２をシンク電流の検出すべき過電流値に対応させておけば、その過電流を検出することができる。

このように、第３実施例では、基準電圧Ｖｒｅｆ２，Ｖｒｅｆ３を適宜設定しておくことにより、ソース電流やシンク電流の大きさが所定値に達したか否かを検出することができ、過電流状態を検出できる。このとき、第１実施例と同様に、制御トランジスタＭＮ７によってソース電圧Ｖ２が変化するので、判定誤りが生じることもない。

なお、第１及び第２実施例のように、比較器５１の出力電圧Ｖｏ１が“Ｈ”になったときに同期整流トランジスタＭＮ１をＯＦＦさせる場合には、比較器５２の出力電圧Ｖｏ２によりシンク過電流検出を行うことができないので、比較器５２は不要である。また、ソース過電流とシンク過電流の両者を検出する場合は、比較器５１は不要である。

ここで、請求項に記載の第１抵抗は抵抗Ｒ４１で、第２抵抗は抵抗Ｒ４２とＲ４３の直列回路で実現できる。また、第３抵抗は抵抗Ｒ４１とＲ４２の直列回路で、第４抵抗は抵抗Ｒ４３で実現できる。

１：電源端子、２：出力端子、３：接地、４：電流源、５、５１〜５３：比較器、６：誤差増幅器、７：比較器、８：三角波発振器、９：Ｐチャネルドライバ、１０：Ｎチャネルドライバ、１０１：ＲＳＦＦ回路、１０２：オアゲート、１１：ブランキング回路、１２：アンドゲート

Claims

第１駆動信号によって制御されるスイッチングトランジスタと、第２駆動信号によって前記スイッチングトランジスタの動作と逆の動作となるように制御される同期整流トランジスタと、前記スイッチングトランジスタと前記同期整流トランジスタの共通接続点と出力キャパシタとの間に接続されたインダクタと、前記第２駆動信号によって制御される電流検出トランジスタとを備えたスイッチング電源装置において、
ゲートに固定電圧が印加される第１ゲート接地トランジスタ及び第２ゲート接地トランジスタと、前記第１ゲート接地トランジスタのドレインに接続された第１負荷抵抗と、前記第２ゲート接地トランジスタのドレインに接続された第２負荷抵抗と、前記第１ゲート接地トランジスタのソースに接続された第１ソース抵抗と、前記第２ゲート接地トランジスタのソースに接続された第２ソース抵抗と、前記第１ソース抵抗に並列接続された第１制御トランジスタと、前記第２ソース抵抗に並列接続された第２制御トランジスタとを備え、
前記電流検出トランジスタは、前記スイッチングトランジスタと前記同期整流トランジスタの共通接続点と第２ゲート接地トランジスタのソースとの間に接続され、
前記第１制御トランジスタは前記第２駆動信号によって制御され、前記第２制御トランジスタは前記第２駆動信号の反転信号によって制御され、
前記第１負荷抵抗と前記第２負荷抵抗の電圧を比較して前記同期整流トランジスタに流れる電流を検出することを特徴とするスイッチング電源装置。
請求項１に記載のスイッチング電源装置において、
前記第１負荷抵抗に制御切替用基準電圧を発生させ、該制御切替用基準電圧と前記第２負荷抵抗に発生する検出電圧を比較する第１比較器を備え、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とするスイッチング電源装置。
請求項２に記載のスイッチング電源装置において、
前記第１負荷抵抗と前記第２負荷抵抗が同一抵抗値に設定され、
前記第１ソース抵抗と前記第１制御トランジスタのＯＮ抵抗の並列抵抗値と、前記第２ソース抵抗と前記電流検出トランジスタのＯＮ抵抗の並列抵抗値が同一抵抗値に設定されていることを特徴とするスイッチング電源装置。
請求項２に記載のスイッチング電源装置において、
前記第１負荷抵抗を第１抵抗と第２抵抗の直列回路で構成し、前記第１抵抗にシンク過電流検出用基準電圧を発生させ、前記第１抵抗及び前記第２抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、シンク過電流検出用基準電圧と前記検出電圧を比較する第２比較器および前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記シンク過電流検出用基準電圧に達したとき前記第２比較器がシンク過電流検出信号を出力することを特徴とするスイッチング電源装置。
請求項２に記載のスイッチング電源装置において、
前記第１負荷抵抗を第３抵抗と第４抵抗の直列回路で構成し、前記第３抵抗に切替制御用基準電圧を発生させ、前記第３抵抗と前記第４抵抗の直列抵抗にソース過電流検出用基準電圧を発生させ、前記切替制御用基準電圧と前記検出電圧を比較する第１比較器と、前記ソース過電流検出用基準電圧と前記検出電圧を比較する第３比較器を備え、前記検出電圧が前記ソース過電流検出用基準電圧に達したとき前記第３比較器がソース過電流検出信号を出力し、前記検出電圧が前記制御切替用基準電圧に達したとき、前記第１比較器が前記同期整流トランジスタをＯＦＦさせる制御信号を出力することを特徴とするスイッチング電源装置。
請求項２、３又は５に記載のスイッチング電源装置において、
前記同期整流トランジスタがＯＮしてから所定時間だけ前記第１比較器の出力信号マスクするブランキング手段を設けたことを特徴するスイッチング電源装置。