JP4323599B2

JP4323599B2 - 信号処理装置及び撮像装置

Info

Publication number: JP4323599B2
Application number: JP35762098A
Authority: JP
Inventors: 秀和高橋
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1998-12-16
Filing date: 1998-12-16
Publication date: 2009-09-02
Anticipated expiration: 2018-12-16
Also published as: JP2000180706A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の信号源と、それぞれの信号源の個々の信号と、複数の信号源中の少なくとも最大値信号又は最小値信号を出力できる信号処理装置に関するものである。
【０００２】
【従来の技術】
従来、映像信号以外に映像信号の最大値と最小値を出力する光電変換装置として、一眼レフカメラ用のオートフォーカスセンサが知られている。これらの光電変換装置は、映像信号の最大値と最小値を基に、蓄積時間、ゲイン制御を行うオートゲインコントロールを行っている。図１０にＢＡＳＩＳを用いたＡＦセンサの既略的回路構成図を示す。簡単のため３画素構成のラインセンサとしているが通常は数１０〜１００ｂｉｔ程度で構成されている。
【０００３】
同図において、５１はｎｐｎフォトトランジスタ、５２は、フォトトランジスタの光電変換部のベースをリセットするＰＭＯＳトランジスタ、５３はエミッタを接地するためのｎＭＯＳトランジスタ、５４は最大値（ＰＥＡＫ）を検出するための差動増幅器、５５は最小値（ＢＴＭ）を検出するための差動増幅器、５６は最大値回路用の定電流源、５７は最小値回路用の定電流源、５８はノイズ電荷を蓄積する容量Ｃ_TN，５９は信号電荷を蓄積する容量Ｃ_TS，６０，６１はスイッチＭＯＳトランジスタ、６２，６３は転送用ＭＯＳトランジスタで走査回路６４で駆動される。６５，６６はバッファ増幅器、６７は差動増幅器であり、ノイズを除去した映像出力を出力する。
【０００４】
ここで最大値回路ＰＡ′と最小値回路ＢＡ′は図１１に示す回路となっている。最大値検出回路は出力段がｎｐｎトランジスタ最小値検出回路は、ｐｎｐトランジスタとなっている。ここで簡単に最大値出力原理と述べる。各最大値回路ＰＡ′の出力が結線され定電流源５６に接続されていると、最大値画素のｎｐｎトランジスタがオンする事により、他のＰＡ′のｎｐｎトランジスタはベースよりもエミッタ電位が高くなり、オフするといった原理である。これを図１２に示した。
【０００５】
従来例において、回路ブロックは、光電変換部，最大値検出部，最小値検出部，映像信号出力部の４ブロックで構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例では、映像信号をシリアルに出力させる回路、映像信号の最大値を出力させる回路、映像信号の最小値を出力させる回路の３つの回路が各画素列に設けられているため以下の様な問題があった。
【０００７】
▲１▼回路素子数が多いためチップ面積が大きくなる。
【０００８】
▲２▼それぞれの回路の製造バラツキ等により、出力オフセットが発生する。本出願に係る第１の発明の目的は、回路素子数を減らしてチップ面積を縮小させることであり、第２の発明の目的はノイズを減少させることである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、本発明の信号処理装置は、複数の光電変換画素と、前記複数の光電変換画素からの信号を受ける複数の電圧フォロア回路を有し、前記複数の光電変換画素のうちの最大値信号又は最小値信号と、前記複数の光電変換画素の各個別信号と、を前記電圧フォロア回路により出力線に出力する信号出力手段と、前記個別信号の前記出力線への出力と前記最大値信号又は前記最小値信号の前記出力線への出力とを切り替える駆動手段と、を有し、前記電圧フォロア回路の出力部はソースフォロア回路で構成され、前記駆動手段は、前記最大値信号出力時又は前記最小値信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオフさせると共に前記出力線に設けられた定電流源をオンさせ、前記個別信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオンさせると共に前記出力線に設けられた定電流源をオフさせることを特徴とする。
【００２４】
【発明の実施の形態】
（第１の実施形態）
図１は本発明の特徴を最もよく表す図面であり、同図において、１は光電変換を行うｐｎフォトダイオード、２はフォトダイオードの電位をＶ_RES にリセットするリセット用ＭＯＳ、３は差動増幅器であり、１〜３によって１つの光電変換画素２１を構成する。４はクランプ容量、５はクランプ電位を入力するためのクランプＭＯＳで、４と５でクランプ回路を構成している。６〜９はスイッチ用ＭＯＳ、１０は最大値検出用差動増幅器、１１は最小値検出用差動増幅器であり、それぞれの差動増幅器は電圧フォロワ回路を構成している。１２は最大値出力用スイッチＭＯＳ、１３は最小値出力用スイッチＭＯＳ、１４はＯＲ回路、１５は走査回路、１６、１７は定電流用ＭＯＳトランジスタである。又、図２に差動増幅器１０、１１の具体的な回路構成図を示す。最大値検出回路用には最終段がｎＭＯＳのソースフォロワ回路、最小値検出回路用には最終段がｐＭＯＳのソースフォロワ回路となっている。
【００２５】
２０は画素からの信号が出力される共通出力線である。
【００２６】
次に図３、図４のタイミングチャートを用いて、本実施例の動作について説明する。動作状態としては、リセット期間（ノイズ除去期間）、蓄積期間（ＡＧＣ期間）、映像信号出力期間の３つに分けられる。先ず、リセット期間について説明する。時刻Ｔ₀ において、φＲＥＳをＨｉｇｈにすることにより、ｐｎフォトダイオード１の電位をリセットする。時刻Ｔ₁ において、フォトダイオードのリセットを終了し、ノイズ除去動作に入る時刻Ｔ₂ において、φＴＮ１、φＴＮ２をＨｉｇｈにすることにより、スイッチＭＯＳ６、スイッチＭＯＳ７がＯＮになり光電変換用差動増幅器３の出力は、スイッチＭＯＳトランジスタ６、最大値検出回路、スイッチＭＯＳ７を通って、クランプ回路用容量４へ入力される。
【００２７】
次の時刻Ｔ₃ 、Ｔ₄ において、φＴＮ１、φＴＮ２をＬＯＷにすることによりスイッチＭＯＳ７、スイッチＭＯＳ６をＯＦＦさせ、時刻Ｔ₅ 、Ｔ₆ でφＴＳ２をＨｉｇｈにすることによりスイッチＭＯＳ９をＯＮ、φＧＲをＨｉｇｈにすることによりクランプ用ＭＯＳ５をＯＦＦさせる。
【００２８】
この時、クランプ容量４には画素内のノイズ成分と差動増幅器１０、１１のオフセット成分が加算された電圧が保持される。以上の過程で、光電変換部と最大値検出部と最小値検出部のノイズ（オフセット）をクランプ除去をするためのリセット期間が終了する。
【００２９】
時刻Ｔ７から蓄積期間（ＡＧＣ期間）に入る。時刻Ｔ７において、φＰＥＡＫ、φＢＴＭをＨｉｇｈにすることにより、スイッチＭＯＳ１２、１３をＯＮにして、最大値、最小値を出力したい画素に接続されている差動増幅器１０、１２の出力を共通出力線２０に接続し、定電流回路１６、１７をアクティブにする。
【００３０】
このように、電圧フォロワ回路を構成している差動増幅器１０、１１をφＰＥＡＫ、φＢＴＭをＯＮにすることによりそれぞれ出力線２０、２０′に共通接続することで、複数の画素の内で最大値を出力する画素からの出力電圧が共通出力線２０に、最小値を出力する画素の出力電圧が共通出力線２０′に出力される。
【００３１】
ここで、クランプ容量４に保持されている電圧は以下のように示される。
ＶＣＰ＝Ｖｄａｒｋ＋ＶＦＰＮ＋ＶＲＮ＋Ｖｏｆｆ（１）
（Ｖｄａｒｋ＝画素暗時電圧、ＶＦＰＮ＝固定パターンノイズ電圧、ＶＲＮ＝ランダムノイズ電圧、Ｖｏｆｆ＝電圧フォロワ回路オフセット電圧）
【００３２】
この時の画素からの最大値又は最小値の出力は、
ＶＰＢ＋Ｖｄａｒｋ＋ＶＦＰＮ＋ＶＲＮ（２）
となる。ここでＶＰＢは最大値又は最小値電圧である。この電圧がスイッチＭＯＳ８を介してクランプ回路へ入力される。この時、先に蓄積されている電圧（１）との差分により、差動増幅器１０、１１からの出力は、
ＶＯＵＴ＝（２）−（１）＋Ｖｏｆｆ＝ＶＰＢ
となる。つまり、差動増幅器からは光電変換画素のノイズのみならず、差動増幅器のノイズ（オフセット成分）も除去された信号を得ることができる。
【００３３】
この時、差動増幅器１０、１１それぞれの出力段の定電流ＭＯＳトランジスタ１８、１９はＶＣ２をＬＯＷ、ＶＲＥＦ２をＨｉｇｈにすることにより、ＯＦＦさせておく。蓄積期間が経ち、最大値−最小値がある値に達した時、ＡＧＣ動作が終了し、蓄積動作が終了する。
【００３４】
時刻Ｔ９から映像信号読み出し期間に入る、時刻Ｔ９において、ＶＲＥＦ２を設定電位（所望の電流となる電位）にすることにより、差動増幅器１１の定電流ＭＯＳ１９をアクティブ状態にして、動作させる。時刻Ｔ１０において、走査回路１５を走査させ、φＨ１、φＨ２、φＨ３を順次出力させ、映像信号をシリアルに出力させる。
【００３５】
以上の動作タイミングにより、最小値検出回路に映像信号出力機能を兼ねさせることが可能となる。
【００３６】
本実施例において、最終出力段がソースフォロワ形式である電圧フォロワ回路を各画素毎に構成し、最小値出力時には各電圧フォロワの出力段の定電流源をオフにして、定電流源に接続された出力線に共通接続することにより、映像信号の最小値を得ることができる。また、映像信号出力時には、各電圧フォロワの出力段の定電流源をオンにして、各電圧フォロワ回路を順次、出力線に接続させることにより、シリアルな映像信号を得ることができる。
【００３７】
本実施例において、回路数を激減させることにより、従来よりもチップ面積を小さくすることが可能となった。また、オフセット除去動作や、最小値出力回路と映像信号出力回路が同一になったため、出力オフセットの低減も可能となった。
【００３８】
本実施例において、差動増幅器１０、１１の各電圧フォロワの最終出力段はＭＯＳトランジスタによるソースフォロワ回路としたが、従来と同様のバイポーラトランジスタによるエミッタフォロワ回路としても同様の効果を得ることができる。
【００３９】
（第２の実施形態）
図５に本発明の第２実施例の回路構成図を示す。
【００４０】
第１実施例では、最小値検出回路に映像信号出力機能を兼ねさせていたが、本実施例では最大値検出回路に映像信号出力機能を兼ねさせたことを特徴とする。
【００４１】
本実施例においても、第１実施例と同様な、チップ面積の低減、出力オフセットの低減といった効果を得ることが可能となった。
【００４２】
（第３の実施形態）
図６に本発明の第３実施例の回路構成図を示す。
【００４３】
本実施例では、最大値検出回路と最小値検出回路の入力の前にあるノイズクランプ回路がないことを特徴とする。当然、ノイズとなる出力オフセットは大きくなるが、チップ面積が大幅に減らすことが可能となるため、性能よりもコスト優先となる光電変換装置に有効となる。
【００４４】
（第４の実施形態）
図７に本発明の第４実施例の回路構成図を示す。
【００４５】
本実施例では、最大値出力と映像信号出力のみを出力させる光電変換装置である安価なシステムの場合、最小値を用いず、信号処理を行う場合がある。その場合は、本実施例の様に、最大値検出回路に映像信号出力機能を兼ねさせる事により、更なる回路削減、チップ面積低減が可能となる。又、第３実施例の様にクランプ回路を削除しても良い。
【００４６】
本実施例において、更に低コストの光電変換装置が可能となる。
【００４７】
（第５の実施形態）
図８は、本発明の第５実施形態をあらわす回路図である。本実施形態では光電変換画素を２次元に配列したものであり、１列ごとに最大値検出回路と最小値検出回路が設けられている。
【００４８】
２１は１光電変換画素を示すものであり、１は、光電変換を行うｐｎフォトダイオード、３０はｐｎフォトダイオードの信号電荷を転送するための転送ＭＯＳ、３２は転送された信号を増幅して出力する増幅ＭＯＳ、３１は転送された信号を所定のリセット電位にリセットするためのリセットＭＯＳ、３３は画素を選択するための選択ＭＯＳである。３７は定電流源であり、増幅ＭＯＳとソースフォロワを構成する。３５は垂直出力線、３６は１行ずつ順次画素を選択するための垂直走査回路、３８は水平出力線、３９は信号を順次水平出力線に転送する水平走査回路である。又、図１と同じ構成部材については同じ番号を付けてある。
【００４９】
本実施例においては、垂直走査回路３６によって、１行ずつ画素を選択して、実施形態１と同様の動作を行うことにより、１行中の最大値出力、最小値出力、映像出力が得られる。
【００５０】
以上実施形態１〜５で説明した光電変換画素は、実施形態１〜５で説明したものに限るものではない。例えば、実施形態５で説明した光電変換画素を実施形態１に用いてもよい。この場合、実施形態１はラインセンサーなので選択ＭＯＳ３３を除くことができる。又、ＭＯＳ型の他の回路構成でもよいし、ＭＯＳ型に限らず、ＢＡＳＩＳ、ＳＩＴ等の画素構成であってもよい。さらに又、光を電気信号に変換する光電変換画素ではなく、電圧信号等を発生する信号源であればよい。
【００５１】
（第６の実施形態）
図９、実施形態１〜５で説明した光電変換装置を用いた具体的な撮像装置のブロック図である。
【００５２】
図９において、１０１は実施形態１〜５で説明した光電変換装置、１０２はＰＥＡＫ出力ＶＰＥＡＫとＢＴＭ出力ＶＢＴＭとの差分をとるための差動増幅器、１０３は差動増幅器１０２の出力と所定の基準レベルＶｒｅｆとを比較し、適正な蓄積レベルに達したことを判定するコンパレータ、１０９はＶｉｄｅｏラインより出力される最小値と最大値の信号をそれぞれ記憶する記憶回路、１１０は記録回路１０９の出力と映像出力Ｖｉｄｅｏの出力の差をとる差動増幅器、１０４はマイクロコンピュータである。マイクロコンピュータは、ＣＰＵコア１０４ａ、ＲＯＭ１０４ｂ、ＲＡＭ１０４ｃ、Ａ／Ｄ変換器１０４ｄから構成される。
【００５３】
図９に示した撮像装置においては、まず、マイクロコンピュータ１０４がリセット信号φｒｅｓ，φｖｒｓを出力し蓄積を開始する。次にコンパレータ１０３の反転信号φｃｏｍｐをうけφｔが出力され蓄積を中止する。さらにφｈｒｓ及びφｃｋが出力され読み出しが行われる。このとき最小値の出力のタイミングで記憶回路１０９にマイクロコンピュータ１０４からサンプリング信号ＳＨが送られ最小値が記憶される。引き続き出力される光電変換素子アレイの出力は差動増幅器１１０により最小値との差をとった形でＡ／Ｄ変換される。このときＡ／Ｄ変換の参照電位Ｖｒｔは接地電位、ＶｒｈはＶｒｅｆと設定されているのでＡ／Ｄ変換は光電変換画素の出力のほぼ最大値と最小値の間で行われるが、このとき光電変換装置の出力の基準となる最小値が正確に読み出されているため、Ａ／Ｄ変換が正確に被写体のコントラスト部分について行われる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、複数の信号源の少なくとも最大値信号又は最小値信号及びそれぞれの信号源からの個別信号とを出力する装置に以下のような効果を持たせることができる。
・小サイズ化が可能となる
・低コスト化が可能となる
・低雑音化が可能となる
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる回路構成図である。
【図２】本発明の第１の実施形態に係わる回路構成図である。
【図３】本発明の第１の実施形態に係わるるタイミングチャート図である。
【図４】本発明の第１の実施形態に係わるタイミングチャート図である。
【図５】本発明の第２の実施形態に係わる回路構成図である。
【図６】本発明の第３の実施形態に係わる回路構成図である。
【図７】本発明の第４の実施形態に係わる回路構成図である。
【図８】本発明の第５の実施形態に係わる回路構成図である。
【図９】本発明の第６の実施形態に係わる回路構成図である。
【図１０】従来例の回路構成図である。
【図１１】従来例の回路構成図である。
【図１２】従来例の回路構成図である。
【符号の説明】
１ｐｎフォトダイオード
２リセット、ＭＯＳトランジスタ
３差動増幅器
４クランプ容量
５クランプＭＯＳトランジスタ
６〜９スイッチＭＯＳトランジスタ
１０最大値検出用差動増幅器
１１最小値検出用差動増幅器
１２最大値出力線接続トランジスタ
１３最小値出力線接続トランジスタ
１４ＯＲ回路
１５走査回路
１６最大値検出用定電流ＭＯＳトランジスタ
１７最小値検出用定電流ＭＯＳトランジスタ
１８ｎＭＯＳ定電流源
１９ｐＭＯＳ定電流源
１５ソースフォロワアンプＭＯＳトランジスタ
２６ソースフォロワ定電流源
５１ｎｐｎフォトトランジスタ
５２リセットＭＯＳトランジスタ
５３接地ＭＯＳトランジスタ
５４最大値検出用差動増幅器
５５最小値検出用差動増幅器
５６、５７定電流源
５８、５９ＭＯＳ容量
６０〜６３スイッチＭＯＳトランジスタ
６４走査回路
６５、６６電圧フォロワ回路
６７差動増幅器
１０１光電変換装置
１０２、１１０差動増幅器
１０３コンパレータ
１０４マイクロコンピュータ

Claims

複数の光電変換画素と、
前記複数の光電変換画素からの信号を受ける複数の電圧フォロア回路を有し、
前記複数の光電変換画素のうちの最大値信号又は最小値信号と、前記複数の光電変換画素の各個別信号と、を前記電圧フォロア回路により出力線に出力する信号出力手段と、
前記個別信号の前記出力線への出力と前記最大値信号又は前記最小値信号の前記出力線への出力とを切り替える駆動手段と、
を有し、
前記電圧フォロア回路の出力部はソースフォロア回路で構成され、前記駆動手段は、前記最大値信号出力時又は前記最小値信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオフさせると共に前記出力線に設けられた定電流源をオンさせ、
前記個別信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオンさせると共に前記出力線に設けられた定電流源をオフさせることを特徴とする信号処理装置。
前記複数の電圧フォロワ回路の出力部と前記出力線との間に複数のスイッチ手段を有し、前記複数のスイッチ手段は前記駆動手段によって制御されることを特徴とする請求項１に記載の信号処理装置。
前記駆動手段は、前記複数の電圧フォロワ回路の出力部を出力線に共通接続することにより、前記最大値信号又は前記最小値信号を前記出力線に出力し、前記複数の電圧フォロワ回路の出力部を順次前記出力線に接続することにより、前記個別信号を前記出力線に順次出力するよう制御することを特徴とする請求項２に記載の信号処理装置。
前記電圧フォロア回路の出力部はソースフォロア回路で構成され、前記最大値信号を出力する前記ソースフォロワ回路は、ｎ型のＭＯＳトランジスタで構成され、前記最小値信号を出力する前記ソースフォロワ回路は、ｐ型のＭＯＳトランジスタで構成されていることを特徴とする請求項１乃至請求項３の何れか１項に記載の信号処理装置。
複数の光電変換画素と、
各光電変換画素に対応して設けられ、前記光電変換画素で発生した電荷に基づく信号を第１の出力線へ出力する最大値検出用の電圧フォロワ回路と、
各光電変換画素に対応して設けられ、前記光電変換画素で発生した電荷に基づく信号を第２の出力線へ出力する最小値検出用の電圧フォロワ回路と、を有する信号処理装置であって、
各最大値検出用の電圧フォロワ回路の出力部を、順次、前記第１の出力線へ電気的に接続することにより前記第１の出力線に個別信号を出力し、
複数の前記最大値検出用の電圧フォロワ回路の出力部を、同時に、前記第１の出力線へ電気的に接続することにより前記第１の出力線に最大値信号を出力し、
前記電圧フォロア回路の出力部はソースフォロア回路で構成されており、
前記最大値信号出力時又は前記最小値信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオフさせると共に前記第１又は第２の出力線に設けられた定電流源をオンさせ、
前記個別信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオンさせると共に前記第１の出力線に設けられた定電流源をオフさせることを特徴とする信号処理装置。
複数の光電変換画素と、
各光電変換画素に対応して設けられ、前記光電変換画素で発生した電荷に基づく信号を第１の出力線へ出力する最大値検出用の電圧フォロワ回路と、
各光電変換画素に対応して設けられ、前記光電変換画素で発生した電荷に基づく信号を第２の出力線へ出力する最小値検出用の電圧フォロワ回路と、を有する信号処理装置であって、
各最小値検出用の電圧フォロワ回路の出力部を、順次、前記第２の出力線へ電気的に接続することにより前記第２の出力線に個別信号を出力し、
複数の前記最小値検出用の電圧フォロワ回路の出力部を、同時に、前記第２の出力線へ電気的に接続することにより前記第２の出力線に最小値信号を出力し、
前記電圧フォロア回路の出力部はソースフォロア回路で構成され、前記最大値信号出力時又は前記最小値信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオフさせると共に前記第１又は第２の出力線に設けられた定電流源をオンさせ、
前記個別信号出力時には、それぞれ前記ソースフォロワ回路の定電流源をオンさせると共に前記第２の出力線に設けられた定電流源をオフさせることを特徴とする信号処理装置。
請求項１乃至６の何れか１項に記載の信号処理装置と、前記信号処理装置から出力された前記最大値信号と前記最小値信号の差分値が所定値以上になることを検知する比較手段と、
前記比較手段の出力に基づいて前記光電変換画素の光の蓄積時間を制御する制御手段と、
を有することを特徴とする撮像装置。