CN1705230A - 提供上电复位信号的装置和方法 - Google Patents

Abstract

一种上电复位电路及用于它的方法，可在功率增加和/或功率减少周期期间提供复位信号，以减少错误机会。例如由于各电路元件的波动和/或环境温度，可能发生错误。在功率增加周期期间减少错误机会可包括：在电源电压达到第一电压电平时，将电路的输出结点设置为复位状态；并且在电源电压等于高于第一电压电平的第二电压电平时，向输出结点输出上电复位信号。在功率减少周期期间减少发生错误可包括：在输出结点达到在第一和第二电压电平之间的第三电压电平时，将输出结点设置为复位状态。

Description

提供上电复位信号的装置和方法

技术领域

本发明涉及上电复位电路，其可包括功率增加和/或功率减少操作周期期间的复位开(reset-on)状态。

背景技术

在电源电压达到一定电平时，上电复位电路可产生上电复位信号(下文称为“POR信号”)，以便例如启用半导体器件系统的操作。如果电压变化在初始操作状态期间发生，系统就可能招致不期望的错误。POR信号可防止系统出现这类错误。因此，可设计上电复位电路来延迟POR信号输出，直到电源电压已经被激活。

传统上电复位电路的配置和操作特性在图1和2中说明。

参照图1，传统上电复位电路可包括M个PMOS晶体管MP1-MPM(M是正整数)、电阻器R1和R2、N个NMOS晶体管MN1-MNN(N是正整数)以及反相器IV1。

PMOS晶体管MP1-MPM可在例如VCC的电源电压和电阻器R1的一端之间串联耦合。PMOS晶体管MP1-MPP的栅极可连接PMOS晶体管MPM的漏极并且连接电阻器R1的一端，而电阻器R1的另一端可连接电压地。NMOS晶体管MN1-MNN的栅极也可连接PMOS晶体管MPM的漏极、PMOS晶体管MP1-MPM的栅极和电阻器1R的一端。连接结点可共同连接PMOS晶体管MPM的漏极、PMOS晶体管MP1-MPM的栅极和电阻器R1的一端。电阻器R2的一端可连接电源电压例如VCC，而R2的另一端可连接反相器IV1的输入端口和NMOS晶体管MN1的漏极。反相器IV1可耦合用于输出POR信号的输出端口。

现在将参照图2描述在图1中说明的上电复位电路的操作，图2说明基于温度改变的用于POR信号的生成时间。

现在将描述由在图2中的细线说明的低温特性。在电源电压VCC升高时，在图1中说明的对应连接结点CN1的电压信号POUT可增加到在图2中说明的低阈值电压电平VTN_L。VTN_L对应PMOS晶体管MP1-MPM的阈值电压，并且基于电源电压VCC的升高。在电源电压VCC和信号POUT_L间的差异可基于VTN_L和PMOS晶体管MP1-MPM的体效应(body effect)。

现在将描述在图2中由粗线说明的高温特性：如果在图1中说明的连接结点CN1的电压POUT变成高于对应NMOS晶体管MN1-MNN的高电平阈值电压VTN_H，则NMOS晶体管MN1-MNN的每一个可导通。如果NMOS晶体管MN1-MNN的每一个导通，则反相器IV1可输出上电复位信号“高”POR_H。由于较高的温度，POR_H信号可表示较高导通速度，由此POR_H信号可比POR_L快时间差“T1”。在高温被激活时，可从图1的反相器IV1输出POR_H信号，类似地，在低温被激活时，可输出POR_L信号。

电阻器R1和R2比低的待机电流可具有相对高的值，并且POR信号的转换时间可取决于各晶体管的阈值电压。因为晶体管的阈值电压可随温度而变化，所以POR信号的转换时间也可随温度而变化。因此，如果各晶体管的环境温度高于所希望的，则在电源电压升高前，可生成POR信号，这对常规系统操作是要求的。

传统上电复位电路可消耗额外功率，因为待机电流即使在生成POR信号之后，也可继续地从电源端生成。如果POR电路的每一个结点处在特定状态或寄生电容效应大，伴随电源电压的升高，POR信号可继续地升高，因此可能没有复位信号生成。

发明内容

本发明的各示范实施例可提供一种上电复位电路，其包括对功率增加和/或功率减少周期的上电状态。

本发明的一个示范实施例可提供一种上电复位电路，其包括复位电路，其可在电源电压达到第一电压电平时生成复位电压。上电复位电路还提供：电平检测器，在电源电压达到高于第一电压电平的第二电压电平时，其可生成检测电压；以及锁存电路，其可从用于复位输出结点的复位电路接收复位电压，并且也可从电平检测器接收检测电压，以通过输出结点输出上电复位信号并且锁存上电复位信号。锁存电路可在输出结点的电压达到低于第二电压电平并且高于第一电压电平的第三电压电平时，复位输出结点。

本发明的各示范实施例可提供一种上电复位电路，其包括可用于响应上电复位信号而切断供给电平检测器的电源电压的开关。

本发明的另一示范实施例可提供一种上电复位电路，其包括复位电路，其可在电源电压高于第一电压电平时，生成复位信号。上电复位电路还可提供电平检测器，其可在电源电压达到高于第一电压电平的第二电压电平时，生成检测电压。上电复位电路也可提供锁存电路，其可接收复位信号并且复位输出结点，并且接收检测电压并且通过输出结点输出上电复位信号并且锁存上电复位信号。复位电路可在电源端和第一结点间耦合，电平检测器可在电源端和第一结点间耦合，并且锁存电路可在第一结点和输出结点间耦合。锁存电路在输出结点的电压达到低于第二电压电平并且高于第一电压电平的第三电压电平时，可接收复位电压以复位输出结点。

本发明的各示范实施例可包括具有串联地耦合在电源端和第一结点间的一个或更多PMOS晶体管的复位电路。各PMOS晶体管的栅极可接地，并且各PMOS晶体管的阈值电压可与第一电压电平相同。

本发明的各示范实施例还可包括具有电压分配电路和共源极放大器的电平检测器。共源极放大器可包括一个或更多的NMOS晶体管，其串联地耦合在第一结点和地之间。电压分配电路可将电压分配到各NMOS晶体管的栅极。

本发明的另一示范实施例可提供一种方法，用于通过上电复位电路的输出结点输出上电复位信号。用于输出上电复位信号的方法可包括：在电源电压达到第一电压电平时复位上电复位电路的输出结点，在电源电压达到高于第一电压电平的第二电压电平时通过输出结点输出上电复位信号，并且在电源电压达到低于第二电压电平且高于第一电压电平的第三电压电平时复位输出结点。

本发明的另一示范实施例可提供一种方法，用于通过上电复位电路的输出结点输出上电复位信号，并且可包括下列各项。在电源电压达到第一电压电平时生成复位电压，响应复位电压而复位输出结点，在电源电压达到高于第一电压电平的第二电压电平时生成检测电压，响应检测电压而通过输出结点输出上电复位信号，并且在输出结点的电压变成低于第二电压电平和高于第一电压电平时复位输出结点。

本发明的各示范实施例还可包括响应上电复位信号而切断检测电压的生成。

在以下详述的各示范实施例，比在以前的上电复位电路配置中，可提供更低的功耗和/或对电路元件的环境温度变化的更高容限(tolerance)。

附图说明

图1说明传统上电复位电路的电路图。

图2说明图1的上电复位电路的时序图。

图3是说明根据本发明的一个示范实施例的上电复位电路的框图。

图4说明图3的上电复位电路的示范电路图。

图5是说明图4的上电复位电路的操作特性的示范时序图。

图6是说明根据本发明的另一个示范实施例的上电复位电路的示范电路图。

图7是说明图6的上电复位电路的操作特性的示范时序图。

图8是说明图6的上电复位电路的功耗的示范时序图。

图9是说明上电复位电路的操作的示范逻辑图。

图10是说明上电复位电路的操作的另一个示范逻辑图。

具体实施方式

图3根据本发明的一个示范实施例说明上电复位电路，其包括复位电路100、电平检测器200和锁存电路300。

复位电路100可在电源端和第一结点n1间耦合，并且可被配置来生成复位电压信号。在电源电压电平VCC达到第一指定电压电平时，复位电路100可生成复位电压信号。电平检测器200可在电源端和第一结点n1间耦合，并且在电源电压达到高于第一指定电压电平的第二指定电压电平时，可生成检测电压信号。

锁存电路300可包括在第一结点n1和第二结点n2间耦合的反相器310和下拉(pull-down)驱动器320。在功率增加时，锁存电路300可从复位电路100接收复位电压信号用于复位结点n2，并且可从电平检测器200接收检测电压信号用于通过结点n2输出POR。

在结点n2的电压达到高于第一指定电压电平并且低于第二指定电压电平的第三指定电压电平时，下拉驱动器320可锁存结点n2的输出信号。因此，在功率增加时，下拉驱动器320可锁存从结点n2输出的上电复位信号。然而，在结点n2的电压低于第三指定电压电平时，下拉驱动器320可不锁存结点n2的输出信号，因此可发生锁存中断(break)。在功率增加时，在结点n2的电压高于第三指定电压电平时，下拉驱动320可锁存结点n2的输出信号。在功率减少时，在n2的电压电平低于第三电压时，下拉驱动器320可进行用于n2的输出信号的锁存中断。

在功率增加时，在结点n2的输出信号进行锁存中断时，锁存电路300可从复位电路100接收复位电压信号以复位结点n2。

根据本发明的一示范实施例，上电复位电路可允许结节n2进入复位开状态，这可减少发生不希望的系统错误的机会。不希望的系统错误的例子可以是发生在初始状态的电压变化。

图4说明对应图3的框图的示范电路图。参照图4，复位电路100可包括在电源端和第一结点n1间耦合的PMOS晶体管P1。P1的源极可耦合电源端，P1的漏极可耦合结点n1，并且P1的栅极可接地。在施加于P1的源极的电源电压VCC变得高于P1的阈值电压电平VP1时，可导通P1。如果导通P1，电流通路可建立在电源端和第一结点n1间，因此将复位电压施加于n1。

在图4的一示范实施例中说明的电平检测器200可包括电压分配电路210和共源极放大器220。电压分配电路210可包括电阻器R1和R2，其在电源端和地之间串联耦合，并且可经由第三结点n3互连。根据电压分配公式，在n3的分配电压可计算为

共源极放大器可包括在电源端和第一结点n1间耦合的电阻器R3以及在n1和地之间耦合的NMOS晶体管N1。N1的漏极可连接第一结点n1，并且N1的源极可接地。NMOS晶体管N1的栅极可连接第三结点n3。如果施加于N1的栅极的分配电压高于N1的阈值电压VN1，则可导通N1。如果导通N1，电流通路可建立在n1和地之间，因此检测电压可施加于n1。

在图3的一示范实施例中说明的锁存电路300可包括反相器300和下拉驱动器320，参照图4，反相器300可在第一结点n1和第二结点n2间耦合，并且可包括PMOS晶体管PI和NMOS晶体管NI。下拉驱动器320可包括两个NMOS晶体管N2和N3，其在第一结点n1和地之间串联耦合。N2的漏极可连接第一结点n1，并且N2的栅极可连接第二结点n2。N2的源极连接N3的漏极和栅极，并且N3的源极接地。

如果VN2和VN3分别表示NMOS晶体管N2和N3的阈值电压，那么下拉驱动器320的阈值电压将会是VN2+VN3。如果在结点n2的电压高于VN2+VN3时，则可导通N2和N3，以建立在n1和地之间的电流通路，并且锁存在n2的输出信号。另一方面，如果在n2的电压低于VN2+VN3，则可截止NMOS晶体管N2和N3，因此进行在n2的锁存中断。

参照图4-5，根据本发明的一示范实施例，如在图5中所示，在初始状态t0，第二结点n2的电压电平可处在未知状态。如果电源电压VCC达到PMOS晶体管P1的阈值电压VP1，例如在时间t1，则可导通P1。如果导通PMOS晶体管P1，则复位电压可施加于第一结点n1，然后第二结点n2可处在复位开状态。

如果电源电压VCC升高并且第三结点n3的电压达到在图4中所示的NMOS晶体管N1的阈值电压VN1，这里 $(\frac{R2}{R1+R2}\mathrm{VCC}=\mathrm{VN}1\→\mathrm{VCC}=\mathrm{VN}1\frac{R1+R2}{R2}),$ 则可导通NMOS晶体管N1。如果导通NMOS晶体管N1，检测电压可施加于第一结点n1，然后第二结点n2可处在复位关状态。如果n2处在复位关状态时，则n2可输出POR信号。

如果第二结点n2的电压降在下拉驱动器320的阈值电压下，下拉驱动器320的阈值电压可由NMOS晶体管N2和N3的阈值电压(VN2+VN3)的和表示，则可截止N2和N3。如在图5中所示，在功率减少时(大概在时间t3开始)例如在时间t4，可能截止NMOS晶体管N2和N3，而复位电路100的PMOS晶体管P1可能导通。如果导通P1则复位电压可施加于第一结点n1，因此使电流通路能够让第二结点n2回到复位开状态。

例如，如果电源电压继续下降并且第二结点n2的电压降在PMOS晶体管P1的阈值电压VP1下，如在图5中在时间t5所示，则可能截止PMOS晶体管P1。如果截止P1则第二结点n2可能处在未知状态，这里不确定n2是在复位开还是在复位关状态。

如在图5中所示，在图4中所示的上电复位电路在功率增加时的t1-t2时间周期期间，以及在功率减少时的t4-t5时间周期期间，可能具有复位开状态。

在图4的一示范实施例中，为了生成POR信号，电平检测器的电阻器R1和R2可能调节转变电压 这里VN1是NMOS晶体管N1的阈值电压。电源电压VCC可能通过电阻器R1和R2分配。分配的电压可能由共源极放大器220放大。

根据本发明的一示范实施例，共源极放大器220的电压增益可由其尺寸、例如NMOS晶体管N1的长度和/或宽度值、和/或电阻器R3的值调整。可进行这些值的调整，以希望生成接近“-1”的共源极放大器220电压增益。共源极放大器220的电压增益(Gain)可由以下计算：

$\mathrm{Gain}=\left(\frac{R2}{R1+R2}\right)\×g\left(m\right)\×R3$

其中函数g(m)表示NMOS晶体管N1的跨导。

NMOS晶体管N1的跨导g(m)可与NMOS晶体管N1的尺寸或宽长比即 (L0是N1的长度并且W0是N1的宽度)成比例。宽长比 可能具有小值，因此共源极放大器220的增益可能接近“-1”。

反相器310的特性可能类似于大的共源极MOS晶体管。在反相器310中，例如

表示的PMOS晶体管PI的宽长比可能小于由 表示的NMOS晶体管NI的宽长比。

如在图4中所示，根据本发明的一示范实施例，电压分配电路210不必都包括一个或更多的MOS晶体管和/或电阻器，而是可只包括电阻器。排除一个或更多MOS晶体管可减少在MOS晶体管的阈值电压出现的环境温度依赖性。例如，如果共源极放大器220的增益设置为约“-1”并且反相器310具有宽长比

的NMOS晶体管NI， 显著地大于PMOS晶体管PI的宽长比

那么这些晶体管的温度依赖性可减少。因此，减少了上电复位电路的基于温度的依赖性。

图6说明本发明的另一示范实施例，其中共同的标号指在图4中说明的共同的元件。

参照图6，上电复位电路2可包括在电源端VCC和电平检测器200间耦合的开关400。开关400可响应从第二结点n2生成的上电复位信号POR而操作。如果施加POR信号，则可施加于电平检测器200的电源电压VCC可降低和/或切断。因此开关400可减少流经电平检测器200的待机电流量。

开关400可包括两个PMOS晶体管P2和P3。PMOS晶体管P2的源极可连接电源端VCC，P2的栅极可连接第二结点n2，并且P2的漏极可连接电平检测器200的电压分配电路210。PMOS晶体管P3的源极可连接电源端VCC，P3的漏极可连接共源极放大器220，并且P3的栅极可连接第二结点n2。

根据本发明的一示范实施例，现将参照图6-7描述上电复位电路2的操作特性。例如，假定NMOS晶体管N1、N2和N3的阈值电压是0.5V并且PMOS晶体管P1、P2和P3的阈值电压是-0.7V，上电复位电路2的第二结点n2的电压可如下述波动。在电源电压VCC达到0.7V(PMOS晶体管的阈值电压是-0.7V并且为方便起见由正电压0.7表示)时，第二结点n2可处在复位开状态。在电源电压升高到1.5V并且第三结点n3的电压达到0.5V(NMOS晶体管N1的阈值电压)时，第二结点n2可处在复位关状态并且POR信号可通过第二结点n2生成。

在电源电压VCC下降使得第二结点n2的电压降在1.0V下时，其可等于NMOS晶体管N2和N3在功率减少时大约在时间t4的阈值电压(VN2+VN3)的和，第二结点n2可回到复位开状态。在电源电压继续下降并且第二结点n2的电压降在0.7V以下时，其可是PMOS晶体管P1大约在时间t5的阈值电压，第二结点可处在未知状态。

在功率增加时，例如在图7的一示范实施例中说明的在复位开状态时间周期t1-t2期间，电源电压VCC可具有在0.7V和1.5V间的值，并且第二结点n2的电压可接地(0V)。PMOS晶体管P2和P3的栅极-源极电压Vgs可在-0.7V和-1.5V间取值。PMOS晶体管在其栅极-源极电压Vgs低于其阈值电压时可导通，例如，PMOS晶体管P2和P3在t1-t2时间周期期间可导通。如果导通P2和P3，那么可将电源电压例如VCC施加于电平检测器200的电压分配电路210和共源极放大器220。

如果上电复位POR信号在复位关状态生成，电源电压VCC可高于1.5V并且由于耦合到n2的一个或更多的晶体管饱和，第二结点n2的电压可与电源电压VCC一样。PMOS晶体管P2和P3的栅极-源极电压Vgs，尽管是负数，但可处在幅度高于阈值电压-0.7V的电平。因此，可能截止P2和P3，所以没有待机电流可在复位关状态的同时在电源端和电平检测器200间流动。

参照图6-8，依照本发明的一示范实施例，PMOS晶体管P2和P3在未知状态期间可处在导通或在截止状态。如果POR信号在例如t0-t2的时间周期期间还未生成并且如果电源电压VCC升高，则待机电流也可升高。在复位关状态的时间周期期间例如t2-t4，这里POR信号在第二结点n2生成，PMOS晶体管P2和P3可处在截止状态。因此，根据晶体管的开或关状态；可减少如果电源电压VCC继续升高而生成待机电流的机会。然而，在时间周期例如t4-t6，这里POR信号经历锁存中断发生，各PMOS晶体管可处在导通状态，因此允许待机电流增加。

根据用于在图6中说明的上电复位电路2的本发明的一示范实施例，待机电流可在生成POR信号后只流经复位电路100。因此，在对比传统上电电路或传统配置的相似类型时，待机电流可减少例如大约90％。

如在图4和6中所示，复位电路100、下拉驱动器320和共源极放大器200可分别包括例如仅一个PMOS晶体管P1、仅一个NMOS晶体管N3和仅一个NMOS晶体管N1。然而，多个晶体管可串联连接以调节各晶体管的电压。

参照图9-10，根据本发明的一示范实施例，上电复位电路的操作可描述如下：如在图9中所示的，通过复位上电复位电路的输出结点(902)，通过输出结点输出上电复位信号(904)，并且复位输出结点(906)。然而，上电复位电路的操作也可描述如下：如在图10中所示的，通过生成复位电压(1002)和检测电压(1004)，复位上电复位电路的输出结点(1006)，通过输出结点输出上电复位信号(1008)，并且复位输出结点(1010)。在图9-10中说明的各示例操作应解释为限于以上描述的各示范实施例的操作。

此外，以上已描述包括NMOS和/或PMOS晶体管的各示范实施例。然而要理解，在与以上描述的任何示范实施例的其它结合中，NMOS和/或PMOS晶体管可与其它类型的电路元件一起使用。

这样的变形不看作为脱离本发明的各示范实施例的精神和范围，并且如对本领域技术人员将会是显然的，所有这样的修改意图在于包括在权利要求书的范围内。

Claims (38)

1.一种用于通过输出结点输出上电复位信号的上电复位电路，该电路包括：

复位电路，用于在电源电压达到第一电压电平时生成复位电压信号；

电平检测器，用于在电源电压达到高于第一电压电平的第二电压电平时生成检测电压信号；

耦合以接收电压信号的输出结点；以及

锁存电路，用于从复位电路接收复位电压信号以复位输出结点，并且从电平检测器接收检测电压信号，以通过输出结点输出上电复位信号，

其中锁存电路在输出结点的电压达到低于第二电压电平并且高于第一电压电平的第三电压电平时，复位输出结点的电压信号。

2.根据权利要求1所述的上电复位电路，还包括：

开关，用于响应上电复位信号，切断供给电平检测器的电源电压。

3.一种用于通过输出结点输出上电复位信号的上电复位电路，其包括：

第一结点；

复位电路，用于在电源端的电源电压高于第一电压电平时生成复位电压，复位电路耦合在电源端和第一结点间；

电平检测器，用于在电源端的电源电压达到高于第一电压电平的第二电压电平时生成检测电压，电平检测器耦合在电源端和第一结点间；

耦合以接收电压信号的输出结点；以及

锁存电路，用于接收复位电压以复位输出结点，并且接收检测电压以通过输出结点输出上电复位信号且锁存上电复位信号，锁存电路在第一结点和输出结点间耦合，

其中锁存电路在输出结点的电压达到低于第二阈值电压且高于第一阈值电压的第三电压电平时，接收复位电压以复位输出结点。

4.根据权利要求3所述的上电复位电路，其中该复位电路包括，

至少一个PMOS晶体管，串联耦合在电源端和第一结点间；

至少一个PMOS晶体管的至少一个栅极接地；以及

至少一个PMOS晶体管的阈值电压是第一电压电平。

5.根据权利要求3所述的上电复位电路，其中电平检测器包括：

电压分配电路，用于分配电源电压；以及

共源极放大器，用于在电源电压的电平达到第二电压电平时，响应分配的电源电压而生成检测电压。

6.根据权利要求5所述的上电复位电路，其中电压分配电路包括在电源端和地之间耦合的至少两个电阻器，并且共源极放大器的电压增益约为“-1”。

7.根据权利要求5所述的上电复位电路，其中共源极放大器包括串联耦合在第一结点和地之间的一个或更多的NMOS晶体管，并且分配电压施加于各NMOS晶体管的栅极。

8.根据权利要求3所述的上电复位电路，其中锁存电路包括在第一结点和输出结点间耦合的反相器，以及下拉驱动器，用于响应从反相器的输出结点生成的上电复位信号，锁存上电复位信号。

9.根据权利要求8所述的上电复位电路，其中下拉驱动器包括具有等于第三电压电平的阈值电压的NMOS晶体管；并且

其中NMOS晶体管包括：

连接输出结点的栅极；

接地的源极；以及

连接第一结点的漏极。

10.根据权利要求8所述的上电复位电路，其中下拉驱动器包括至少两个NMOS晶体管；

其中第一NMOS晶体管包括：

连接输出结点的栅极；

连接第一结点的漏极；以及

串联耦合至少另一个NMOS晶体管的源极；

其中至少另一个NMOS晶体管串联耦合在第一NMOS晶体管的源极和地之间；并且

其中至少另一个NMOS晶体管的栅极和漏极互连并且与第一NMOS晶体管的源极连接。

11.根据权利要求10所述的上电复位电路，其中；

第三电压电平是第一和至少另一NMOS晶体管的阈值电压。

12.根据权利要求10所述的上电复位电路，其中：

第一和至少另一NMOS晶体管的阈值电压是相同的。

13.根据权利要求3所述的上电复位电路，还包括：

开关，用于响应上电复位信号，切断施加于电平检测器的电源电压，其中该开关在电源端和电平检测器间耦合。

14.根据权利要求13所述的上电复位电路，其中：

该开关包括至少一个PMOS晶体管，其具有：

连接电源端的源极；

连接电平检测器的漏极；以及

连接输出结点的栅极。

15.一种用于通过输出结点输出上电复位信号的方法，包括：

(a)在电源电压达到第一电压电平时，复位输出结点；

(b)在电源电压达到高于第一电压电平的第二电压电平时，通过输出结点输出上电复位信号；以及

(c)在电源电压达到低于第二电压电平且高于第一电压电平的第三电压电平时，复位输出结点。

16.一种用于通过输出结点输出上电复位信号的方法，包括：

(a)在电源电压达到第一电压电平时，生成复位电压；

(b)响应复位电压复位输出结点；

(c)在电源电压达到高于第一电压电平的第二电压电平时，生成检测电压；

(d)响应检测电压，通过输出结点输出上电复位信号；以及

(e)在输出结点的电压变得低于第二电压电平并且高于第一电压电平时，复位输出结点。

17.根据权利要求16所述的方法，还包括：

(d1)响应上电复位信号，切断检测电压的生成。

18.一种设备，包括：

输出结点；以及

下拉驱动器，在电压信号处在高于第二电压电平且低于第三电压电平的第一电压电平时，其在输出结点锁存电压信号；并且

其中在输出结点的电压信号低于第一电压电平时，下拉驱动器用作为锁存中断。

19.根据权利要求18所述的设备，其中锁存在功率增加周期期间进行。

20.根据权利要求18所述的设备，其中锁存中断在功率减少周期期间进行。

21.一种方法，包括：

在电压信号处在高于第二电压电平且低于第三电压电平的第一电压电平时，锁存电压信号；以及

在电压信号低于第一电压电平时，进行锁存中断。

22.根据权利要求21所述的方法，其中锁存在功率增加周期期间进行。

23.根据权利要求21所述的方法，其中锁存中断在功率减少周期期间进行。

24.根据权利要求1所述的上电复位电路，其中复位电路在功率增加周期期间生成复位电压。

25.根据权利要求1所述的上电复位电路，其中锁存电路在功率减少周期期间复位输出结点。

26.根据权利要求1所述的上电复位电路，其中锁存电路将输出结点复位到地电压。

27.根据权利要求3所述的上电复位电路，其中复位电路在功率增加周期期间生成复位电压。

28.根据权利要求3所述的上电复位电路，其中锁存电路在功率减少周期期间复位输出结点。

29.根据权利要求3所述的上电复位电路，其中锁存电路将输出结点复位到地电压。

30.根据权利要求15所述的方法，其中(a)发生在功率增加周期期间。

31.根据权利要求15所述的方法，其中(c)发生在功率减少周期期间。

32.根据权利要求15所述的方法，其中(a)和(c)发生在功率增加周期期间。

33.一种设备，包括：

输出结点；

电源，用于生成电源电压信号；

复位电路，用于在电源电压信号达到阈值电压电平时，生成复位电压信号；以及

锁存电路，其接收复位电压信号且复位输出结点。

34.一种用于向输出结点提供复位电压信号的方法，包括：

生成电源电压信号；

在电源电压信号达到阈值电压电平时，生成复位电压信号；以及经由复位电压信号复位输出结点。

35.一种上电复位电路，用于执行根据权利要求15所述的方法。

36.一种设备，用于执行根据权利要求21所述的方法。

37.根据权利要求15所述的方法，还包括：

(d)在电压信号处在第一电压电平时，锁存电压信号；以及

(e)在电压信号低于第一电压电平时，进行锁存中断。

38.一种设备，用于执行根据权利要求34所述的方法。

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