KR20050115106A - 파워-온 리셋회로 - Google Patents

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KR20050115106A KR1020040040396A KR20040040396A KR20050115106A KR 20050115106 A KR20050115106 A KR 20050115106A KR 1020040040396 A KR1020040040396 A KR 1020040040396A KR 20040040396 A KR20040040396 A KR 20040040396A KR 20050115106 A KR20050115106 A KR 20050115106A
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Abstract

본 발명은 파워-업 및 파워-다운 시에 항상 리셋-온 상태를 갖는 파워-온 리셋회로에 관한 것이다. 본 발명에 따른 파워-온 리셋회로는 파워-업 시 전원전압이 소정의 제 1 전압에 도달할 때 출력노드를 리셋-온 상태로 만들고, 전원전압이 상기 제 1 전압보다 높은 소정의 제 2 전압에 도달할 때 출력노드를 통해 파워-온 리셋신호를 출력한다. 그리고 상기 파워-온 리셋회로는 파워-다운 시 출력노드의 전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높은 소정의 제 3 전압에 도달할 때 상기 출력노드를 리셋-온 상태로 만든다. 본 발명에 따른 파워-온 리셋회로에 의하면, 초기 전위의 현저한 변화에 기인하는 시스템의 오동작을 방지할 수 있다.

Description

파워-온 리셋회로 {POWER-ON RESET CIRCUIT}
본 발명은 파워-온 리셋회로에 관한 것으로, 더욱 상세하게는 파워-업 및 파워-다운 시에 항상 리셋-온 상태를 갖는 파워-온 리셋회로에 관한 것이다.
파워-온 리셋회로는 전원전압이 미리 설정된 최소 전위에 도달할 때, 반도체 기반 시스템의 동작을 인에이블하기 위한 파워-온 리셋 신호(Power-On Reset signal; 이하, POR 신호)를 발생한다. 파워-온 리셋회로는 현저한 초기 전위 변화로부터 시스템의 예상치 못한 동작 오류를 보호하기 위한 것이다. 파워-온 리셋회로는 전원전압이 시스템을 충분히 활성화 할 수 있을 때까지 POR 신호의 출력을 보류하도록 설계된다.
종래의 파워-온 리셋회로의 구성 및 동작 특성을 보여주는 일 예가 도 1 및 도 2에 도시되어 있다. 도 1 및 도 2에 도시된 파워-온 리셋회로는 대한민국 공개특허공보(발명의 명칭: 파워-온 리셋 회로, 출원번호: 10-2002-0049136)에 게시되어 있다.
도 1을 참조하면, 종래기술에 따른 파워-온 리셋회로는 M(M은 양의 정수) 개의 PMOS 트랜지스터들(MP1-MPM), 저항들(R1, R2), N(N은 양의 정수) 개의 NMOS 트랜지스터들(MN1-MNN), 그리고 인버터(IV1)를 포함한다.
PMOS 트랜지스터들(MP1-MPM)은 전원전압(VCC)과 저항(R1)의 일단 사이에 직렬로 연결된다. PMOS 트랜지스터들(MP1-MPM)의 게이트들은 PMOS 트랜지스터(MPM)의 드레인 및 저항(R1)의 일단과 연결된다. 저항(R1)의 타단은 접지 전압과 연결된다. 저항(R2)의 일단은 전원전압(VCC)과 연결된다. NMOS 트랜지스터들(MN1-MNN)은 저항(R2)의 타단과 접지전압사이에 직렬로 연결된다. NMOS 트랜지스터들(MN1-MNN)의 게이트들은 PMOS 트랜지스터(MPM)의 드레인과 PMOS 트랜지스터들(MP1-MPM)의 게이트들 및 저항(R1)의 일단과 연결된다. PMOS 트랜지스터(MPM)의 드레인과 PMOS 트랜지스터들(MP1-MPM)의 게이트들 및 저항(R1)의 일단이 공통으로 연결된 노드를 연결 노드(CN1)라 칭한다. 인버터(IV1)는 저항(R2)의 타단 및 NMOS 트랜지스터(MN1)의 드레인과 연결된 입력단 및 파워-온 리셋 신호(POR)를 출력하기 위한 출력단을 갖는다.
상술한 바와 같은 구성을 갖는 종래의 파워-온 리셋회로의 동작을 도 2를 참조하여 설명한다. 도 2는 온도 변화에 따라 POR 신호의 발생 시점이 변하는 것을 보여준다.
우선, 가는 실선으로 표시된 저온 특성을 기준으로 설명한다. 전원전압(VCC)이 높아짐에 따라서 연결 노드(CN1)의 전압 신호(POUT)는 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTPL)만큼 낮게 전원전압의 상승에 비례해서 증가된다. 전원전압(VCC)과 신호(POUT)의 전압 차는 드레솔드 전압(VTPl)에 PMOS 트랜지스터들(MP1-MPM)의 바디 이펙트(body effect)를 더한 것과 같다.
한편, 연결 노드(CN1)의 전압(POUT)이 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTNl)보다 높아지면 각 NMOS 트랜지스터들(MN1-MNN)은 턴 온된다. 각 NMOS 트랜지스터들(MN1-MNN)이 턴 온 됨에 따라서 인버터(IV1)는 논리 하이(logic high)로 활성화된 PORl 신호를 출력한다. 즉, 연결 노드(CN1)의 전압(POUTl)과 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTNl)이 만나는 시점에서 PORl 신호가 논리 하이로 천이된다.
주변 온도가 상승하면 PMOS 트랜지스터들(MP1-MPM)의 드레솔드 전압(VTPH)이 낮아지므로 주변 온도가 낮을 때에 비해 연결 노드(CN1)의 전압(POUT) 상승률이 더 크다. 한편, 주변 온도의 상승에 따라서 각 NMOS 트랜지스터들(MN1-MNN)의 드레솔드 전압(VTNH)이 낮아진다. 즉, 각 NMOS 트랜지스터들(MN1-MNN)은 주변 온도가 낮을 때에 비해 더 빨리 턴 온된다. 그러므로, 고온에서 인버터(IV1)로부터 출력되는 파워-온 리셋 신호(PORH)가 논리 하이로 활성화되는 시점은 저온에서 파워-온 리셋 신호(PORH)가 논리 하이로 활성화되는 시점에 비해 T1만큼 빠르다.
일반적으로 대기 전류(standby current)를 감소시키기 위하여 저항들(R1, R2)의 저항값은 매우 크다. 따라서, 파워-온 리셋 신호(POR)가 천이하는 시점은 트랜지스터들의 드레솔드 전압에 의존한다. 일반적으로 트랜지스터의 드레솔드 전압은 온도에 따라 매우 민감하게 변화되기 때문에 POR 신호의 천이 시점은 온도에 따라 달라지게 된다. 따라서 주변 온도가 허용한계를 벗어나 고온으로 상승되면 시스템의 정상 동작에 필요한 전원전압이 상승하기 이전에 POR 신호가 발생되는 문제가 발생된다.
또한, 종래 기술에 따른 파워-온 리셋회로는, POR 신호가 발생된 후에도 전원단자로부터 대기전류가 계속 발생되어 전력을 소모하는 문제가 있다. 그리고 각 노드들이 특정한 초기상태에 있거나, 기생 커패시턴스의 영향이 클 경우에는 전원전압이 상승함에 따라 파워-온 리셋신호도 계속 상승하여 어떠한 리셋 신호도 발생되지 않을 수도 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 파워-업 및 파워-다운 시에 항상 리셋-온 상태를 갖는 파워-온 리셋회로를 제공하는데 있다. 본 발명의 다른 목적은 파워-업 및 파워-다운 시에 항상 리셋-온 상태를 가지며 온도 변화에 의존하지 않고 대기전류를 줄일 수 있는 파워-온 리셋회로를 제공하는데 있다.
본 발명에 따른 파워-온 리셋회로의 일면은, 파워-업 시 전원전압이 소정의 제 1 전압에 도달하는 제 1 시점(t1)에서 리셋전압을 발생하는 리셋회로와; 상기 전원전압이 상기 제 1 전압보다 높은 소정의 제 2 전압에 도달하는 제 2 시점(t2)에서 검출전압을 발생하는 레벨 검출기와; 그리고 상기 제 1 시점에서 상기 리셋회로로부터 리셋전압을 입력받아서 상기 출력노드를 리셋시키며, 상기 제 2 시점에서 상기 레벨 검출기로부터 검출전압을 입력받아서 상기 출력노드를 통해 파워-온 리셋신호를 출력하고 상기 파워-온 리셋신호를 래치하는 래치회로를 포함하되, 상기 래치회로는, 파워-다운 시 상기 출력노드의 전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높은 소정의 제 3 전압에 도달하는 제 3 시점(t4)에서 상기 출력노드를 리셋시킨다.
바람직한 실시예로서, 상기 파워-온 리셋신호는 상기 파워-온 리셋신호에 응답하여 전원전압이 상기 레벨 검출기로 인가되는 것을 차단하는 스위치를 더 포함한다.
본 출력에 따른 파워-온 리셋회로의 다른 일면은, 전원단자와 제 1 노드 사이에 연결되며, 전원전압이 제 1 드레솔드 전압보다 높을 때 리셋전압을 발생하는 리셋회로와; 상기 전원단자와 상기 제 1 노드 사이에 연결되며, 전원전압이 상기 제 1 드레솔드 전압보다 높은 제 2 드레솔드 전압에 도달할 때 검출전압을 발생하는 레벨 검출기와; 그리고 상기 제 1 노드와 상기 출력노드 사이에 연결되며, 파워-업 시 상기 리셋전압을 입력받아서 상기 출력노드를 리셋시키며, 상기 검출전압을 입력받아서 상기 출력노드를 통해 파워-온 리셋신호를 출력하고 상기 파워-온 리셋신호를 래치하는 래치회로를 포함한다. 여기서, 상기 래치회로는, 파워-다운 시 상기 출력노드의 전압이 상기 제 2 드레솔드 전압보다 낮고 상기 제 1 드레솔드 전압보다 높은 제 3 드레솔드 전압에 도달할 때 상기 리셋전압을 입력받아서 상기 출력노드를 리셋시킨다.
바람직한 실시예로서, 상기 리셋회로는 상기 전원단자와 상기 제 1 노드 사이에 직렬로 연결된 하나 또는 그 이상의 PMOS 트랜지스터들로 구성된다. 상기 PMOS 트랜지스터들의 게이트는 접지된다. 그리고 상기 PMOS 트랜지스터들의 드레솔드 전압은 상기 제 1 드레솔드 전압이다.
바람직한 실시예로서, 상기 레벨 검출기는 전원전압을 분배하는 전압 분배 회로와; 전원전압이 상기 제 2 드레솔드 전압에 도달할 때 분배된 전압에 응답하여 상기 검출전압을 발생하는 공통-소스 증폭기를 포함한다. 상기 공통-소스 증폭기는 상기 제 1 노드와 접지 사이에 직렬로 연결된 하나 또는 그 이상의 NMOS 트랜지스터들로 구성된다. 상기 NMOS 트랜지스터들의 게이트에는 상기 분배된 전압이 인가된다.
바람직한 실시예로서, 상기 래치회로는 상기 제 1 노드와 상기 출력노드 사이에 연결된 인버터와; 상기 인버터의 출력노드에서 발생된 상기 파워-온 리셋 신호에 응답하여 상기 파워-온 리셋 신호를 래치하는 풀-다운 드라이버를 포함한다. 상기 풀-다운 드라이버는 상기 제 3 드레솔드 전압을 갖는 NMOS 트랜지스터이다. 상기 NMOS 트랜지스터의 게이트는 상기 출력노드에 연결되고, 소스는 접지되고, 드레인은 상기 제 1 노드에 연결된다. 한편, 상기 풀-다운 드라이버는 상기 출력노드에 연결되는 게이트, 상기 입력노드에 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터와; 그리고 상기 제 1 NMOS 트랜지스터의 소스와 접지 사이에 직렬 연결된 하나 또는 그 이상의 제 2 NMOS 트랜지스터들로 구성될 수도 있다. 여기서, 상기 제 2 NMOS 트랜지스터들 각각의 드레인과 게이트는 연결된다. 그리고 상기 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터들의 드레솔드 전압은 상기 제 3 드레솔드 전압이다.
바람직한 실시예로서, 상기 파워-온 리셋회로는 상기 전원단자와 상기 레벨 검출기 사이에 연결되며, 상기 파워-온 리셋신호에 응답하여 전원전압이 상기 레벨 검출기로 입력되는 것을 차단하는 스위치를 더 포함한다. 상기 스위치는 전원단자에 연결되는 소스, 상기 레벨 검출기에 연결되는 드레인, 그리고 상기 출력노드에 연결되는 게이트를 갖는 PMOS 트랜지스터로 구성된다.
본 발명에 따른 파워-온 리셋신호 출력방법의 일면은, a) 파워-업 시 전원전압이 제 1 전압에 도달할 때 상기 출력노드를 리셋시키는 단계와; b) 전원전압이 상기 제 1 전압보다 높은 제 2 전압에 도달할 때 상기 출력노드를 통해 파워-온 리셋신호를 출력하는 단계와; 그리고 c) 파워-다운 시 전원전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높은 제 3 전압에 도달할 때 상기 출력노드를 리셋시키는 단계를 포함한다.
본 발명에 따른 파워-온 리셋신호 출력방법의 다른 일면은, a) 파워-업 시 전원전압이 제 1 전압에 도달할 때 리셋전압을 발생하는 단계와; b) 상기 리셋전압에 응답하여 상기 출력노드를 리셋시키는 단계와; c) 파워-업 시 전원전압이 상기 제 1 전압보다 높은 제 2 전압에 도달할 때 검출전압을 발생하는 단계와; d) 상기 검출전압에 응답하여 상기 출력노드를 통해 파워-온 리셋신호를 출력하는 단계와; 그리고 e) 파워-다운 시 상기 출력노드의 전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높아질 때 상기 출력 노드를 리셋시키는 단계를 포함한다.
바람직한 실시예로서, 상기 파워-온 리셋신호에 응답하여 검출전압이 발생되는 것을 차단하는 단계를 더 포함한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 파워-온 리셋회로에 대한 바람직한 실시예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 파워-온 리셋회로는 리셋회로(100), 레벨 검출기(200), 그리고 래치회로(300)를 포함한다.
상기 리셋회로(100)는 전원단자와 제 1 노드(n1) 사이에 연결되며, 전원전압(VCC)이 소정의 제 1 전압보다 높을 때 리셋전압을 발생한다. 상기 레벨 검출기(200)는 상기 전원단자와 상기 제 1 노드(n1) 사이에 연결되며, 전원전압이 상기 제 1 전압보다 높은 소정의 제 2 전압에 도달할 때 검출전압을 발생한다.
상기 래치회로(300)는 상기 제 1 노드(n1)와 제 2 노드(n2) 사이에 연결된 인버터(310)와 풀-다운 드라이버(320)로 구성된다. 상기 래치회로(300)는 파워-업 시 상기 리셋회로(100)로부터 리셋전압을 입력받아서 상기 제 2 노드(n2)를 리셋시키고, 상기 레벨 검출기(200)로부터 검출전압을 입력받아서 상기 제 2 노드(n2)를 통해 파워-온 리셋신호(Power-On Reset signal; POR)를 출력한다.
상기 풀-다운 드라이버(320)는 상기 제 2 노드(n2)의 전압이 상기 제 1 전압보다 높고 상기 제 2 전압보다 낮은 소정의 제 3 전압에 도달할 때 상기 제 2 노드(n2)의 출력신호를 래치한다. 따라서, 상기 풀-다운 드라이버(320)는 파워-업 시 상기 제 2 노드(n2)로부터 출력되는 파워-온 리셋신호를 래치한다. 그러나 상기 풀-다운 드라이버(320)는 파워-다운 시 상기 제 2 노드(n2)의 전압이 상기 제 3 전압보다 낮아질 때 상기 제 2 노드(n2)의 출력신호를 더 이상 래치하지 못한다. 이를 래치 브레이크(Latch Break)라 한다. 즉, 상기 풀-다운 드라이버(320)는 파워-업 시 상기 제 2 노드의 전압이 상기 제 3 전압보다 높아질 때 상기 제 2 노드의 출력신호를 래치하고, 파워-다운 시 상기 제 2 노드의 전압이 상기 제 3 전압보다 낮아질 때 상기 제 2 노드의 출력신호를 래치 브레이크 한다.
상기 래치회로(300)는 파워-다운 시 상기 제 2 노드의 출력신호가 래치 브레이크되면, 상기 리셋회로(100)로부터 리셋전압을 입력받아서 상기 제 2 노드(n2)를 리셋시킨다.
본 발명에 따른 파워-온 리셋회로에 의하면, 파워-업 및 파워-다운 시 상기 제 2 노드(n2)를 리셋-온 상태(reset-on state)로 만들어서 현저한 초기 전위 변화로부터 유발되는 시스템의 예상치 못한 동작 오류를 미리 방지할 수 있다.
도 4는 도 3에 도시된 파워-온 리셋회로에 대한 간단한 회로 구성을 보여주는 회로도이다. 도 4를 참조하면, 리셋회로(100)는 전원단자와 제 1 노드(n1) 사이에 연결된 하나의 PMOS 트랜지스터(P1)로 구성된다. 상기 PMOS 트랜지스터(P1)의 소스는 전원단자에 연결되고, 드레인은 제 1 노드(n1)에 연결되며, 게이트는 접지된다. 소스에 인가되는 전원전압이 드레솔드 전압(VP1)의 절대값보다 높아질 때 상기 PMOS 트랜지스터(P1)는 턴-온 된다. 상기 PMOS 트랜지스터(P1)가 턴-온 되면 전원단자와 제 1 노드(n1) 사이에 전류 통로가 형성되어 제 1 노드(n1)에 리셋전압이 인가된다.
레벨 검출기(200)는 전압 분배 회로(210)와 공통-소스 증폭기(common-source amplifier)(220)로 구성된다. 상기 전압 분배 회로(210)는 전원단자와 접지 사이에 직렬로 연결되는 2개의 저항들(R1, R2)로 구성된다. 상기 저항들(R1, R2)이 서로 연결되는 제 3 노드(n3)의 분배 전압은 전압 분배 공식에 의해 이 된다.
상기 공통-소스 증폭기(220)는 전원단자와 제 1 노드(n1) 사이에 연결된 저항(R3)과 상기 제 1 노드(n1)와 접지 사이에 연결된 NMOS 트랜지스터(N1)로 구성된다. 상기 NMOS 트랜지스터(N1)의 드레인은 상기 제 1 노드(n1)에 연결되고, 소스는 접지되며, 게이트는 상기 제 3 노드(n3)에 연결된다. 게이트에 인가되는 분배 전압이 드레솔드 전압(VN1)보다 높아지면 상기 NMOS 트랜지스터(N1)는 턴-온 된다. 상기 NMOS 트랜지스터(N1)가 턴-온 되면 상기 제 1 노드(n1)와 접지 사이에 전류 통로가 형성되어 상기 제 1 노드(n1)에 검출전압이 인가된다.
래치회로(300, 도 3 참조)는 인버터(310)와 풀-다운 드라이버(320)로 구성된다. 상기 인버터(310)는 상기 제 1 노드(n1)와 제 2 노드(n2) 사이에 연결되며, 하나의 PMOS 트랜지스터(PI)와 NMOS 트랜지스터(NI)로 구성된다. 상기 풀-다운 드라이버(320)는 상기 제 1 노드(n1)와 접지 사이에 직렬 연결된 2개의 NMOS 트랜지스터들(N2, N3)로 구성된다. NMOS 트랜지스터(N2)의 드레인은 상기 제 1 노드(n1)에 연결되고, 게이트는 상기 제 2 노드에 연결되며, 소스는 NMOS 트랜지스터(N3)에 연결된다. 상기 NMOS 트랜지스터(N3)의 소스는 접지되고, 드레인과 게이트는 상기 NMOS 트랜지스터(N2)의 소스에 연결되어 있다.
상기 NMOS 트랜지스터(N2, N3)의 드레솔드 전압을 각각 VN2, VN3라고 가정하면, 상기 풀-다운 드라이버(320)의 드레솔드 전압은 VN2+VN3 가 된다. 상기 제 2 노드(n2)의 전압이 VN2+VN3 보다 높으면 상기 NMOS 트랜지스터들(N2, N3)은 턴-온 되어 상기 제 1 노드(n1)와 접지 사이에 전류 통로가 형성되고 상기 제 2 노드(n2)의 출력신호는 래치된다. 반면에, 상기 제 2 노드(n2)의 전압이 VN2+VN3 보다 낮아지면 상기 NMOS 트랜지스터들(N2, N3)은 턴-오프 되어 상기 제 2 노드(n2)의 출력신호는 래치 브레이크 된다.
도 5는 도 4에 도시된 파워-온 리셋회로(1)의 동작 특성을 보여주는 타이밍도이다. 도 4 및 도 5를 참조하면, 초기 상태(t0)에서 제 2 노드(n2)의 전압 레벨은 미지 상태(unknown state)에 있다. 그러나 전원전압(VCC)이 리셋회로(100)에 있는 PMOS 트랜지스터(P1)의 드레솔드 전압(VP1)에 도달할 때(t1) 상기 PMOS 트랜지스터(P1)가 턴-온 된다. 상기 PMOS 트랜지스터(P1)가 턴-온 되면 제 1 노드(n1)에 리셋전압이 인가되고 제 2 노드(n2)는 리셋-온 상태(reset-on state)가 된다.
전원전압(VCC)이 상승하여 제 3 노드(n3)의 전압이 NMOS 트랜지스터(N1)의 드레솔드 전압(VN1)에 도달할 때(t2), 즉, = VN1 에서 VCC = 일 때, 상기 NMOS 트랜지스터(N1)는 턴-온 된다. 상기 NMOS 트랜지스터(N1)가 턴-온 되면 제 1 노드(n1)에 검출전압이 인가되고 제 2 노드(n2)는 리셋-오프 상태(reset-off state)가 된다. 이때, 상기 제 2 노드(n2)는 POR 신호를 출력하게 된다.
리셋-오프 상태가 되어 상기 제 2 노드(n2)에서 POR 신호가 발생되면, POR 신호는 풀-다운 드라이버(320)에 있는 NMOS 트랜지스터들(N2, N3)의 드레솔드 전압(VN2+VN3)보다 높기 때문에 NMOS 트랜지스터들(N2, N3)은 턴-온 된다. NMOS 트랜지스터들(N2, N3)이 턴-온 되면 POR 신호는 제 2 노드(n2)에 래치된다.
그러나 전원전압이 하강하는 파워-다운(power-down) 시에 제 2 노드(n2)의 전압이 상기 풀-다운 드라이버(320)에 있는 NMOS 트랜지스터들(N2, N3)의 드레솔드 전압 VN2+VN3 이하로 떨어질 때(t4), NMOS 트랜지스터들(N2, N3)은 턴-오프 된다. 이때, 상기 리셋회로(100)에 있는 PMOS 트랜지스터(P1)는 턴-온 상태에 있으므로 전류통로를 통해 상기 제 1 노드(n1)에 리셋전압이 인가되어 상기 제 2 노드(n2)는 다시 리셋-온 상태가 된다.
전원전압이 계속 하강하여 상기 제 2 노드(n2)의 전압이 상기 PMOS 트랜지스터(P1)의 드레솔드 전압(VP1) 이하로 떨어질 때(t5), 상기 PMOS 트랜지스터(P1)는 턴-오프 된다. 이때, 상기 제 2 노드(n2)는 미지 상태(unknown state)가 된다.
도 5를 참조하면, 도 4에 도시된 파워-온 리셋회로는 파워-업 시 t1-t2 구간에서 그리고 파워-다운 시 t4-t5 구간에서 리셋-온 상태(Reset-On state)를 갖는 것을 확인할 수 있다.
다시 도 4 및 도 5를 참조하면, 레벨 검출기(200)에 있는 저항들(R1, R2)은 POR 신호가 발생되는 천이 전압 을 조절하기 위해 제공된다. 전원전압(VCC)은 저항들(R1, R2)에 의해서 분배되고, 분배된 전압은 공통-소스 증폭기(220)에 의해서 증폭된다. 여기서, 상기 공통-소스 증폭기(220)의 전압 이득(voltage gain)이 -1 근방이 되도록 NMOS 트랜지스터(N1)의 크기(즉, 폭(Width)과 길이(Length))와 저항(R3)의 저항값을 조절해야 한다. 상기 NMOS 트랜지스터(N1)의 트랜스컨덕턴스(transconductance)를 gm(M0)이라 할 때 상기 공통-소스 증폭기(220)의 전압 이득(voltage gain)은 다음 식과 같다.
상기 NMOS 트랜지스터(N1)의 트랜스컨덕턴스 gm(M0)은 상기 NMOS 트랜지스터(N1)의 크기 즉, 에 비례한다. 여기서, L0는 상기 NMOS 트랜지스터(N1)의 길이이고, W0는 상기 NMOS 트랜지스터(N1)의 폭이다. 일반적으로, 상기 공통-소스 증폭기(220)의 이득이 -1에 근접하도록 조절하기 위해 는 매우 작은 값을 갖는다.
한편, 인버터(310)는 이득이 매우 큰 공통-소스(common-source) NMOS 트랜지스터의 특성과 유사한 특성을 나타내야 한다. 그리고 상기 인버터(310)는 이 보다 훨씬 작아야 한다. 여기서, W1과 L1은 각각 PMOS 트랜지스터(PI)의 폭과 길이이고, W2와 L2는 각각 NMOS 트랜지스터(NI)의 폭과 길이이다.
도 4에서 보는 바와 같이, 전압 분배 회로(210)를 MOS 트랜지스터와 저항으로 구성하지 않고, 저항만을 사용하여 MOS 트랜지스터의 드레솔드 전압에 대한 온도 의존성을 배제한다. 그리고 공통-소스 증폭기(220)의 Gain을 -1 근방에 맞추고 인버터(310)의 NMOS 트랜지스터(NI)의 종횡비 가 PMOS 트랜지스터(PI)의 종횡비 보다 훨씬 크도록 하면 공통-소스 증폭기(220)와 인버터(310)의 드레솔드 전압의 온도 의존성이 서로 상쇄될 수 있기 때문에 파워 온-리셋 회로의 온도 변화에 의한 의존성을 낮출 수 있다.
도 6은 본 발명에 따른 파워-온 리셋회로에 대한 다른 실시예를 보여주는 회로도이다. 여기서, 앞서 도시된 도 4와 동일한 참조부호는 동일한 기능을 하는 동일한 부재를 가리킨다.
도 6에 도시된 파워-온 리셋회로(2)는 전원단자와 레벨 검출기(200) 사이에 연결되어 있는 스위치(400)를 더 포함한다. 상기 스위치(400)는 제 2 노드(n2)에서 발생되는 파워-온 리셋신호(POR)에 응답하여 동작한다. 파워-온 리셋신호(POR)가 인가되면 전원전압(VCC)이 레벨 검출기(200)로 인가되는 것을 차단한다. 상기 스위치(400)에 의해 대기전류가 크게 감소된다.
도 6을 참조하면, 상기 스위치(400)는 2개의 PMOS 트랜지스터(P2, P3)로 구성된다. PMOS 트랜지스터(P2)의 소스는 전원단자에 연결되고, 드레인은 전압 분배 회로(210)에 연결되며, 게이트는 제 2 노드(n2)에 연결된다. 그리고 PMOS 트랜지스터(P3)의 소스는 전원단자에 연결되고, 드레인은 공통-소스 증폭기(220)에 연결되며, 게이트는 제 2 노드(n2)에 연결된다.
도 7은 도 6에 도시된 스위치를 포함한 파워-온 리셋회로(2)의 동작 특성을 보여주는 타이밍도이다. 예를 들어, NMOS 트랜지스터들(N1, N2, N3)의 드레솔드 전압을 0.5V로 가정하고, PMOS 트랜지스터들(P1, P2, P3)의 드레솔드 전압을 -0.7V로 가정하면, 상기 파워-온 리셋회로(2)의 제 2 노드(n2)의 전압은 다음과 같이 변한다. 전원전압(VCC)이 PMOS 트랜지스터(P1)의 드레솔드 전압의 절대값인 0.7V에 도달할 때(t1), 제 2 노드(n2)는 리셋-온 상태가 된다. 전원전압이 1.5V 로 상승하여 제 3 노드(n3)의 전압이 NMOS 트랜지스터(N1)의 드레솔드 전압 0.5V에 도달할 때(t2), 제 2 노드(n2)는 리셋-오프 상태가 되며, 제 2 노드(n2)를 통해 POR 신호가 발생된다. 파워-다운 시 전원전압(VCC)이 하강하여 제 2 노드(n2)의 전압이 NMOS 트랜지스터들(N2, N3)의 드레솔드 전압 1.0V 이하로 떨어질 때(t4), 제 2 노드(n2)는 다시 리셋-온 상태가 된다. 그리고 전원전압이 계속 하강하여 제 2 노드(n2)의 전압이 PMOS 트랜지스터의 드레솔드 전압 0.7V 이하로 떨어질 때(t5), 제 2 노드는 미지 상태가 된다.
파워-업 시 리셋-온 상태인 t1-t2 구간에서, 전원전압(VCC)은 0.7V 에서 1.5V 사이에 있고, 제 2 노드(n2)의 전압은 접지상태(0V)에 있다. 따라서, PMOS 트랜지스터(P2, P3)의 게이트-소스 전압은 -0.7V 에서 -1.5V 사이에 있게 된다. 일반적으로, PMOS 트랜지스터는 게이트-소스 전압이 드레솔드 전압보다 작을 때 턴-온 되기 때문에 t1-t2 구간에서 상기 PMOS 트랜지스터(P2, P3)는 턴-온 상태가 되어 전압 분배 회로(210) 및 공통-소스 증폭기(220)에 전원전압(VCC)이 공급된다.
그러나 리셋-오프 상태가 되어 POR 신호가 발생되면, 전원전압(VCC)은 1.5V 이상이 되고, 제 2 노드(n2)의 전압은 전원전압(VCC)과 같은 레벨이 된다. 이때 PMOS 트랜지스터(P2, P3)의 게이트-소스 전압이 드레솔드 전압(-0.7V) 보다 높아지기 때문에 PMOS 트랜지스터(P2, P3)는 턴-오프 된다. PMOS 트랜지스터(P2, P3)가 턴-오프 되어 리셋-오프 상태에서는 대기전류가 전원단자에서 레벨 검출기(200)로 흐르는 것이 차단된다.
도 8은 상기 파워-온 리셋회로(2)에서 대기전류가 감소되는 것을 보여주는 타이밍도이다. 도 8을 참조하면, POR 신호가 발생되기 이전인 미지상태 또는 리셋 온 상태인 구간 t0-t2 에서는 PMOS 트랜지스터(P2, P3)가 턴-온 상태에 있기 때문에 전원전압(VCC)이 상승하면 대기전류도 상승하게 된다. 제 2 노드(n2)에서 POR 신호가 발생되는 리셋 오프 상태인 구간 t2-t4 에서는 PMOS 트랜지스터(P2, P3)가 턴-오프 상태로 되기 때문에 전원전압(VCC)이 상승해도 대기전류가 거의 발생되지 않는다. 그러나 파워-다운 시 POR 신호가 래치 브레이크되어 리셋-온 상태 또는 미지상태로 되는 구간 t4-t6 에서는 PMOS 트랜지스터(P2, P3)가 턴-온 상태에 있기 때문에 대기전류가 증가하게 된다.
도 6에 도시된 파워-온 리셋회로(2)에 대한 시뮬레이션 결과에 의하면, POR 신호가 발생된 후에는 대기전류가 리셋회로(100)를 통해서만 흐르게 되므로 종래 기술에 비하면 백분의 일 정도로 감소된다.
한편, 도 4 또는 도 6에서는 바람직한 실시예로서, 리셋회로(100) 내에 있는 PMOS 트랜지스터(P1) 또는 풀-다운 드라이버(320) 내에 있는 NMOS 트랜지스터(N3) 또는 공통-소스 증폭기(220) 내에 있는 NMOS 트랜지스터(N1)가 각각 하나인 것으로 하였으나 실제로는 보다 많은 트랜지스터들이 직렬로 연결되어 각 트랜지스터의 드레솔드 전압을 조절할 수 있음은 자명한 사실이다.
또한, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 파워-온 리셋회로에 의하면, 파워-업 및 파워-다운 시에 항상 리셋-온 상태를 갖는 안정적인 파워-온 리셋신호를 생성할 수 있다. 또한, 파워-업 및 파워-다운 시에 항상 리셋-온 상태를 가지며 온도 변화에 의존하지 않고 대기전류를 줄일 수 있는 파워-온 리셋신호를 생성할 수 있다.
도 1은 종래 기술에 따른 파워-온 리셋회로를 보여주는 회로도이다.
도 2는 도 1에 도시된 파워-온 리셋회로의 타이밍도이다.
도 3은 본 발명에 따른 파워-온 리셋회로에 대한 바람직한 실시예를 보여주는 블록도이다.
도 4는 도 3에 도시된 파워-온 리셋회로의 회로도이다.
도 5는 도 4에 도시된 파워-온 리셋회로의 동작 특성을 보여주기 위한 타이밍도이다.
도 6은 본 발명에 따른 파워-온 리셋회로의 다른 실시예를 보여주는 회로도이다.
도 7은 도 6에 도시된 파워-온 리셋회로의 동작 특성을 보여주기 위한 타이밍도이다.
도 8은 도 6에 도시된 파워-온 리셋회로의 전류 소모를 보여주는 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
100 : 리셋회로 200 : 레벨 검출기
210 : 전압 분배 회로 220 : 공통-소스 증폭기
230 : 스위치 300 : 래치회로
310 : 인버터 320 : 풀-다운 드라이버

Claims (17)

  1. 출력노드를 통해 파워-온 리셋신호를 출력하는 파워-온 리셋회로에 있어서:
    파워-업 시 전원전압이 소정의 제 1 전압에 도달하는 제 1 시점(t1)에서 리셋전압을 발생하는 리셋회로와;
    상기 전원전압이 상기 제 1 전압보다 높은 소정의 제 2 전압에 도달하는 제 2 시점(t2)에서 검출전압을 발생하는 레벨 검출기와; 그리고
    상기 제 1 시점(t1)에서 상기 리셋회로로부터 리셋전압을 입력받아서 상기 출력노드를 접지전압으로 리셋시키며, 상기 제 2 시점(t2)에서 상기 레벨 검출기로부터 검출전압을 입력받아서 상기 출력노드를 통해 파워-온 리셋신호를 출력하고 상기 파워-온 리셋신호를 래치하는 래치회로를 포함하되,
    상기 래치회로는, 파워-다운 시 상기 출력노드의 전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높은 소정의 제 3 전압에 도달하는 제 3 시점(t4)에서 상기 출력노드를 접지전압으로 리셋시키는 것을 특징으로 하는 파워-온 리셋회로.
  2. 제 1 항에 있어서,
    상기 파워-온 리셋신호에 응답하여 전원전압이 상기 레벨 검출기로 인가되는 것을 차단하는 스위치를 더 포함하는 하는 파워-온 리셋회로.
  3. 출력노드를 통해 파워-온 리셋신호를 출력하는 파워-온 리셋회로에 있어서:
    전원단자와 제 1 노드 사이에 연결되며, 전원전압이 제 1 드레솔드 전압보다 높을 때 리셋전압을 발생하는 리셋회로와;
    상기 전원단자와 상기 제 1 노드 사이에 연결되며, 전원전압이 상기 제 1 드레솔드 전압보다 높은 제 2 드레솔드 전압에 도달할 때 검출전압을 발생하는 레벨 검출기와; 그리고
    상기 제 1 노드와 상기 출력노드 사이에 연결되며, 파워-업 시 상기 리셋전압을 입력받아서 상기 출력노드를 리셋시키며, 상기 검출전압을 입력받아서 상기 출력노드를 통해 파워-온 리셋신호를 출력하고 상기 파워-온 리셋신호를 래치하는 래치회로를 포함하되,
    상기 래치회로는, 파워-다운 시 상기 출력노드의 전압이 상기 제 2 드레솔드 전압보다 낮고 상기 제 1 드레솔드 전압보다 높은 제 3 드레솔드 전압에 도달할 때 상기 리셋전압을 입력받아서 상기 출력노드를 리셋시키는 것을 특징으로 하는 파워-온 리셋회로.
  4. 제 3 항에 있어서,
    상기 리셋회로는, 상기 전원단자와 상기 제 1 노드 사이에 직렬로 연결된 하나 또는 그 이상의 PMOS 트랜지스터들로 구성되는, 상기 PMOS 트랜지스터들의 게이트는 접지되는, 그리고 상기 PMOS 트랜지스터들의 드레솔드 전압은 상기 제 1 드레솔드 전압인 것을 특징으로 하는 파워-온 리셋회로.
  5. 제 3 항에 있어서,
    상기 레벨 검출기는, 전원전압을 분배하는 전압 분배 회로와; 전원전압이 상기 제 2 드레솔드 전압에 도달할 때 분배된 전압에 응답하여 상기 검출전압을 발생하는 공통-소스 증폭기를 포함하는 하는 파워-온 리셋회로.
  6. 제 5 항에 있어서,
    상기 전압 분배 회로는 전원단자와 접지 사이에 연결된 적어도 2개의 저항들을 포함하며, 상기 공통-소스 증폭기의 전압 이득은 -1 근방인 것을 특징으로 하는 파워-온 리셋회로.
  7. 제 5 항에 있어서,
    상기 공통-소스 증폭기는, 상기 제 1 노드와 접지 사이에 직렬로 연결된 하나 또는 그 이상의 NMOS 트랜지스터들로 구성되고, 상기 NMOS 트랜지스터들의 게이트에는 상기 분배된 전압이 인가되는 것을 특징으로 하는 파워-온 리셋회로.
  8. 제 3 항에 있어서,
    상기 래치회로는, 상기 제 1 노드와 상기 출력노드 사이에 연결된 인버터와;
    상기 인버터의 출력노드에서 발생된 상기 파워-온 리셋 신호에 응답하여 상기 파워-온 리셋 신호를 래치하는 풀-다운 드라이버를 포함하는 하는 파워-온 리셋회로.
  9. 제 8 항에 있어서,
    상기 풀-다운 드라이버는, 상기 제 3 드레솔드 전압을 갖는 NMOS 트랜지스터이며, 상기 NMOS 트랜지스터의 게이트는 상기 출력노드에 연결되고, 소스는 접지되고, 드레인은 상기 제 1 노드에 연결되는 것을 특징으로 하는 파워-온 리셋회로.
  10. 제 8 항에 있어서,
    상기 풀-다운 드라이버는, 상기 출력노드에 연결되는 게이트, 상기 제 1 노드에 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터와; 그리고
    상기 제 1 NMOS 트랜지스터의 소스와 접지 사이에 직렬 연결된 하나 또는 그 이상의 제 2 NMOS 트랜지스터들을 포함하되,
    상기 제 2 NMOS 트랜지스터들 각각은, 드레인과 게이트가 연결된 것을 특징으로 하는 파워-온 리셋회로.
  11. 제 10 항에 있어서,
    상기 제 3 드레솔드 전압은, 상기 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터들의 드레솔드 전압인 것을 특징으로 하는 파워-온 리셋회로.
  12. 제 11 항에 있어서,
    상기 제 1 NMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터들 각각은, 드레솔드 전압이 동일한 것을 특징으로 하는 파워-온 리셋회로.
  13. 제 3 항에 있어서,
    상기 전원단자와 상기 레벨 검출기 사이에 연결되며, 상기 파워-온 리셋신호에 응답하여 전원전압이 상기 레벨 검출기로 입력되는 것을 차단하는 스위치를 더 포함하는 하는 파워-온 리셋회로.
  14. 제 13 항에 있어서,
    상기 스위치는, 전원단자에 연결되는 소스, 상기 레벨 검출기에 연결되는 드레인, 그리고 상기 출력노드에 연결되는 게이트를 갖는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 파워-온 리셋회로.
  15. 파워-온 리셋회로의 출력노드를 통해 파워-온 리셋신호를 출력하는 방법에 있어서:
    a) 파워-업 시 전원전압이 소정의 제 1 전압에 도달할 때 상기 출력노드를 리셋시키는 단계와;
    b) 전원전압이 상기 제 1 전압보다 높은 소정의 제 2 전압에 도달할 때 상기 출력노드를 통해 파워-온 리셋신호를 출력하는 단계와; 그리고
    c) 파워-다운 시 전원전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높은 소정의 제 3 전압에 도달할 때 상기 출력노드를 리셋시키는 단계를 포함하는 파워-온 리셋신호 출력 방법.
  16. 파워-온 리셋회로의 출력노드를 통해 파워-온 리셋신호를 출력하는 방법에 있어서:
    a) 파워-업 시 전원전압이 소정의 제 1 전압에 도달할 때 리셋전압을 발생하는 단계와;
    b) 상기 리셋전압에 응답하여 상기 출력노드를 리셋시키는 단계와;
    c) 파워-업 시 전원전압이 상기 제 1 전압보다 높은 소정의 제 2 전압에 도달할 때 검출전압을 발생하는 단계와;
    d) 상기 검출전압에 응답하여 상기 출력노드를 통해 파워-온 리셋신호를 출력하는 단계와;
    e) 파워-다운 시 상기 출력노드의 전압이 상기 제 2 전압보다 낮고 상기 제 1 전압보다 높아질 때 상기 출력 노드를 리셋시키는 단계를 포함하는 파워-온 리셋신호 출력방법.
  17. 제 16 항에 있어서,
    d1) 상기 파워-온 리셋신호에 응답하여 검출전압이 발생되는 것을 차단하는 단계를 더 포함하는 파워-온 리셋회로.
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