CN108964644A - 通电/断电重置电路和包括该通电/断电重置电路的重置信号产生电路 - Google Patents

Abstract

通电/断电重置电路包括驱动电路、迟滞控制电路和缓冲电路。驱动电路在电源电压的通电持续时间期间检测电源电压的第一电平，在电源电压的断电持续时间期间检测电源电压的第二电平，并产生基于第一电平和第二电平转变的驱动信号。迟滞控制电路连接到驱动电路的输出端子，在无需控制信号的情况下基于电源电压被激活或去激活，在通电持续时间和断电持续时间中的一个期间被激活，并且在通电持续时间和断电持续时间中的另一个期间被去激活。缓冲电路连接到驱动电路的输出端子，并基于驱动信号产生重置信号。

Description

通电/断电重置电路和包括该通电/断电重置电路的重置信号 产生电路

相关申请的交叉引用

本申请要求2017年5月19日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2017-0062543的优先权，其全部公开内容通过引用合并于此。

技术领域

示例实施例大体上涉及半导体集成电路，更具体地，涉及通电/断电重置电路和包括通电/断电重置电路的重置信号产生电路。

背景技术

半导体集成电路基于从外部电路提供的至少一个电源电压(或电源)来操作。为了防止半导体集成电路在每个电源电压接通或断开的时间间隔期间的故障或异常操作，可能需要用于重置半导体集成电路的电路(例如，半导体集成电路的内部逻辑和/或通道输出)。这种用于在通电模式和/或断电模式期间重置半导体集成电路的电路可以被称为通电/断电重置(POR)电路。

发明内容

本发明构思的示例实施例提供了一种能够在通电模式和断电模式下检测电源电压的不同电平并且能够具有相对简单的结构的通电/断电重置电路。

本发明构思的示例实施例提供了一种包括通电/断电重置电路的重置信号产生电路。

根据示例实施例，通电/断电重置电路包括驱动电路、迟滞控制电路和缓冲电路。驱动电路在电源电压的通电持续时间期间检测电源电压的第一电平，在电源电压的断电持续时间期间检测电源电压的第二电平，并产生基于第一电平和第二电平转变的驱动信号。迟滞控制电路连接到驱动电路的输出端子，在无需从外部电路提供的控制信号的情况下基于电源电压被激活或去激活，在通电持续时间和断电持续时间中的一个期间被激活，并且在通电持续时间和断电持续时间中的另一个期间被去激活。基于迟滞控制电路的激活和去激活，第二电平与第一电平不同。缓冲电路连接到驱动电路的输出端子，并基于驱动信号产生重置信号。重置信号在通电持续时间和断电持续时间期间被激活。

根据示例实施例，重置信号产生电路包括第一通电/断电重置电路、第二通电/断电重置电路和逻辑电路。第一通电/断电重置电路产生第一重置信号，所述第一重置信号在第一电源电压的第一通电持续时间期间和第一电源电压的第一断电持续时间期间被激活。第二通电/断电重置电路产生第二重置信号，所述第二重置信号在第二电源电压的第二通电持续时间期间和第二电源电压的第二断电持续时间期间被激活。逻辑电路基于所述第一重置信号和所述第二重置信号产生组合重置信号。第一通电/断电重置电路包括第一驱动电路、第一迟滞控制电路和第一缓冲电路。第一驱动电路在第一通电持续时间期间检测第一电源电压的第一电平，在第一断电持续时间期间检测第一电源电压的第二电平，并且产生基于第一电平和第二电平转变的驱动信号。第一迟滞控制电路连接到第一驱动电路的输出端子，在无需从外部电路提供的控制信号的情况下基于第一电源电压被激活或去激活，在第一通电持续时间和第一断电持续时间中的一个期间被激活，并且在第一通电持续时间和第一断电持续时间中的另一个期间被去激活。基于第一迟滞控制电路的激活和去激活，第二电平与第一电平不同。第一缓冲电路连接到第一驱动电路的输出端子，并基于第一驱动信号产生第一重置信号。

根据示例实施例的通电/断电重置电路可以包括迟滞控制电路。迟滞控制电路可以具有迟滞特性，并且基于迟滞特性，在通电持续时间期间检测到的电源电压的第一电平可以不同于在断电持续时间期间检测到的电源电压的第二电平。另外，可以在无需从外部电路提供的控制信号的情况下仅基于电源电压来激活或去激活迟滞控制电路。因此，通电/断电重置电路可以具有相对简单的结构和增强的性能。

附图说明

根据结合附图的以下详细描述，将更清楚地理解说明性的非限制性示例实施例。

图1是示出了根据示例实施例的通电/断电重置电路的框图。

图2是示出了图1的通电/断电重置电路的示例的电路图。

图3是描述了图2的通电/断电重置电路的操作的图。

图4、图5、图6和图7是示出了图1的通电/断电重置电路的示例的电路图。

图8是示出了根据示例实施例的重置信号产生电路的框图。

图9是描述了图8的重置信号产生电路的操作的图。

图10是示出了包括在图8的重置信号产生电路中的逻辑电路的示例的框图。

图11是示出了根据示例实施例的重置信号产生电路的框图。

图12是描述了图11的重置信号产生电路的操作的图。

图13是示出了根据示例实施例的电子系统的框图。

具体实施方式

将参考附图更全面地描述示例实施例，其中在附图中示出了示例实施例。然而，本发明构思可以按多种不同形式来具体实现，并且不应当被解释为限于本文阐述的示例实施例。在本申请中，类似的附图标记指代类似的元件。

图1是示出了根据示例实施例的通电/断电重置电路的框图。

参考图1，通电/断电重置(POR)电路100包括驱动电路110、迟滞控制电路120和缓冲电路130。

驱动电路110检测电源电压VDD。例如，驱动电路110在电源电压VDD的通电持续时间期间(例如，在通电模式下)检测电源电压VDD的第一电平，并且在电源电压VDD的断电持续时间期间(例如，在断电模式下)检测电源电压VDD的第二电平。第二电平与第一电平不同。例如，驱动电路110可以在电源电压VDD的通电持续时间和断电持续时间期间检测电源电压VDD的不同电平。

电源电压VDD的通电持续时间可以指示电源电压VDD从去激活电平转变到激活电平的时间间隔。电源电压VDD的断电持续时间可以指示电源电压VDD从激活电平转变到去激活电平的时间间隔。例如，电源电压VDD可以在通电持续时间期间从低电平(例如，约0V)转变到高电平，并且可以在断电持续时间期间从高电平转变到低电平。

驱动电路110基于第一电平和第二电平产生驱动信号DS。例如，驱动信号DS基于第一电平和第二电平而转变。

迟滞控制电路120连接到驱动电路110的输出端子。在无需从外部电路提供的控制信号的情况下基于电源电压VDD来激活或去激活迟滞控制电路120。例如，迟滞控制电路120在通电持续时间和断电持续时间中的一个期间被激活，并且在通电持续时间和断电持续时间中的另一个期间被去激活，使得基于迟滞控制电路120的激活和去激活，第二电平与第一电平不同。例如，迟滞控制电路120可以具有迟滞特性，并且基于迟滞特性，第二电平可以与第一电平不同。

缓冲电路130连接到驱动电路110的输出端子。缓冲电路130基于驱动信号DS产生重置信号RST。例如，重置信号RST在通电持续时间和断电持续时间期间被激活。如将参考图13所描述的，包括通电/断电重置电路100的半导体集成电路可以基于重置信号RST被重置或初始化。

根据示例实施例的通电/断电重置电路100可以包括迟滞控制电路120。迟滞控制电路120可以具有迟滞特性，并且基于迟滞特性，在通电持续时间期间检测到的电源电压VDD的第一电平可以不同于在断电持续时间期间检测到的电源电压VDD的第二电平。另外，可以在无需从外部电路提供的控制信号的情况下仅基于电源电压VDD来激活或去激活迟滞控制电路120。因此，通电/断电重置电路100可以具有相对简单的结构和更高的性能。

图2是示出了图1的通电/断电重置电路的示例的电路图。

参考图2，通电/断电重置电路100a包括驱动电路110a、迟滞控制电路120a和缓冲电路130a。通电/断电重置电路100a还可以包括电容C1。

驱动电路110a可以包括第一电阻器R1、第一n型金属氧化物半导体(NMOS)晶体管NT1、第一p型金属氧化物半导体(PMOS)晶体管PT1和第二NMOS晶体管NT2。

第一电阻器R1可以连接到电源电压VDD，并且第一NMOS晶体管NT1可以连接在第一电阻器R1与地电压GND之间。例如，第一电阻器R1可以包括连接到向其提供电源电压VDD的电源端子的第一端以及连接到第一NMOS晶体管NT1的第一电极(例如，漏极)的第二端。第一NMOS晶体管NT1可以包括连接到第一电阻器R1的第二端的第一电极、连接到向其提供地电压GND的接地端子的第二电极(例如，源极)、以及连接到第一节点N1的栅极。换句话说，第一电阻器R1和第一NMOS晶体管NT1可以串联连接在电源端子与接地端子之间。

第一PMOS晶体管PT1可以连接到电源电压VDD，并且第二NMOS晶体管NT2可以连接在第一PMOS晶体管PT1与地电压GND之间。例如，第一PMOS晶体管PT1可以包括连接到电源端子的第一电极(例如，源极)、连接到驱动电路110a的输出端子(或输出节点)ND的第二电极(例如，漏极)、以及连接到第一节点N1的栅极。第二NMOS晶体管NT2可以包括连接到驱动电路110a的输出端子ND的第一电极、连接到接地端子的第二电极、以及连接到第一节点N1的栅极。换句话说，第一PMOS晶体管PT1和第二NMOS晶体管NT2可以串联连接在电源端子与接地端子之间。第一PMOS晶体管PT1和第二NMOS晶体管NT2的组以及第一电阻器R1和第一NMOS晶体管NT1的组可以并联连接在电源端子与接地端子之间。第一NMOS晶体管NT1的栅极、第一PMOS晶体管PT1的栅极和第二NMOS晶体管NT2的栅极可以共同连接到第一节点N1。

第一电阻器R1和第一NMOS晶体管NT1可以作为检测电源电压VDD的电平的感测电路来操作。例如，第一电阻器R1和第一NMOS晶体管NT1可以作为基于第一电阻器R1与第一NMOS晶体管NT1的电阻器比(或阻抗比)对电源电压VDD进行分压的分压器来操作。第一PMOS晶体管PT1和第二NMOS晶体管NT2可以作为基于电源电压VDD的电平选择性地导通以产生驱动信号DS的驱动反相器来操作。

迟滞控制电路120a可以包括迟滞控制晶体管NTA和多个第一控制晶体管NTA1、……、NTAN。迟滞控制电路120a还可以包括电阻器RA。

迟滞控制晶体管NTA可以连接在驱动电路110a的输出端子ND与地电压GND(例如，接地端子)之间。多个第一控制晶体管NTA1～NTAN可以串联连接在电源电压VDD(例如电源端子)与迟滞控制晶体管NTA的栅极之间。多个第一控制晶体管NTA1～NTAN中的每一个可以包括彼此直接连接的栅极和漏极。例如，多个第一控制晶体管NTA1～NTAN中的每一个可以具有二极管连接配置，并且可以作为二极管来操作。电阻器RA可以连接在电源电压VDD与第一控制晶体管NTA1之间。

在图2的示例中，迟滞控制晶体管NTA可以是NMOS晶体管。例如，迟滞控制晶体管NTA可以包括连接到驱动电路110a的输出端子ND的第一电极(例如，漏极)、连接到接地端子的第二电极(例如，源极)、以及栅极。迟滞控制晶体管NTA和第二NMOS晶体管NT2可以并联连接在驱动电路110a的输出端子ND与接地端子之间。迟滞控制晶体管NTA可以帮助或辅助第二NMOS晶体管NT2的操作。例如，迟滞控制晶体管NTA可以作为第二NMOS晶体管NT2的辅助晶体管来操作。

另外，在图2的示例中，多个第一控制晶体管NTA1～NTAN中的每一个可以是NMOS晶体管。当电源电压VDD的电平可以高于多个第一控制晶体管NTA1～NTAN的阈值电压之和时，迟滞控制晶体管NTA的栅极处的电压电平可以增加，并且因此迟滞控制晶体管NTA可以导通。

在一个示例实施例中，如果迟滞控制晶体管NTA是NMOS晶体管，则在通电持续时间期间检测到的电源电压VDD的第一电平可以低于在断电持续时间期间检测到的电源电压VDD的第二电平，如将参考图3来所描述的。

缓冲电路130a可以包括串联连接的多个反相器INV1、INV2、INV3和INV4。多个反相器INV1～INV4可以通过缓冲驱动信号DS来产生重置信号RST和反相重置信号/RST(或重置信号RST的反相信号)。例如，反相重置信号/RST可以具有与驱动信号DS的波形类似的波形，并且重置信号RST可以具有与驱动信号DS的反相信号的波形类似的波形。

电容C1可以连接在驱动电路110a的输出端子ND与地电压GND(例如接地端子)之间。

另外，可以改变迟滞控制电路120a中的多个第一控制晶体管NTA1～NTAN的数量和/或缓冲电路130a中的多个反相器INV1～INV4的数量。

图3是描述了图2的通电/断电重置电路的操作的图。

参考图2和图3，在时间t1之前，电源电压VDD被维持在去激活电平。从时间t1到时间t3，电源电压VDD从去激活电平转变到激活电平。从时间t3到时间t4，电源电压VDD被维持在激活电平。从时间t4到时间t6，电源电压VDD从激活电平转变到去激活电平。在时间t6之后，电源电压VDD被维持在去激活电平。在图3的示例中，从时间t1到时间t3的时间间隔可以对应于电源电压VDD的通电持续时间，并且从时间t4到时间t6的时间间隔可以对应于电源电压VDD的断电持续时间。

在对应于通电持续时间的起始点的时间t1，电源电压VDD的电平低于多个第一控制晶体管NTA1～NTAN的阈值电压之和。因此，在通电持续时间期间，迟滞控制晶体管NTA断开，并且基于第一PMOS晶体管PT1和第二NMOS晶体管NT2产生驱动信号DS。在通电持续时间期间，通过检测电源电压VDD的第一电平VL1产生驱动信号DS，然后驱动信号DS在电源电压VDD具有或达到第一电平VL1的时间t2转变。例如，从时间t1到时间t2，驱动信号DS通过第二NMOS晶体管NT2具有地电压GND的电平。从时间t2到时间t3，驱动信号DS通过第一PMOS晶体管PT1具有与电源电压VDD的波形类似的波形。

在对应于断电持续时间的起始点的时间t4，电源电压VDD的电平高于多个第一控制晶体管NTA1～NTAN的阈值电压之和。因此，在断电持续时间期间，迟滞控制晶体管NTA导通，并且基于第一PMOS晶体管PT1、第二NMOS晶体管NT2和迟滞控制晶体管NTA产生驱动信号DS。在断电持续时间期间，由于迟滞控制晶体管NTA导通，所以通过检测与电源电压VDD的第一电平VL1不同的电源电压VDD的第二电平VL2，产生驱动信号DS，然后驱动信号DS在电源电压VDD具有或达到第二电平VL2的时间t5转变。例如，从时间t4到时间t5，驱动信号DS通过第一PMOS晶体管PT1具有与电源电压VDD的波形类似的波形。从时间t5到时间t6，驱动信号DS通过第二NMOS晶体管NT2和迟滞控制晶体管NTA具有地电压GND的电平。

在示例实施例中，可以基于第一PMOS晶体管PT1和第二NMOS晶体管NT2的尺寸(例如，沟道长度、沟道宽度等)来确定电源电压VDD的第一电平VL1。可以基于第一PMOS晶体管PT1、第二NMOS晶体管NT2和迟滞控制晶体管NTA的尺寸来确定电源电压VDD的第二电平VL2。

基于驱动信号DS产生的重置信号RST在通电持续时间和断电持续时间期间被激活。例如，重置信号RST在驱动信号DS具有地电压GND的电平的时间t1至时间t2以及时间t5至时间t6期间被激活。

在示例实施例中，如图3所示，重置信号RST可以在通电持续时间的一部分和断电持续时间的一部分期间被激活。例如，重置信号RST可以在通电持续时间的早期部分(例如，从时间t1到时间t2)和断电持续时间的后期部分(例如，从时间t5到时间t6)期间被激活。例如，重置信号RST可以从通电持续时间的起始点(例如，时间t1)到通电持续时间的第一点(例如，时间t2)以及从断电持续时间的第二点(例如，时间t5)到断电持续时间的结束点(例如，时间t6)被激活。第一点可以表示电源电压VDD在通电持续时间期间达到第一电平VL1的时间点，并且第二点可以表示电源电压VDD在断电持续时间期间达到第二电平VL2的时间点。

在示例实施例中，从时间t3到时间t4的时间间隔可以对应于正常操作持续时间，在正常操作持续时间期间，包括通电/断电重置电路100a的半导体集成电路正常操作或在正常模式下操作。

图4、图5、图6和图7是示出了图1的通电/断电重置电路的示例的电路图。

参考图4，通电/断电重置电路100b包括驱动电路110a、迟滞控制电路120b和缓冲电路130a。通电/断电重置电路100b还可以包括电容C1。

图4的通电/断电重置电路100b可以与图2的通电/断电重置电路100a基本相同，除了图4中的迟滞控制电路120b与图2中的迟滞控制电路120a不同。图4中的驱动电路110a、缓冲电路130a和电容C1可以分别与图2中的驱动电路110a、缓冲电路130a和电容C1基本相同。

迟滞控制电路120b可以包括迟滞控制晶体管NTB和多个第一控制晶体管PTB1、……、PTBN。迟滞控制电路120b还可以包括电阻器RB。

图4中的迟滞控制晶体管NTB和电阻器RB可以分别与图2中的迟滞控制晶体管NTA和电阻器RA基本相同。多个第一控制晶体管PTB1～PTBN可以串联连接在电源电压VDD与迟滞控制晶体管NTB的栅极之间。多个第一控制晶体管PTB1～PTBN中的每一个可以包括彼此直接连接的栅极和漏极。例如，多个第一控制晶体管PTB1～PTBN中的每一个可以具有二极管连接配置，并且可以作为二极管来操作。

在图4的示例中，迟滞控制晶体管NTB可以是NMOS晶体管，并且多个第一控制晶体管PTB1～PTBN中的每一个可以是PMOS晶体管。即使图4中的多个第一控制晶体管PTB1～PTBN的类型不同于图2中的多个第一控制晶体管NTA1～NTAN的类型，图4的通电/断电重置电路100b的操作可以与图2的通电/断电重置电路100a的操作基本相同，因为图4中的迟滞控制晶体管NTB的类型与图2中的迟滞控制晶体管NTA的类型相同。

参考图5，通电/断电重置电路100c包括驱动电路110a、迟滞控制电路120c和缓冲电路130a。通电/断电重置电路100c还可以包括电容C1。

图5的通电/断电重置电路100c可以与图2的通电/断电重置电路100a基本相同，除了图5中的迟滞控制电路120c与图2中的迟滞控制电路120a不同。

迟滞控制电路120b可以包括迟滞控制晶体管PTC和多个第一控制晶体管PTC1、……、PTCN。迟滞控制电路120c还可以包括电阻器RC。

迟滞控制晶体管PTC可以连接在电源电压VDD(例如，电源端子)与驱动电路110a的输出端子ND之间。多个第一控制晶体管PTC1～PTCN可以串联连接在电源电压VDD与迟滞控制晶体管PTC的栅极之间。多个第一控制晶体管PTC1～PTCN中的每一个可以包括彼此直接连接的栅极和漏极。例如，多个第一控制晶体管PTC1～PTCN中的每一个可以具有二极管连接配置，并且可以作为二极管来操作。电阻器RC可以连接在电源电压VDD与第一控制晶体管PTC1之间。

在图5的示例中，迟滞控制晶体管PTC可以是PMOS晶体管。例如，迟滞控制晶体管PTC可以包括连接到电源端子的第一电极(例如，源极)、连接到驱动电路110a的输出端子ND的第二电极(例如，漏极)、以及栅极。迟滞控制晶体管PTC和第一PMOS晶体管PT1可以并联连接在电源端子与驱动电路110a的输出端子ND之间。迟滞控制晶体管PTC可以帮助或辅助第一PMOS晶体管PT1的操作。例如，迟滞控制晶体管PTC可以作为第一PMOS晶体管PT1的辅助晶体管来操作。

另外，在图5的示例中，多个第一控制晶体管PTC1～PTCN中的每一个可以是PMOS晶体管。迟滞控制晶体管PTC可以基于(例如，通过比较)电源电压VDD的电平和多个第一控制晶体管PTC1～PTCN的阈值电压之和而导通或断开。

在一个示例实施例中，如果迟滞控制晶体管PTC是PMOS晶体管，则在通电持续时间期间检测到的电源电压VDD的第一电平可以高于在断电持续时间期间检测到的电源电压VDD的第二电平。导通或断开图5中的迟滞控制晶体管PTC的操作可以与导通或断开图2中的迟滞控制晶体管NTA的操作相反。

参考图6，通电/断电重置电路100d包括驱动电路110a、迟滞控制电路120d和缓冲电路130a。通电/断电重置电路100d还可以包括电容C1。

图6的通电/断电重置电路100d可以与图5的通电/断电重置电路100c基本相同，除了图6中的迟滞控制电路120d与图5中的迟滞控制电路120c不同。

迟滞控制电路120d可以包括迟滞控制晶体管PTD和多个第一控制晶体管NTD1、……、NTDN。迟滞控制电路120d还可以包括电阻器RD。

图6中的迟滞控制晶体管NTD和电阻器RD可以分别与图5中的迟滞控制晶体管NTC和电阻器RC基本相同。多个第一控制晶体管NTD1～NTDN可以串联连接在电源电压VDD与迟滞控制晶体管PTD的栅极之间。多个第一控制晶体管NTD1～NTDN中的每一个可以包括彼此直接连接的栅极和漏极。例如，多个第一控制晶体管NTD1～NTDN中的每一个可以具有二极管连接配置，并且可以作为二极管来操作。

在图6的示例中，迟滞控制晶体管PTD可以是PMOS晶体管，并且多个第一控制晶体管NTD1～NTDN中的每一个可以是NMOS晶体管。即使图6中的多个第一控制晶体管NTD1～NTDN的类型不同于图5中的多个第一控制晶体管PTC1～PTCN的类型，图6的通电/断电重置电路100d的操作可以与图5的通电/断电重置电路100c的操作基本相同，因为图6中的迟滞控制晶体管PTD的类型与图5中的迟滞控制晶体管PTC的类型相同。

参考图7，通电/断电重置电路100e包括驱动电路110e、迟滞控制电路120a和缓冲电路130a。通电/断电重置电路100e还可以包括电容C1。

图7的通电/断电重置电路100e可以与图2的通电/断电重置电路100a基本相同，除了图7中的驱动电路110e与图2中的驱动电路110a不同。

驱动电路110e可以包括第一电阻器R1、第一NMOS晶体管NT1、第一PMOS晶体管PT1、第二NMOS晶体管NT2、第三NMOS晶体管NT3和第四NMOS晶体管NT4。

图7中的第一电阻器R1、第一NMOS晶体管NT1、第一PMOS晶体管PT1和第二NMOS晶体管NT2可以分别与图2中的第一电阻器R1、第一NMOS晶体管NT1、第一PMOS晶体管PT1和第二NMOS晶体管NT2基本相同。第三NMOS晶体管NT3可以包括接收驱动断开信号DOFF的栅极。第一NMOS晶体管NT1和第三NMOS晶体管NT3可以并联连接在第一电阻器R1与地电压GND之间。第四NMOS晶体管NT4可以连接在第一电阻器R1与第一节点N1之间，并且可以包括接收反相驱动断开信号/DOFF(或者驱动断开信号DOFF的反相信号)的栅极。

驱动电路110e可以通过第三NMOS晶体管NT3和第四NMOS晶体管NT4被去激活。例如，当驱动断开信号DOFF被激活时，例如在测试模式下，驱动电路110e可以被去激活，并且因此可以减小漏电流。

在示例实施例中，包括在图7的通电/断电重置电路100e中的迟滞控制电路120a可以被图4中的迟滞控制电路120b、图5中的迟滞控制电路120c和图6中的迟滞控制电路120d之一替换。在示例实施例中，驱动电路110e的配置可以改变。

图8是示出了根据示例实施例的重置信号产生电路的框图。

通常，半导体集成电路可以基于两个或更多个不同的电源电压来操作，并且因此可能需要两个或更多个通电/断电重置电路。两个或更多个通电/断电重置电路中的每一个对应于两个或更多个不同的电源电压中的一个。如本文所使用的，重置信号产生电路可以指示包括两个或更多个通电/断电重置电路并且通过组合从两个或更多个通电/断电重置电路产生的两个或更多个重置信号来产生组合重置信号的电路。

参考图8，重置信号产生(RST GEN)电路500包括第一通电/断电重置电路510、第二通电/断电重置电路520和逻辑电路530。

第一通电/断电重置电路510产生在第一电源电压VDD1的第一通电持续时间和第一电源电压VDD1的第一断电持续时间期间被激活的第一重置信号RST1。

第二通电/断电重置电路520产生在第二电源电压VDD2的第二通电持续时间和第二电源电压VDD2的第二断电持续时间期间被激活的第二重置信号RST2。第二电源电压VDD2与第一电源电压VDD1不同。

逻辑电路530基于第一重置信号RST1和第二重置信号RST2产生组合重置信号CRST。例如，可以在第一通电持续时间、第二通电持续时间、第一断电持续时间和第二断电持续时间期间激活组合重置信号CRST。

根据示例实施例，第一通电/断电重置电路510和第二通电/断电重置电路520中的至少一个可以对应于通电/断电重置电路100。在下文中，将基于第一通电/断电重置电路510对应于根据示例实施例的通电/断电重置电路100并且第二通电/断电重置电路520对应于常规通电/断电重置电路的示例来描述重置信号产生电路500。

第一通电/断电重置电路510可以在第一电源电压VDD1的第一通电持续时间和第一断电持续时间期间检测第一电源电压VDD1的不同电平。第二通电/断电重置电路520可以在第二电源电压VDD2的第二通电持续时间和第二断电持续时间期间检测第二电源电压VDD2的相同电平。

例如，如图1所示，第一通电/断电重置电路510包括第一驱动电路、第一迟滞控制电路和第一缓冲电路。第一驱动电路在第一通电持续时间期间检测第一电源电压VDD1的第一电平，并且在第一断电持续时间期间检测第一电源电压VDD1的第二电平。第二电平与第一电平不同。第一驱动电路产生基于第一电平和第二电平转变的第一驱动信号。第一迟滞控制电路连接到第一驱动电路的输出端子。在无需从外部电路提供的控制信号的情况下基于第一电源电压VDD1对第一迟滞控制电路进行激活或去激活。第一迟滞控制电路在第一通电持续时间和第一断电持续时间中的一个期间被激活，并且在第一通电持续时间和第一断电持续时间中的另一个期间被去激活，使得基于第一迟滞控制电路的激活和去激活，第二电平与第一电平不同。第一缓冲电路连接到第一驱动电路的输出端子。第一缓冲电路基于第一驱动信号产生第一重置信号RST1。

第二通电/断电重置电路520可以包括第二驱动电路和第二缓冲电路。第二驱动电路可以在第二通电持续时间和第二断电持续时间期间检测第二电源电压VDD2的第三电平。第二驱动电路可以产生基于第三电平转变的第二驱动信号。第二缓冲电路可以连接到第二驱动电路的输出端子。第二缓冲电路可以基于第二驱动信号产生第二重置信号RST2。

图9是描述了图8的重置信号产生电路的操作的图。

参考图8和图9，从时间t11到时间t14的时间间隔可以对应于第一电源电压VDD1的第一通电持续时间和第二电源电压VDD2的第二通电持续时间，并且从时间t15到时间t18的时间间隔可以对应于第一电源电压VDD1的第一断电持续时间和第二电源电压VDD2的第二断电持续时间。第一电源电压VDD1的激活电平可以不同于第二电源电压VDD2的激活电平。

第一通电/断电重置电路510的操作可以与参考图2和图3描述的操作基本相同。例如，第一通电/断电重置电路510在第一通电持续时间期间检测第一电源电压VDD1的第一电平VL11，并且在第一断电持续时间期间检测第一电源电压VDD1的第二电平VL12。第一重置信号RST1从第一通电持续时间的起始点(例如，时间t11)到第一通电持续时间的第一点(例如，时间t12)以及从第一断电持续时间的第二点(例如，时间t16)到第一断电持续时间的结束点(例如，时间t18)被激活。第一点可以表示第一电源电压VDD1在第一通电持续时间期间达到第一电平VL11的时间点，并且第二点可以表示第一电源电压VDD1在第一断电持续时间期间达到第二电平VL12的时间点。基于具有迟滞特性的第一迟滞控制电路，第一通电/断电重置电路510可以在第一通电持续时间和第一断电持续时间期间有效地检测第一电源电压VDD1的不同电平。

第二通电/断电重置电路520的操作可以类似于第一通电/断电重置电路510的操作，除了第二通电/断电重置电路520检测第二电源电压VDD2的单个电平。例如，第二通电/断电重置电路520在第二通电持续时间和第二断电持续时间期间检测第二电源电压VDD2的第三电平VL21。第二重置信号RST2从第二通电持续时间的起始点(例如，时间t11)到第二通电持续时间的第三点(例如，时间t13)以及从第二断电持续时间的第四点(例如，时间t17)到第二断电持续时间的结束点(例如，时间t18)被激活。第三点可以表示第二电源电压VDD2在第二通电持续时间期间达到第三电平VL21的时间点，并且第四点可以表示第二电源电压VDD2在第二断电持续时间期间达到第三电平VL21的时间点。

逻辑电路530通过对第一重置信号RST1和第二重置信号RST2执行逻辑运算产生组合重置信号CRST。在激活第一重置信号RST1和第二重置信号RST2中的至少一个的同时，激活组合重置信号CRST。例如，组合重置信号CRST从时间t11到时间t13以及从时间t16到时间t18被激活。

在示例实施例中，如图9所示，第二电平VL12可以高于第一电平VL11，并且第三电平VL21可以高于第一电平VL11且可以低于第二电平VL12。在示例实施例中，尽管图9中未示出，但是第一电平VL11、第二电平VL12和第三电平VL21可以变化。

尽管图9示出了第一通电持续时间和第一断电持续时间分别与第二通电持续时间和第二断电持续时间相同的示例。另外，第一通电持续时间可以不同于第二通电持续时间，和/或第一断电持续时间可以不同于第二断电持续时间。

图10是示出了包括在图8的重置信号产生电路中的逻辑电路的示例的框图。

参考图10，逻辑电路530a可以包括或门OR1。

或门OR1可以对第一重置信号RST1和第二重置信号RST2执行或运算以产生组合重置信号CRST。因此，如参考图9所述，在激活第一重置信号RST1和第二重置信号RST2中的至少一个的同时，可以激活组合重置信号CRST。

图11是示出了根据示例实施例的重置信号产生电路的框图。

参考图11，重置信号产生电路600包括第一通电/断电重置电路610、第三通电/断电重置电路620和逻辑电路630。

如同图8的示例一样，根据示例实施例，图11中的第一通电/断电重置电路610和第三通电/断电重置电路620中的至少一个可以对应于(例如，图1中的)通电/断电重置电路100。在下文中，将基于根据示例实施例的第一通电/断电重置电路610和第三通电/断电重置电路620两者对应于通电/断电重置电路100的示例来描述重置信号产生电路600。

图11中的第一通电/断电重置电路610和逻辑电路630可以分别与图8中的第一通电/断电重置电路510和逻辑电路530基本相同。第一通电/断电重置电路610产生在第一电源电压VDD1的第一通电持续时间和第一电源电压VDD1的第一断电持续时间期间被激活的第一重置信号RST1。逻辑电路630基于第一重置信号RST1和第三重置信号RST3产生组合重置信号CRST。

第三通电/断电重置电路620产生在第三电源电压VDD3的第三通电持续时间和第三电源电压VDD3的第三断电持续时间期间被激活的第三重置信号RST3。第三电源电压VDD3不同于第一电源电压VDD1。

第三通电/断电重置电路620可以在第三电源电压VDD3的第三通电持续时间和第三断电持续时间期间检测第三电源电压VDD3的不同电平。例如，第三通电/断电重置电路620可以包括第三驱动电路、第三迟滞控制电路和第三缓冲电路。第三驱动电路可以在第三通电持续时间期间检测第三电源电压VDD3的第三电平，并且可以在第三断电持续时间期间检测第三电源电压VDD3的第四电平。第四电平可以与第三电平不同。第三驱动电路可以产生基于第三电平和第四电平转变的第三驱动信号。第三迟滞控制电路可以连接到第三驱动电路的输出端子。可以在无需从外部电路提供的控制信号的情况下基于第三电源电压VDD3对第三迟滞控制电路进行激活或去激活。第三迟滞控制电路可以在第三通电持续时间和第三断电持续时间中的一个期间被激活，并且可以在第三通电持续时间和第三断电持续时间中的另一个期间被去激活，使得基于第三迟滞控制电路的激活和去激活，第四电平与第三电平不同。第三缓冲电路可以连接到第三驱动电路的输出端子。第三缓冲电路可以基于第一驱动信号产生第三重置信号RST3。

图12是描述了图11的重置信号产生电路的操作的图。

参考图11和图12，从时间t11到时间t14的时间间隔可以对应于第一电源电压VDD1的第一通电持续时间和第三电源电压VDD3的第三通电持续时间，并且从时间t15到时间t18的时间间隔可以对应于第一电源电压VDD1的第一断电持续时间和第三电源电压VDD3的第三断电持续时间。第一电源电压VDD1的激活电平可以不同于第三电源电压VDD3的激活电平。

第一通电/断电重置电路610的操作可以与参考图9描述的图8中的第一通电/断电重置电路510的操作基本相同。

第三通电/断电重置电路620的操作可以类似于第一通电/断电重置电路610的操作。例如，第三通电/断电重置电路620在第三通电持续时间期间检测第三电源电压VDD3的第三电平VL31，并且在第三断电持续时间期间检测第三电源电压VDD3的第四电平VL32。第三重置信号RST3从第三通电持续时间的起始点(例如，时间t11)到第三通电持续时间的第三点(例如，时间t21)以及从第三断电持续时间的第四点(例如，时间t22)到第三断电持续时间的结束点(例如，时间t18)被激活。第三点可以表示第三电源电压VDD3在第三通电持续时间期间达到第三电平VL31的时间点，并且第四点可以表示第三电源电压VDD3在第三断电持续时间期间达到第四电平VL32的时间点。基于具有迟滞特性的第三迟滞控制电路，第三通电/断电重置电路620可以在第三通电持续时间和第三断电持续时间期间有效地检测第三电源电压VDD3的不同电平。

逻辑电路630通过对第一重置信号RST1和第三重置信号RST3执行逻辑运算来产生组合重置信号CRST。在激活第一重置信号RST1和第三重置信号RST3中的至少一个的同时，激活组合重置信号CRST。例如，组合重置信号CRST从时间t11到时间t12以及从时间t22到时间t18被激活。

在示例实施例中，如图11所示，第二电平VL12可以高于第一电平VL11，并且第四电平VL32可以高于第三电平VL31。当第三电源电压VDD3的激活电平高于第一电源电压VDD1的激活电平时，第三电平VL31可以高于第一电平VL11，并且第四电平VL32可以高于第二电平VL12。在示例实施例中，可以改变第一电平VL11、第二电平VL12、第三电平VL31和第四电平VL32。

尽管图8至图12示出了重置信号产生电路包括两个通电/断电重置电路的示例，但是重置信号产生电路可以包括任意数量(例如三个或更多个)通电/断电重置电路。

图13是示出了根据示例实施例的电子系统的框图。

参考图13，电子系统1000可以包括处理器1010、连接模块1020、存储设备1030、通电/断电重置(POR)电路或重置信号产生(RST GEN)电路1040、用户接口1050和电源1060。

处理器1010可以控制电子系统1000的整体操作。连接模块1020可以与外部设备通信。存储设备1030可以作为针对由处理器1010处理的数据的数据存储设备或者电子系统1000中的工作存储器来操作。用户接口1050可以包括至少一个输入设备(例如，键区、按钮、麦克风、触摸屏等)和/或至少一个输出设备(例如，扬声器、显示设备(DISP)1052等)。电源1060可以向电子系统1000供电。

根据示例实施例，通电/断电重置电路或重置信号产生电路1040可以是通电/断电重置电路100或重置信号产生电路500或600。通电/断电重置电路可以包括具有迟滞特性的迟滞控制电路，并且因此可以在通电持续时间和断电持续时间期间检测电源电压的不同电平。因此，通电/断电重置电路可以具有相对简单的结构和更高的性能。

虽然图13示出了电子系统1000包括单个通电/断电重置电路或单个重置信号产生电路的示例，但是电子系统1000可以包括两个或更多个通电/断电重置电路或两个或更多个重置信号产生电路，或者包括在电子系统1000中的每个元件可以包括一个或多个通电/断电重置电路或一个或多个重置信号产生电路。

本发明构思可以应用于包括通电/断电重置电路和/或重置信号产生电路的各种设备和系统。例如，本发明构思可以应用于诸如移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、可穿戴系统、物联网(IoT)系统、三维(3D)几何重建系统、阵列相机系统、虚拟现实(VR)系统、增强现实(AR)系统等的系统。

前述内容是对示例实施例的说明，而不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教导和方面的前提下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在被包括在如权利要求中限定的本发明构思的范围内。因此，将理解到，前述是对各种示例实施例的说明，而不应被解释成限制于所公开的具体示例实施例，并且对所公开的示例实施例的修改以及其他示例实施例旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种通电/断电重置电路，包括：

驱动电路，被配置为在电源电压的通电持续时间期间检测所述电源电压的第一电平，被配置为在所述电源电压的断电持续时间期间检测所述电源电压的第二电平；以及被配置为产生基于所述第一电平和所述第二电平转变的驱动信号，其中所述电源电压第二电平不同于所述电源电压的第一电平；

迟滞控制电路，连接到所述驱动电路的输出端子，并且被配置为基于所述电源电压被激活或去激活；以及

缓冲电路，连接到所述驱动电路的输出端子，并且基于所述驱动信号产生重置信号，

其中所述迟滞控制电路被配置为在所述通电持续时间和所述断电持续时间中的一个期间被激活，并且被配置为在所述通电持续时间和所述断电持续时间中的另一个期间被去激活，以及

所述重置信号在所述通电持续时间和所述断电持续时间期间被激活。

2.根据权利要求1所述的通电/断电重置电路，其中所述迟滞控制电路包括：

连接在所述驱动电路的输出端子和地电压之间的迟滞控制晶体管；以及

多个第一控制晶体管，串联连接在所述电源电压与所述迟滞控制晶体管的栅极之间，所述多个第一控制晶体管中的每一个包括彼此直接连接的栅极和漏极。

3.根据权利要求2所述的通电/断电重置电路，其中所述迟滞控制晶体管和所述多个第一控制晶体管中的每一个是n型金属氧化物半导体NMOS晶体管。

4.根据权利要求2所述的通电/断电重置电路，其中所述迟滞控制晶体管是NMOS晶体管，并且所述多个第一控制晶体管中的每一个是p型金属氧化物半导体PMOS晶体管。

5.根据权利要求1所述的通电/断电重置电路，其中所述迟滞控制电路包括：

迟滞控制晶体管，连接在所述电源电压与所述驱动电路的输出端子之间；以及

多个第一控制晶体管，串联连接在所述电源电压与所述迟滞控制晶体管的栅极之间，所述多个第一控制晶体管中的每一个包括彼此直接连接的栅极和漏极。

6.根据权利要求5所述的通电/断电重置电路，其中所述迟滞控制晶体管和所述多个第一控制晶体管中的每一个是PMOS晶体管。

7.根据权利要求5所述的通电/断电重置电路，其中所述迟滞控制晶体管是PMOS晶体管，并且所述多个第一控制晶体管中的每一个是NMOS晶体管。

8.根据权利要求1所述的通电/断电重置电路，其中所述驱动电路包括：

第一电阻器，连接到所述电源电压；

第一NMOS晶体管，连接在所述第一电阻器与地电压之间；

第一PMOS晶体管，连接到所述电源电压；以及

第二NMOS晶体管，连接在所述第一PMOS晶体管与所述地电压之间，以及

其中所述第一NMOS晶体管的栅极、所述第一PMOS晶体管的栅极和所述第二NMOS晶体管的栅极共同连接到第一节点。

9.根据权利要求8所述的通电/断电重置电路，其中所述驱动电路还包括：

第三NMOS晶体管，包括接收驱动断开信号的栅极，所述第一NMOS晶体管和所述第三NMOS晶体管并联连接在所述第一电阻器与所述地电压之间；以及

第四NMOS晶体管，连接在所述第一电阻器与所述第一节点之间，所述第四NMOS晶体管包括接收反相驱动断开信号的栅极。

10.根据权利要求1所述的通电/断电重置电路，其中所述缓冲电路包括串联连接的多个反相器。

11.根据权利要求1所述的通电/断电重置电路，其中所述第二电平高于所述第一电平。

12.根据权利要求1所述的通电/断电重置电路，其中所述重置信号从所述通电持续时间的起始点到所述通电持续时间的第一点被激活，所述第一点表示所述电源电压在所述通电持续时间期间达到所述第一电平的时间点，以及

所述重置信号从所述断电持续时间的第二点到所述断电持续时间的结束点被激活，所述第二点表示所述电源电压在所述断电持续时间期间达到所述第二电平的时间点。

13.一种重置信号产生电路，包括：

第一通电/断电重置电路，被配置为产生第一重置信号，所述第一重置信号在第一电源电压的第一通电持续时间期间和所述第一电源电压的第一断电持续时间期间被激活；

第二通电/断电重置电路，被配置为产生第二重置信号，所述第二重置信号在第二电源电压的第二通电持续时间期间和所述第二电源电压的第二断电持续时间期间被激活；以及

逻辑电路，被配置为基于所述第一重置信号和所述第二重置信号产生组合重置信号。

14.根据权利要求13所述的重置信号产生电路，其中所述第一通电/断电重置电路包括：

第一驱动电路，被配置为在所述第一通电持续时间期间检测所述第一电源电压的第一电平，被配置为在所述第一断电持续时间期间检测所述第一电源电压的第二电平，并且被配置为产生基于所述第一电平和所述第二电平转变的驱动信号；

第一迟滞控制电路，连接到所述第一驱动电路的输出端子，并且被配置为基于所述第一电源电压被激活或去激活；以及

第一缓冲电路，连接到所述第一驱动电路的输出端子，并且被配置为基于所述第一驱动信号产生所述第一重置信号。

15.根据权利要求13所述的重置信号产生电路，其中所述第二通电/断电重置电路包括：

第二驱动电路，被配置为在所述第二通电持续时间和所述第二断电持续时间期间检测所述第二电源电压的第三电平，并且被配置为产生基于所述第三电平转变的第二驱动信号；以及

第二缓冲电路，连接到所述第二驱动电路的输出端子，并且被配置为基于所述第二驱动信号产生所述第二重置信号。

16.根据权利要求13所述的重置信号产生电路，其中所述组合重置信号在所述第一通电持续时间、所述第二通电持续时间、所述第一断电持续时间和所述第二断电持续时间期间被激活。

17.根据权利要求13所述的重置信号产生电路，其中所述逻辑电路包括或门，所述或门被配置为对所述第一重置信号和所述第二重置信号执行或运算以产生所述组合重置信号。

18.一种通电/断电重置电路，包括：

驱动电路，被配置为在电源电压的通电持续时间和断电持续时间期间检测所述电源电压的不同电平，并且基于所述电源电压的不同电平产生驱动信号；

迟滞控制电路，连接到所述驱动电路，并且被配置为基于所述电源电压被激活或去激活；以及

缓冲电路，被配置为基于所述驱动信号产生重置信号。

19.根据权利要求18所述的通电/断电重置电路，其中所述迟滞控制电路被配置为在所述通电持续时间和所述断电持续时间中的一个期间被激活，并且被配置为在所述通电持续时间和所述断电持续时间中的另一个期间被去激活。

20.根据权利要求18所述的通电/断电重置电路，其中所述驱动电路被配置为在所述电源电压的通电持续时间期间检测所述电压电源的第一电平，并且被配置为在所述电源电压的断电持续时间期间检测所述电压电源的第二电平，其中所述电源电压的第二电平不同于所述电源电压的第一电平。