KR100667127B1 - 지연 회로 및 그것을 이용한 링 오실레이터 - Google Patents

지연 회로 및 그것을 이용한 링 오실레이터 Download PDF

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Abstract

간이한 구조로 제어 신호에 대하여 지연 시간을 선형적으로 추종시켜 제어 가능한 지연 회로 및 그것을 이용한 링 오실레이터를 제공한다. 입력 신호의 한쪽의 레벨에 기초하여 제1 도전형 트랜지스터(M6)가 도통하는 경우, 소스 전원 라인과 싱크 전원 라인 사이에, 한쪽의 소스측 트랜지스터(M4), 제1 도전형 트랜지스터(M6), 제2 구동 트랜지스터(M9)를 각각 통한 제1 전류 경로를 형성함과 함께, 다른 쪽의 소스측 트랜지스터(M5)와 다른 쪽의 싱크측 트랜지스터(M11)의 접속부로부터, 입력 신호의 한쪽의 레벨을 반전시키고 또한 지연시킨 출력 신호를 출력하며, 입력 신호의 다른 쪽의 레벨에 기초하여 제2 도전형 트랜지스터(M7)가 도통하는 경우, 소스 전원 라인과 싱크 전원 라인 사이에, 제1 구동 트랜지스터(M3), 제2 도전형 트랜지스터(M7), 한쪽의 싱크측 트랜지스터(M10)를 각각 통한 제2 전류 경로를 형성함과 함께, 다른 쪽의 소스측 트랜지스터(M5)와 다른 쪽의 싱크측 트랜지스터(M11)의 접속부로부터, 입력 신호의 다른 쪽의 레벨을 반전시키고 또한 지연시킨 출력 신호를 출력하는 지연 회로.
지연 회로, 링 오실레이터, 인버터, 싱크측 전류 미러, 소스측 전류 미러

Description

지연 회로 및 그것을 이용한 링 오실레이터{DELAY CIRCUIT AND RING OSCILLATOR USING THE SAME}
도 1은 본 발명의 일 실시 형태에 따른 지연 회로의 구성을 도시하는 도면.
도 2는 본 발명의 일 실시 형태에 따른 가변 전류원의 구성을 도시하는 도면.
도 3의 (a)은 입력 사각형파의 응답 출력으로서 사다리꼴파 형상의 충방전 파형이 형성되는 경우를 모식적으로 도시한 도면이고, 도 3의 (b)는 입력 사각형파의 응답 출력으로서 삼각파 형상의 충방전 파형이 형성되는 경우를 모식적으로 도시한 도면.
도 4의 (a)는 입력 전압 신호 VIN1의 시뮬레이션 파형도이며, 도 4의 (b)는 출력 전압 신호 VOUT1의 시뮬레이션 파형도이며, 도 4의 (c)는 출력 전압 신호 VOUT2의 시뮬레이션 파형도.
도 5는 본 발명의 일 실시 형태에 따른 링 오실레이터의 구성을 도시하는 도면.
도 6은 본 발명의 일 실시 형태에 따른 링 오실레이터의 시뮬레이션 파형(제어 전압을 1.5V로 한 경우)를 도시한 도면.
도 7은 본 발명의 일 실시 형태에 따른 링 오실레이터의 시뮬레이션 파형(제 어 전압을 4.5V로 한 경우)를 도시한 도면.
도 8은 본 발명의 일 실시 형태에 따른 링 오실레이터의 제어 전압에 대한 발진 주파수 특성을 도시하는 도면.
도 9는 차동 바이페이즈 부호 방식인 경우의 종래의 클럭 추출 회로의 구성을 도시하는 도면.
도 10은 차동 바이페이즈 부호 방식인 경우의 종래의 클럭 추출 회로의 동작을 나타내는 타이밍차트.
도 11은 종래의 링 오실레이터의 구성을 도시하는 도면.
도 12는 일반적인 MOS 트랜지스터의 전압-전류 특성을 도시하는 도면.
도 13의 (a)은 일반적인 전류 미러 회로의 구성을 도시한 도면이며, 도 13의 (b)는 일반적인 전류 미러 회로의 특성을 도시한 도면.
<도면의 주요 부분에 대한 간단한 설명>
15: 지연 회로
16: 배타적 논리합 소자
17: 논리곱 소자
18: 모노 멀티바이브레이터
20: 전류 제어부
30: 링 오실레이터부
31: 인버터부
100: 지연 회로
101: 비반전 지연부
102, 103, 104: 반전 지연부
110, 140: 인버터부
120: 소스측 전류 미러부
130: 싱크측 전류 미러부
180: 바이어스 회로
181: 가변 전류원
182: 가변 전류 생성부
183: 고정 전류 생성부
184: 가변 전압원
200: 링 오실레이터
[특허 문헌 1] 일본 특허 공개 공보 평11-136295호
[특허 문헌 2] 일본 특허 공개 공보 평8-186474호
본 발명은, 지연 회로 및 그것을 이용한 링 오실레이터에 관한 것이다.
종래, 다양한 용도로 입력 신호를 소정 시간 지연시키는 지연 회로가 이용된다. 예를 들면, 차량 탑재 네트워크의 하나의 규격인 MOST(Media 0riented Systems Transport) 시스템에서는, 디지털 신호를 전송할 때에, 전송 대상의 디지털 신호와 클럭 신호의 다중화(부호화)가 행하여진다. 그리고, 클럭 신호와의 다중화가 실시된 디지털 신호의 전송처의 장치에서는, 디지털 신호로부터 원래의 클럭 신호가 추출되게 되고, 이 추출시에 지연 회로가 이용된다.
도 9는, 차동 바이페이즈 부호화된 디지털 신호(이하, 차동 바이페이즈 부호라 칭한다.)에 대한 종래의 클럭 추출 회로의 구성을 나타낸다(예를 들면, 상기한 특허 문헌 1 참조). 또한, 도 9에 도시하는 종래의 클럭 추출 회로의 동작을 나타내는 타이밍차트를 도 10에 도시한다.
우선, 소정 비트 레이트의 디지털 데이터(도 10의 (a) 참조)의 차동 바이페이즈 부호(도 10의 (b) 참조)가, 종래의 클럭 추출 회로에 전송된 경우로 한다. 이 경우, 배타적 논리합 소자(16)에서, 수신한 차동 바이페이즈 부호와, 그 차동 바이페이즈 부호를 지연 회로(15)에서 소정 시간 만큼 지연시킨 지연 신호(도 10의 (c) 참조)의 배타적 논리합이 연산된다. 이 연산 결과는, 수신한 차동 바이페이즈 부호의 상승 엣지 및 하강 엣지를 검출한 취지를 나타내는 엣지 검출 펄스(도 10의 (d) 참조)로 된다. 또한, 논리곱 소자(17)에서, 엣지 검출 펄스와, 모노 멀티바이브레이터(18)의 출력(도 10의 (e) 참조)의 논리곱이 연산된다. 또한, 모노 멀티바이브레이터(18)는, 논리곱 소자(17)의 출력인 트리거 신호(도 10의 (f) 참조)의 하강 엣지로서, 소정 펄스 폭의 원 펄스를 발진 출력하는 것이다.
종래의 클럭 추출 회로는, 전술한 바와 같은 일련의 동작을 행함으로써, 차동 바이페이즈 부호의 엣지 검출 펄스에 기초하여, 모노 멀티바이브레이터(18)의 출력을 클럭 신호로서 추출하는 것이다. 이와 같이, 종래의 클럭 추출 회로에서는, 클럭 신호를 추출할 때에, 지연 회로(15)나 모노 멀티바이브레이터(18)라는 지연 회로가 이용된다.
또한, 예를 들면, 소정 주파수의 발진 클럭 신호를 생성하는 링 오실레이터 회로에서, 그것을 구성하는 인버터 회로로서의 지연 회로가 있다. 도 11은, 종래의 링 오실레이터 회로의 구성을 도시하는 도면이다(예를 들면, 상기한 특허 문헌 2를 참조).
종래의 링 오실레이터 회로는, 전류 제어부(20)와 링 오실레이터부(30)로 구성된다.
전류 제어부(20)는, 정전류원으로부터 공급되는 전류 I1과 제어 전류 I의 차전류(I1-I)가 트랜지스터 Q1의 드레인 전극으로 흐름으로써 이 차전류(I1-I)가 트랜지스터 Q3의 전류로서 복제된다. 또한, 트랜지스터 Q3에 흐르는 전류는 트랜지스터 Q2에도 흐른다. 그리고, 트랜지스터 Q2, Q3의 전류가, 링 오실레이터부(30) 내의 인버터부(31a∼31n)를 구동하기 위한 구동 트랜지스터 Q4a∼Q4n, Q7a∼Q7n의 전류로서 복제된다.
링 오실레이터부(30)는, 지연 시간 τ의 인버터부(31a∼31n)가 n단 링 형상으로 배접되어 구성된다. 또한, 인버터부(31a∼31n)는, P형 MOS 트랜지스터 Q5a∼Q5n과 N형 MOS 트랜지스터 Q6a∼Q6n을 각각 직렬 접속하여 구성된다. 또한, 각 인버터부(31a∼31n)는, 소스 전원(VCC) 라인측의 구동 트랜지스터 Q4a∼Q4n, 싱크 전원(GND) 라인측의 구동 트랜지스터 Q7a∼Q7n에 의해서 구동 전류 i가 각각 공급된 다. 또한, 소스 전원 라인측의 구동 트랜지스터 Q4a∼Q4n은, 트랜지스터 Q2와의 페어로 소스 전원 라인측의 전류 미러 회로를 구성하며, 또한, 싱크 전원 라인측의 구동 트랜지스터 Q7a∼Q7n은, 트랜지스터 Q1과의 페어로 싱크 전원 라인측의 전류 미러 회로를 구성한다.
인버터부(31a∼31n)에 구동 전류 i가 흐르고 있는 경우, 초단의 인버터부(31a)의 입력이 H 레벨일 때, 최종단의 인버터부(31n)로부터는 nτ 시간 지연되어 L 레벨이 출력된다. 이 최종단의 인버터부(31n)의 출력은 초단의 인버터부(31a)의 입력으로 직접 피드백된다. 이 때문에, nτ 시간 경과 후, 최종단의 인버터부(31n)의 출력은 H 레벨로 된다. 이와 같이, 최종단의 인버터부(31n)의 출력으로서는 H 레벨과 L 레벨이 반복되며, 발진 주파수 f를 "1/2 nτ"로 하는 발진 클럭 신호가 발생하게 된다.
도 12를 기초로, 일반적인 MOS 트랜지스터의 전압 전류 특성에 대하여 설명한다. 도 12에 도시한 바와 같이, 드레인·소스 사이 전압 VDS가 저전위인 경우, 드레인 전류 ID는, 드레인·소스 사이 전압 VDS에 따라 선형적으로 증가하는 선형 영역에 해당하여, 정전류 특성을 나타내지 않는다. 한편, 드레인·소스 사이 전압 VDS가 고전위인 경우, 드레인 전류 ID는, 드레인·소스 사이 전압 VDS에 따라 대략 일정한 포화 영역에 해당하여, 정전류 특성을 나타낸다.
주로 MOS 트랜지스터의 동작 범위로서는, 드레인 전류 ID가 정전류 특성을 나타내는 포화 영역이 이용된다. 이 포화 영역 내에서는, 게이트·소스 사이 전압 VGS가 높게 되면 드레인 전류 ID가 증가하며, 게이트·소스 사이 전압 VGS가 낮게 되면 드레인 전류 ID가 감소하는 관계를 갖는다. 또한, 포화 영역의 경우, 드레인 전류 ID는, 일반적으로, 다음 수학식 1에 도시한 바와 같이, 게이트·소스 사이 전압 VGS의 제곱에 비례한 관계를 갖는다.
Figure 112006007552830-pat00001
단, β: MOS 트랜지스터의 이득
VT : MOS 트랜지스터의 스레스홀드 전압
다음으로, 도 13을 기초로, 일반적인 전류 미러 회로의 특성에 대하여 설명한다.
또한, 도 13의 (a)는, 일반적인 전류 미러 회로의 구성을 도시한 도면이며, 도 13의 (b)는, 그 특성을 도시한 도면이다. 또한, 도 13의 (b)에서, 종축은 정전류원의 전류 I1으로부터 복제된 복제 전류 I2를 나타내며, 횡축은 전원 전위 VCC를 나타낸다. 또한, 도 13의 (b)에 도시하는 특성은, 전원 전위 VCC를 가변시키고, 또한, 정전류원의 전류 I1을 10㎂로부터 100㎂까지 10㎂ 마다 설정한 경우의 복제 전류 I2의 변화를 나타낸 것이다. 도 12와 도 13을 대비하면, 전원 전위 VCC는 MOS 트랜지스터 T1의 드레인·소스 사이 전압 VDS에 해당하며, 복제 전류 I2는 MOS 트랜지스터 T1의 드레인 전류 ID에 해당한다.
도 13의 (a)에 도시한 바와 같이, 전류 미러 회로에서, 정전류원의 전류 I1 에 의해 MOS 트랜지스터 T2가 구동된 결과, MOS 트랜지스터 T2의 드레인·소스 사이 전압 VDS가, MOS 트랜지스터 T1의 게이트·소스 사이 전압 VGS로서 인가된다. 또한, MOS 트랜지스터 T1, T2의 게이트 전극이 공통 접속되기 때문에, MOS 트랜지스터 T1, T2의 각 게이트·소스 사이 전압 VGS는 동 전위이다. 이러한 구성에 의해, MOS 트랜지스터 T2에 흐르는 전류 I1이, MOS 트랜지스터 T1에 흐르는 복제 전류 I2로서 복제된다.
여기서, 도 13의 (b)에 도시한 바와 같이, 전원 전위 VCC가 저전위인 경우, 복제 전류 I2는, 전술한 바와 같은 선형 영역에 해당하여, 정전류 특성을 나타내지 않는다. 한편, 전원 전위 VCC가 고전위인 경우, 복제 전류 I2는, 전술한 바와 같은 포화 영역에 해당하여, 정전류 특성을 나타낸다. 또한, 포화 영역인 경우, MOS 트랜지스터 T1, T2의 드레인 전류 ID는 모두 게이트 소스 사이 전압 VGS의 제곱에 비례하기 때문에(수학식 1 참조), 정전류원의 전류 I1과 복제 전류 I2는 선형 관계에 있다라고 할 수 있다.
따라서, 복제 전류 I2를 정전류원인 전류 I1에 대하여 선형적으로 추종시키는 경우에는, 전원 전위 VCC를 높게 설정함으로써, 환언하면, MOS 트랜지스터 T1에 인가되는 드레인·소스 사이 전압 VDS를 크게 설정함으로써, MOS 트랜지스터 T1의 동작 범위를 포화 영역에 설정할 필요가 있다.
그런데, 도 11에 도시한 인버터부(31a∼31n)에서는, 인버터부(31a∼31n)의 소스 전원 라인측과 싱크 전원 라인측의 쌍방에, 전류 미러 회로의 일부를 구성하는 구동 트랜지스터 Q4a∼Q4n과 구동 트랜지스터 Q7a∼Q7n이 각각 접속된다. 즉, 인버터부(31a∼31n)은, 소스 전원 라인측과 싱크 전원 라인측의 쌍방에 형성한 2개의 전류 미러 회로에 의해 구동되게 된다. 또한, 링 오실레이터부(30) 내의 구성으로서는, 소스 전원 라인과 싱크 전원 라인 사이에, 4개의 트랜지스터(Q4, Q5, Q6, Q7)가 직렬 접속되게 된다.
이 때문에, 구동 전류 i를 증가시키고자 한 경우, 각 트랜지스터(Q4, Q5, Q6, Q7)에, 충분한 드레인·소스 사이 전압 VDS가 인가되지 않을 우려가 있다. 이 경우, 각 트랜지스터(Q4, Q5, Q6, Q7)가 정전류 동작으로부터 벗어나게 되어, 구동 전류 i가, 제어 신호(I1+I)에 대하여 선형적으로 추종하지 않게 된다. 또한, 인버터부(31a∼31n)의 출력 전압의 진폭도 변동하며, 나아가서는, 지연 시간 τ도 변동하게 된다.
이와 같이, 도 11에 도시한 인버터부(31a∼31n)와 같은 종래의 지연 회로는, 소스 전원 라인측과 싱크 전원 라인측의 쌍방에 형성한 전류원(전류 미러 회로 등)에 의해서 구동되는 구성을 나타내는데, 이 구성에서는, 제어 신호(전류, 전압)에 대하여 선형적인 추종성이 얻어지지 않고, 지연 시간의 설정 정밀도가 악화될 우려가 있었다.
전술한 과제를 해결하는 주된 본 발명은, 지연 시간을 제어하기 위한 제어 신호에 기초하여 입력 신호를 지연시킨 출력 신호를 출력하는 지연 회로에서, 소스 전원 라인과 싱크 전원 라인 사이에, 상기 입력 신호의 레벨에 기초하여 상보적으로 도통하는 소스측의 제1 도전형 트랜지스터(M6) 및 싱크측의 제2 도전형 트랜지 스터(M7)로 구성되는 인버터부와, 상기 소스 전원 라인과 상기 인버터부 사이에 형성된 상호의 제어 전극이 공통 접속되는 2조의 소스측 트랜지스터(M4, M5)로 구성되고, 한쪽의 상기 소스측 트랜지스터(M4)를 다이오드 접속시키고 또한 상기 제1 도전형 트랜지스터(M6)와 직렬 접속시킨 소스측 전류 미러부와, 상기 인버터부와 상기 싱크 전원 라인 사이에 형성된 상호의 제어 전극이 공통 접속되는 2조의 싱크측 트랜지스터(M10, M11)로 구성되고, 한쪽의 상기 싱크측 트랜지스터(M10)를 다이오드 접속시키고 또한 상기 제2 도전형 트랜지스터(M7)와 직렬 접속시킨 싱크측 전류 미러부와, 상기 제어 신호에 따라 상기 제1 도전형 트랜지스터(M6)와 상기 제2 도전형 트랜지스터(M7)를 각각 구동하기 위한 2개의 바이어스 신호를 생성하는 바이어스 회로와, 상기 소스 전원 라인과 상기 제2 도전형 트랜지스터(M7) 사이에 형성되고, 한쪽의 상기 바이어스 신호를 기초로 구동하는 제1 구동 트랜지스터(M3)와, 상기 제1 도전형 트랜지스터(M6)와 상기 싱크 전원 라인 사이에 형성되고, 다른 쪽의 상기 바이어스 신호를 기초로 구동하는 제2 구동 트랜지스터(M9)를 갖고 있고, 다른 쪽의 상기 소스측 트랜지스터(M5)와 다른 쪽의 상기 싱크측 트랜지스터(M11)을 직렬 접속시키고, 상기 입력 신호의 한쪽의 레벨에 기초하여 제1 도전형 트랜지스터(M6)가 도통하는 경우, 상기 소스 전원 라인과 상기 싱크 전원 라인 사이에, 상기 한쪽의 소스측 트랜지스터(M4), 상기 제1 도전형 트랜지스터(M6), 상기 제2 구동 트랜지스터(M9)를 각각 통한 제1 전류 경로를 형성함과 함께, 상기 다른 쪽의 소스측 트랜지스터(M5)와 상기 다른 쪽의 싱크측 트랜지스터(M11)의 접속부로부터, 상기 입력 신호의 한쪽의 레벨을 반전시키고 또한 지연시킨 상기 출력 신호 를 출력하며, 상기 입력 신호의 다른 쪽의 레벨에 기초하여 제2 도전형 트랜지스터(M7)가 도통하는 경우, 상기 소스 전원 라인과 상기 싱크 전원 라인 사이에, 상기 제1 구동 트랜지스터(M3), 상기 제2 도전형 트랜지스터(M7), 상기 한쪽의 싱크측 트랜지스터(M10)를 각각 통한 제2 전류 경로를 형성함과 함께, 상기 다른 쪽의 소스측 트랜지스터(M5)와 상기 다른 쪽의 싱크측 트랜지스터(M11)의 접속부로부터, 상기 입력 신호의 다른 쪽의 레벨을 반전시키고 또한 지연시킨 상기 출력 신호를 출력하는 것으로 한다.
(실시예)
<지연 회로>
=== 지연 회로의 구성 ===
도 1은, 본 발명의 일 실시 형태에 따른 지연 회로(100)의 구성을 도시하는 도면이다. 지연 회로(100)는, 예를 들면, 전송된 부호화 후의 디지털 신호로부터 클럭 신호를 추출할 때에 이용된다. 또한, 지연 회로(100)는, 바이어스 회로(180), 비반전 지연부(101)를 갖는다.
우선, 바이어스 회로(180)의 구성에 대하여 설명한다.
바이어스 회로(180)는, 가변 전류원(181)의 생성 전류(이하, 『제어 전류』라고 칭한다.)에 기초하여, 비반전 지연부(101)를 구동하기 위한 2개의 바이어스 신호 Vb1, Vb2를 생성한다. 또한, 바이어스 회로(180)는 전류 미러 회로로서 구성된다. 이 바이어스 신호는, 구동 트랜지스터 M3, M9에 각각 공급되며, 최종적으로는, 비반전 지연부(101)의 용량 소자 C1에의 충방전 전류(도 2에서 나타내는 전류 Ib1', Ib2')를 설정하기 위한 신호로 된다.
바이어스 회로(180)로서의 전류 미러 회로의 구성으로서는, 예를 들면, 소스 전원 라인(전원 전위 Vcc)와 싱크 전원 라인(접지 전위 GND) 사이에 형성한 2조의 P형 MOSFET인 트랜지스터 M1, M2의 게이트 전극끼리 접속시킴과 함께, 트랜지스터 M2의 게이트 전극과 드레인 전극을 단락(다이오드 접속)시킨다. 또한, 트랜지스터 M2의 드레인 전극과 싱크 전원 라인 사이에 가변 전류원(181)을 형성함과 함께, 트랜지스터 M1의 드레인 전극과 싱크 전원 라인 사이에 N형 MOSFET인 트랜지스터 M8을 형성한다. 또한, 트랜지스터 M8은, 게이트 전극과 드레인 전극을 단락(다이오드 접속)시킨다.
이 구성에 의해, 트랜지스터 M2를 통한 소스 전원 라인과 싱크 전원 라인 사이에, 가변 전류원(181)의 제어 전류 (Ia+Ib)에 관한 전류 경로가 형성된다. 또한, 트랜지스터 M1, M8을 통한 소스 전원 라인과 싱크 전원 라인 사이에, 가변 전류원(181)의 제어 전류를 복제한 전류에 관한 전류 경로가 형성된다. 또한, 트랜지스터 M1, M2의 게이트 전압이 바이어스 신호 Vb1로 되며, 트랜지스터 M8의 게이트 전압이 바이어스 신호 Vb2로 된다.
바이어스 회로(180)와 비반전 지연부(101)의 접속 양태의 일례로서는, P형 MOSFET인 트랜지스터 M3의 게이트 전극이 바이어스 회로(180)의 트랜지스터 M1, M2의 게이트 전극과 접속된다. 이 결과, 트랜지스터 M1, M2, M3에 의해 전류 미러 회로가 형성된다. 한편, N형 MOSFET인 트랜지스터 M9의 게이트 전극이 바이어스 회로(180)의 트랜지스터 M8의 게이트 전극과 접속된다. 이 결과, 트랜지스터 M8, M9에 의해 전류 미러 회로가 형성된다.
다음으로, 비반전 지연부(101)의 구성에 대하여 설명한다.
비반전 지연부(101)는, 인버터부(110), 소스측 전류 미러부(120), 싱크측 전류 미러부(130), 제1 구동 트랜지스터 M3, 제2 구동 트랜지스터 M9, 용량 소자 C1, 인버터부(140)로 구성된다. 또한, 지연 회로(100)를, 반전 지연 회로로서 이용하는 경우에는, 인버터부(140)는 불필요하다.
인버터부(110)는, 소스 전원 라인과 싱크 전원 라인 사이에, 소스측의 제1 도전형 트랜지스터 M6 및 싱크측의 제2 도전형 트랜지스터 M7에 의해 구성된다. 또한, 제1 도전형 트랜지스터 M6과 제2 도전형 트랜지스터 M7은, 상호의 제어 전극이 공통 접속되며, 그 공통 접속부에는, 진폭 레벨 V1을 갖는 사각형파 형상의 입력 전압 신호 VIN1이 인가된다. 그리고, 제1 도전형 트랜지스터 M6과 제2 도전형 트랜지스터 M7은, 입력 전압 신호 VIN1의 레벨의 절환에 기초하여 상보적으로 도통한다.
또한, 본 실시 형태에서, 제1 도전형 트랜지스터 M6은 P형 MOS 트랜지스터로 하고, 제2 도전형 트랜지스터 M7은 N형 MOS 트랜지스터로 한다. 물론, 제1 도전형 트랜지스터 M6 및 제2 도전형 트랜지스터 M7은, MOS 트랜지스터에 한정되지 않고, 바이폴라 트랜지스터를 채용하여도 된다.
소스측 전류 미러부(120)는, 소스 전원 라인과 인버터부(110) 사이에 형성된 상호의 제어 전극이 공통 접속되는 2조의 소스측 트랜지스터 M4, M5에 의해 구성된다. 또한, 소스측 전류 미러부(120)는, 한쪽의 소스측 트랜지스터 M4를 다이오드 접속시키고 또한 제1 도전형 트랜지스터 M6과 직렬 접속시킨다.
또한, 본 실시 형태에서, 2조의 소스측 트랜지스터 M4, M5는 P형 MOS 트랜지스터로 한다. 따라서, 한쪽의 소스측 트랜지스터 M4에서, 게이트 전극과 드레인 전극을 단락시켜 다이오드 접속이 이루어지고, 게이트 전극은 다른 쪽의 소스측 트랜지스터 M5의 게이트 전극과 접속되며, 드레인 전극은 제1 도전형 트랜지스터 M6의 소스 전극과 접속된다. 물론, 2조의 소스측 트랜지스터 M4, M5는, P형 MOS 트랜지스터에 한정되지 않고, PNP형 바이폴라 트랜지스터를 채용하여도 된다.
싱크측 전류 미러부(130)는, 인버터부(110)와 싱크 전원 라인 사이에 형성된 상호의 제어 전극이 공통 접속되는 2조의 싱크측 트랜지스터 M10, M11로 구성된다. 또한, 싱크측 전류 미러부(130)는, 한쪽의 싱크측 트랜지스터 M10을 다이오드 접속시키고 또한 제2 도전형 트랜지스터 M7과 직렬 접속시킨다.
또한, 본 실시 형태에서, 2조의 싱크측 트랜지스터 M10, M11은 N형 MOS 트랜지스터로 한다. 따라서, 한쪽의 싱크측 트랜지스터 M10에서, 게이트 전극과 드레인 전극을 단락시켜 다이오드 접속이 이루어지고, 게이트 전극은 다른 쪽의 싱크측 트랜지스터 M11의 게이트 전극과 접속되며, 드레인 전극은 제2 도전형 트랜지스터 M7의 소스 전극과 접속된다. 물론, 2조의 소스측 트랜지스터 M4, M5는, P형 MOS 트랜지스터에 한정되지 않고, NPN형 바이폴라 트랜지스터를 채용하여도 된다.
제1 구동 트랜지스터 M3은, 소스 전원 라인과 제2 도전형 트랜지스터 M7 사이에 형성되고, 바이어스 회로(180)에서 생성된 한쪽의 바이어스 신호 Vb1을 기초로 구동되는 것이다. 또한, 본 실시 형태에서, 제1 구동 트랜지스터 M3은, P형 MOS 트랜지스터로 한다. 따라서, 제1 구동 트랜지스터 M3의 게이트 전극에 바이어스 신호 Vb1이 공급되어, 제1 구동 트랜지스터 M3은 도통 상태에 있다. 그리고, 트랜지스터 M1, M2 및 제1 구동 트랜지스터 M3에 의한 전류 미러 동작에 의해서, 제1 구동 트랜지스터 M3에는 제어 전류 (Ia+Ib)를 복제한 구동 전류 Ib1이 흐른다. 물론, 제1 구동 트랜지스터 M3은, P형 MOS 트랜지스터에 한정되지 않고, PNP형 바이폴라 트랜지스터를 채용하여도 된다.
제2 구동 트랜지스터 M9는, 제1 도전형 트랜지스터 M6과 싱크 전원 라인 사이에 형성되고, 바이어스 회로(180)에서 생성된 다른 쪽의 바이어스 신호 Vb2를 기초로 구동되는 것이다. 또한, 본 실시 형태에서, 제2 구동 트랜지스터 M9는, N형 MOS 트랜지스터로 한다. 따라서, 제2 구동 트랜지스터 M9의 게이트 전극에 바이어스 신호 Vb2가 공급되어, 제2 구동 트랜지스터 M9는 도통 상태에 있다. 그리고, 트랜지스터 M8 및 제2 구동 트랜지스터 M9에 의한 전류 미러 동작에 의해서, 제2 구동 트랜지스터 M9에는 제어 전류 (Ia+Ib)를 복제한 구동 전류 Ib2가 흐른다. 물론, 제2 구동 트랜지스터 M9는, N형 MOS 트랜지스터에 한정되지 않고, NPN형 바이폴라 트랜지스터를 채용하여도 된다.
용량 소자 C1은, 한쪽의 전극을, 다른 쪽의 소스측 트랜지스터 M5와 다른 쪽의 싱크측 트랜지스터 M11의 직렬 접속부에 형성한 출력 단자 OUT1에 접속시키고, 또한, 다른 쪽의 전극을 싱크 전원 라인에 접속시킨다. 또한, 용량 소자 C1은, 소정의 지연 시간에 따른 용량값을 갖는 것이다. 즉, 용량 소자 C1의 용량값에 기초하여 정해지는 충방전 시간이, 지연 회로(100)의 지연 시간의 많은 부분을 차지한 다. 또한, 지연 회로(100)의 지연 시간은, 용량 소자 C1의 용량값 이외에, 제어 전류 (Ia+Ib)의 전류 레벨에 의해서도 정해진다.
인버터부(140)는, 소스 전원 라인과 싱크 전원 라인 사이에, 서로 다른 도전형의 트랜지스터 M12, M13을 직렬 접속하여 구성된다. 또한, 인버터부(140)의 입력 단자 IN2는, 출력 단자 OUT1 및 용량 소자 C1의 한쪽의 전극과 접속된다. 인버터부(140)의 출력 단자 OUT2는, 또한, 본 실시 형태에서, 트랜지스터 M12는 P형 MOS 트랜지스터로 하고, 트랜지스터 M13은 N형 MOS 트랜지스터로 한다.
전술한 지연 회로(100)의 구성에서, 입력 전압 신호 VIN1의 L 레벨에 기초하여 제1 도전형 트랜지스터 M6가 도통함과 함께, 제2 도전형 트랜지스터 M7이 비도통으로 되는 경우로 한다. 또한, 제1 구동 트랜지스터 M3의 게이트 전극에는 바이어스 신호 Vb1이 공급된 상태에 있으며, 제2 구동 트랜지스터 M9의 게이트 전극에는 바이어스 신호 Vb2가 공급된 상태에 있다. 따라서, 이 경우, 소스 전원 라인과 싱크 전원 라인 사이에는, 한쪽의 소스측 트랜지스터 M4, 제1 도전형 트랜지스터 M6, 제2 구동 트랜지스터 M9를 각각 통한 구동 전류 Ib2의 제1 전류 경로가 형성된다.
또한, 이 경우, 소스측 전류 미러부(120)에서, 구동 전류 Ib2는, 트랜지스터 M5의 드레인 전극측으로 복제된다. 이 복제된 전류를, 전류 Ib2'라 칭한다. 이 전류 Ib2'는, 출력 단자 OUT1을 통한 용량 소자 C1에의 충전 전류로 된다. 따라서, 용량 소자 C1의 충방전 파형은, 입력 전압 신호 VIN1을 논리 반전시키고(즉, H 레벨) 또한 지연시킨 것으로 된다. 그리고, 용량 소자 C1의 충방전 파형 VOUT1이 H 레벨을 나타내기 때문에, 트랜지스터 M12가 비도통으로 됨과 함께 트랜지스터 M13이 도통한다. 따라서, 인버터부의 출력 단자 OUT2로부터 입력 전압 신호 VIN1과 마찬가지인 L 레벨의 출력 전압 신호 VOUT2가 출력된다.
한편, 전술한 지연 회로(100)의 구성에서, 입력 전압 신호 VIN1의 H 레벨에 기초하여 제1 도전형 트랜지스터 M6이 비도통으로 됨과 함께, 제2 도전형 트랜지스터 M7이 도통하는 경우로 한다. 또한, 제1 구동 트랜지스터 M3의 게이트 전극에는 바이어스 신호 Vb1이 공급된 상태에 있으며, 제2 구동 트랜지스터 M9의 게이트 전극에는 바이어스 신호 Vb2가 공급된 상태에 있다. 따라서, 이 경우, 소스 전원 라인과 싱크 전원 라인 사이에, 제1 구동 트랜지스터 M3, 제2 도전형 트랜지스터 M7, 한쪽의 싱크측 트랜지스터 M10을 각각 통한 구동 전류 Ib1의 제2 전류 경로가 형성된다.
또한, 이 경우, 싱크측 전류 미러부(130)에서, 구동 전류 Ib1은, 트랜지스터 M11의 드레인 전극측으로 복제된다. 이 복제된 전류를, 전류 Ib1'라 칭한다. 이 전류 Ib1'는, 출력 단자 OUT1을 통한 용량 소자 C1로부터의 방전 전류로 된다. 따라서, 용량 소자 C1의 충방전 파형 VOUT1은, 입력 전압 신호 VIN1을 논리 반전시키고(즉, L 레벨) 또한 지연시킨 것으로 된다. 그리고, 용량 소자 C1의 충방전 파형이 L 레벨을 나타내기 때문에, 트랜지스터 M12가 도통으로 됨과 함께 트랜지스터 M13이 비도통으로 된다. 따라서, 인버터부의 출력 단자 OUT2로부터 입력 전압 신호 VIN1과 마찬가지인 H 레벨의 출력 전압 신호 VOUT2가 출력된다.
이와 같이, 지연 회로(100)는, 입력 단자 IN1에 공급된 입력 전압 신호 VIN1 을, 바이어스 신호 Vb1, Vb2의 레벨 및 소정의 용량값에 따른 용량 소자 C1의 충방전 시간에 의해서 지연시킨다. 그리고, 지연 회로(100)는, 지연시킨 입력 전압 신호 VIN1을 논리 반전시키지 않고서 출력 단자 OUT2를 통하여 출력한다.
=== 가변 전류원의 구성 ===
도 2는, 본 발명의 일 실시 형태에 따른 가변 전류원(181)의 구성을 도시하는 도면이다.
가변 전류원(181)은, 가변 전류 생성부(182)와, 고정 전류 생성부(183)로 구성된다.
가변 전류 생성부(182)는, 가변 전압원(184)에서 설정된 가변 전압 V3(이하, 제어 전압 V3)을 제1 저항 소자 R1에 인가시켜 가변 전류 Ia로 변환 생성하는 것이다. 가변 전류 생성부(182)는, 2조의 NPN형 바이폴라 트랜지스터인 트랜지스터 B1, B2의 베이스 전극끼리 접속하고, 또한, 한쪽의 트랜지스터 B1을 다이오드 접속한 전류 미러 회로에 의해 구성된다. 또한, 트랜지스터 B1의 콜렉터 전극에는, 제1 저항 소자 R1을 통하여 가변 전압원(184)으로부터의 제어 전압 V3이 인가된다.
고정 전류 생성부(183)는, 전원 전위 VDD를 제2 저항 소자 R2에 인가시켜 고정 전류 Ib로 변환 생성하는 것이다. 또한, 고정 전류 생성부(183)는, 2조의 NPN형 바이폴라 트랜지스터인 트랜지스터 B3, B4의 베이스 전극끼리 접속하고, 또한, 한쪽의 트랜지스터 B3을 다이오드 접속한 전류 미러 회로에 의해 구성된다. 또한, 트랜지스터 B3의 콜렉터 전극에는, 제2 저항 소자 R2를 통하여 전원 전위 VDD가 인가된다.
또한, 가변 전류 생성부(182)의 트랜지스터 B2의 콜렉터 전극과, 고정 전류 생성부(183)의 트랜지스터 B4의 콜렉터 전극이 접속되며, 이 접속점의 전류가 제어 전류 (Ia+Ib)로서 취출된다. 즉, 가변 전류원(181)은, 가변 전류 생성부(182)에서 생성된 가변 전류 Ia와, 고정 전류 생성부(183)에서 생성된 고정 전류 Ib를 합성한 전류를, 제어 전류 (Ia+Ib)로서 출력하는 것이다.
=== 충방전 파형 ===
도 3의 (a)은, 비반전 지연부(101)에 입력된 입력 사각형파(입력 전압 신호 VIN1)에 대하여, 그 응답 출력으로서 사다리꼴파 상의 충방전 파형(이하, 출력 사다리꼴파)이 얻어진 경우를 모식적으로 도시한 도면이다. 이 경우, 출력 사다리꼴파의 기울기는, 용량 소자 C1의 용량값과, 바이어스 회로(180)로부터 공급되는 바이어스 신호 Vb1, Vb2의 레벨, 즉, 가변 전류원(181)의 제어 전류 (Ia+Ib)의 레벨에 의해서 설정되는 것이다. 도 3의 (a)에 도시한 바와 같이, 출력 사다리꼴파의 기울기가 변화한 경우, 출력 사다리꼴파의 레벨이, 입력 사각형파의 상승 엣지의 타이밍으로부터 소정의 임계치 전압 Vth에 이르기까지의 시간, 즉 충전 시간(지연 시간)이 변화하게 된다.
도 3의 (b)는, 비반전 지연부(101)에 입력된 입력 사각형파(입력 전압 신호 VIN1)에 대하여, 그 응답 출력으로서 삼각파 상의 충방전 파형(이하, 출력 삼각파)이 얻어진 경우를 모식적으로 도시한 도면이다. 이 경우, 출력 삼각파의 기울기도 또한 마찬가지로, 용량 소자 C1의 용량값과, 가변 전류원(181)의 제어 전류 (Ia+Ib)의 레벨에 의해서 설정되는 것이다. 그런데, 도 3의 (b)에 도시한 바와 같 이, 출력 삼각파의 기울기가 변화한 경우, 출력 삼각파의 레벨이, 입력 사각형파의 상승 엣지의 타이밍으로부터 소정의 임계값 전압 Vth에 이르기까지의 시간, 즉 충전 시간(지연 시간)은 대략 일정해진다. 즉, 출력 삼각파의 경우, 가변 전류원(181)의 제어 전류 (Ia+Ib)의 레벨에 대하여 아무런 응답을 하지 않는, 소위 불감대가 발생하게 된다.
따라서, 용량 소자 C1의 충방전 파형으로서는, 반드시, 삼각파 형상의 충방전 파형이 아니라, 사다리꼴파 형상의 충방전 파형을 형성시키는 것으로 한다. 따라서, 사다리꼴파 형상의 충방전 파형을 형성하기 위해, 가변 전류 생성부(182)의 제1 저항 소자 R1과, 고정 전류 생성부(183)의 제2 저항 소자 R2의 저항비나, 용량 소자 C1의 용량값이 적정하게 설정되는 것으로 한다.
도 4는, 비반전 지연부(101)에서의 주요 신호의 시뮬레이션 파형을 도시한 도면이다. 또한, 도 4의 (a)는 인버터부(110)의 입력 단자 IN1에 입력되는 입력 전압 신호 VIN1의 시뮬레이션 파형을 도시하는 도면이며, 도 4의 (b)는 용량 소자 C1의 충방전 파형 VOUT1을 도시하는 도면이며, 도 4의 (c)는 인버터부(140)의 출력 단자 OUT2에 의해 출력되는 출력 전압 신호 VOUT2의 시뮬레이션 파형을 도시하는 도면이다.
예를 들면, 입력 전압 신호 VIN1의 하강에 따라서(도 4의 (a) 참조), 용량 소자 C1의 충방전 파형 VOUT1(도 4의 (b) 참조)은, 제어 전류 (Ia+Ib)의 전류 레벨 및 용량 소자 C1의 용량값에 따른 기울기로 상승한다. 이 때, 용량 소자 C1은, 충전 상태에 있다. 또한, 용량 소자 C1의 용량값 C1은 미리 정해지기 때문에, 제어 전류 (Ia+Ib)의 전류 레벨을 가변시킴으로써, 용량 소자 C1의 충방전 파형 VOUT1의 기울기가 가변으로 된다. 또한, 제어 전류 (Ia+Ib)의 가변 범위는, 제어 전류 (Ia+Ib)에 대한 불감대를 없애기 위해서, 용량 소자 C1의 충방전 파형이 사다리꼴파를 형성 가능한 범위로서 정해진다.
다음으로, 용량 소자 C1의 충방전 파형 VOUT1의 상승에 따라서(도 4의 (b) 참조), 충방전 파형 VOUT1의 레벨이 인버터부(140)의 트랜지스터 M12, M13의 각 임계치 전압 Vth에 달했을 때, 출력 전압 신호 VOUT2는 하강하는 것으로 된다(도 4의 (c) 참조). 이와 같이, 비반전 지연부(101)에서는, 입력 전압 신호 VIN1의 하강으로부터, 용량 소자 C1의 충방전 파형 VOUT1의 레벨이 인버터부(140)의 트랜지스터 M12, M13의 각 임계치 전압 Vth에 달하기까지의 시간 만큼, 입력 전압 신호 VIN1이 지연된다.
여기서, 충방전 파형 VOUT1, 출력 전압 신호 VOUT2의 각 파형도를 검증하면(도 4의 (b), 4c 참조), 충방전 파형 VOUT1이 개략적으로 사다리꼴파를 형성하고만 있으면, 제어 전류 (Ia+Ib)의 전류 레벨의 변화에 응답하여, 입력 전압 신호 VIN1의 상승/하강 엣지를 기준으로 한 출력 전압 신호 VOUT2의 지연 시간도 마찬가지로 변화하는 것을 알 수 있다.
=== 효과의 실례 ===
도 11에 도시한 바와 같은 종래의 지연 회로의 구성에서는, 소스 전원 라인과 싱크 전원 라인 사이에, 4개의 트랜지스터(Q4, Q5, Q6, Q7)가 직렬 접속되어 있었다. 그리고, 인버터부(31a∼31n)에서, P형 MOS 트랜지스터 Q5a∼Q5n과 N형 MOS 트랜지스터 Q6a∼Q6n은 상보적으로 도통하기 때문에, 소스 전원 라인으로부터 싱크 전원 라인에 이르는 전류 경로가 발생하지 않았다. 또한, 인버터부(31a∼31n)에서, P형 MOS 트랜지스터 Q5a∼Q5n과 N형 MOS 트랜지스터 Q6a∼Q6n의 쌍방에 의해 구동 전류 i가 제어되기 때문에, 출력 신호의 진폭 레벨이 불안정한 것으로 될 수 있었다.
또한, 도 11에 도시한 바와 같은 종래의 지연 회로의 구성에서는, 인버터부(31a∼31n)를 저전압으로 동작시키고자 하는 경우에, 전류 제어 범위(포화 영역)를 확대하기 위해서는, P형 MOS 트랜지스터 Q5a∼Q5n과 N형 MOS 트랜지스터 Q6a∼Q6n, 각각의 게이트 폭을 길게 하면 되는 것이 알려져 있다. 또한, 게이트 폭을 길게 한 경우, 게이트 길이를 일정하게 하면, 게이트 용량 자체는 커진다. 따라서, 지연 시간을 짧게 설정하고자 하는 경우, 지연 시간의 설정 시, 게이트 용량이 크게 영향을 준다. 이 때문에, P형 MOS 트랜지스터 Q5a∼Q5n과 N형 MOS 트랜지스터 Q6a∼Q6n의 출력에 용량 소자를 접속할 수 없게 된다. 그러나, 게이트 용량은, 드레인 전류 등으로 변동하기 쉽기 때문에, 상수로서 취급하기 어렵다.
한편, 본 발명에 따른 지연 회로(100)에서는, 소스 전원 라인과 싱크 전원 라인 사이에, 3개의 트랜지스터를 통한 전류 경로가 형성된다. 예를 들면, 소스 전원 라인과 싱크 전원 라인 사이에는, 한쪽의 소스측 트랜지스터 M4, 제1 도전형 트랜지스터 M6, 제2 구동 트랜지스터 M9를 각각 통한 구동 전류 Ib2의 제1 전류 경로, 혹은, 제1 구동 트랜지스터 M3, 제2 도전형 트랜지스터 M7, 한쪽의 싱크측 트랜지스터 M10을 각각 통한 구동 전류 Ib1의 제2 전류 경로 중 어느 한쪽이 형성된 다.
따라서, 본 발명에 따른 지연 회로(100)에서는, 종래의 지연 회로와 대비하여, 구동 전류 Ib1, Ib2를 증가해 가는 것에 수반하여, 3개의 트랜지스터(M4, M6, M9 혹은 M3, M7, M10)에 충분한 전압(드레인·소스 사이 전압 VDS)이 인가된다. 이 때문에, 본 발명에 따른 지연 회로(100)에서는, 전류 제어 범위(포화 영역)가 확대되어, 도 12(b)에 도시한 포화 영역에서만 동작 가능해지고, 이 결과, 제어 전류 (Ia+Ib) 혹은 제어 전압 V3이라고 한 제어 신호에 대하여, 지연 시간을 선형적으로 제어할 수 있다.
또한, 본 발명에 따른 지연 회로(100)에서는, 충방전 파형 VOUT1이나 출력 전압 신호 VOUT2의 진폭 레벨은, 소스 전원 전위(Vcc)와 싱크 전원 전위(GND)의 전위차에 대략 일정화할 수 있다. 이 결과, 충방전 파형 VOUT1을 인버터부(140)에 직접적으로 입력할 수 있으며, 또한, 출력 전압 신호 VOUT2를 컨덴서 결합을 통하지 않고서 지연 회로(100)의 후단 회로에 직접적으로 입력시킬 수 있다.
또한, 본 발명에 따른 지연 회로(100)에서는, 종래의 지연 회로와 대비하여 미리 전류 제어 범위를 확대할 수 있기 때문에, 지연 시간을 짧게 설정하고자 하는 경우에는, 게이트 용량을 크게 할 필요가 없다. 이 때문에, 지연 시간에 따른 용량값을 갖는 용량 소자 C1을, 다른 쪽의 소스측 트랜지스터 M5와 다른 쪽의 싱크측 트랜지스터 M11의 직렬 접속부에 형성한 출력 단자 OUT1에 접속할 수 있다. 즉, 게이트 용량의 영향을 가미하지 않고, 용량 소자 C1을 이용하여, 고정밀도로 지연 시간을 설정할 수 있다.
또한, 본 발명에 따른 지연 회로(100)에서는, 지연 시간의 제어는, 주로, 가변 전류 생성부(182)에서 생성되는 가변 전류 Ia의 레벨 제어에 의해 실시된다. 또한, 가변 전류원(181)에는, 가변 전류 생성부(182)와는 별개로 고정 전류 생성부(183)를 형성하여 놓았다. 이 결과, 가변 전류원(181)의 제어 전류 (Ia+Ib)는, 전원 투입시간 등에서 가변 전류 Ia가 제로 근방으로 되는 경우에도, 고정 전류 생성부(183)에서 생성된 고정 전류 Ib가 정상적으로 흐르게 된다. 즉, 바이어스 회로(180)가 안정적으로 동작한다.
또한, 본 발명에 따른 지연 회로(100)에서는, 가변 전류 생성부(182) 및 고정 전류 생성부(183)는, 2조의 바이폴라 트랜지스터를 조합시킨 전류 미러 회로로 구성된다. 또한, 바이폴라 트랜지스터는, 그 도통 시에, 안정된 Vbe분의 전압 강하가 발생하는 것이다. 따라서, 가변 전류 생성부(182) 및 고정 전류 생성부(183)를, 2조의 MOS 트랜지스터를 조합시킨 전류 미러 회로에 의해서 구성하는 경우와 비교하여, 가변 전류 Ia의 레벨 및 고정 전류 Ib의 레벨이 안정화된다.
<링 오실레이터>
도 5는, 본 발명의 일 실시 형태에 따른 링 오실레이터(200)의 구성을 도시하는 도면이다.
링 오실레이터(200)는, 도 1에 도시한 비반전 지연부(101)로부터 최종단의 인버터부(140)를 제거한 것과 마찬가지의, 3개의 반전 지연부(102, 103, 104)를 링 형상으로 접속하여 구성된다.
또한, 링 오실레이터(200)는, 3개의 반전 지연부(102, 103, 104)마다 형성된 3개의 용량 소자 중 적어도 어느 하나의 용량 소자의 용량값을, 그 외의 이전 용량 소자의 용량값에 합성시킴으로써 생략한다. 또한, 합성 대상의 용량 소자의 최대 용량값으로서는, 전술한 바와 같이, 사다리꼴파 형상의 충방전 파형을 형성 가능한 범위에서 제약될 필요가 있다. 예를 들면, 도 5에 도시하는 예에서, 3개의 반전 지연부(102, 103, 104)마다 형성된 3개의 용량 소자의 용량값이 각각 "1 pF"인 경우, 반전 지연부(102)에 형성하는 용량 소자 C1의 용량값을 "1.5 pF"으로 설정하며, 또한, 반전 지연부(103)에 형성하는 용량 소자 C2의 용량값을 "1.5 pF"으로 설정함으로써, 최종단의 반전 지연부(104)에 형성하는 용량 소자를 생략할 수 있다.
이와 같이, 용량 소자의 배치 장소로서, 반전 지연부(102, 103, 104)의 3개소에 분산시킨 경우에도, 반전 지연부(102, 103, 104) 중 어느 2개소에 분산시키는 경우에도, 혹은, 반전 지연부(102, 103, 104) 중 어느 1개소에 집약시키는 경우에도, 종래의 경우와 상이하고, 어느 경우에도 동일한 지연 시간이 얻어지게 된다. 왜냐하면, 종래의 경우와 상이하고, 반전 지연부(102, 103, 104) 각각에서, 제어 신호에 대하여 선형적으로 지연 시간을 제어할 수 있기 때문에, 어느 경우에 있더라도, 용량 소자의 용량값과 지연 시간은 비례 관계를 유지하기 때문이다.
그런데, 지연 시간을 단축시키는 경우에는, 반전 지연부(102, 103, 104)마다 저용량의 용량 소자가 필요해진다. 또한, 저용량의 용량 소자는, 일반적으로, 그 단자부나 주변부의 기생 용량 등의 영향을 받아, 용량값의 오차가 커지는 것이 알려져 있다. 따라서, 본 발명에서는, 적어도 1개의 용량 소자의 용량값을 그 외의 용량 소자의 용량값에 합성시킴으로써, 전술한 용량값의 오차의 문제를 회피할 수 있다. 또한, 각 용량 소자의 분리나 배선을 위한 스페이스를 절약할 수 있어, 링 오실레이터(200)의 고집적화에 공헌할 수 있다.
또한, 링 오실레이터(200)는, 1개 또는 복수의 반전 지연부(102 등)를 링 형상으로 접속하여 구성할 수 있다. 또한, 반전 지연부(102 등)를 복수로 하는 경우에는, 반전 지연부(102 등)를 짝수개가 아니라 홀수개로 한 쪽이, 발진 상태를 발생시키기 위한 기동 회로 등이 불필요해져 바람직하다.
또한, 링 오실레이터(200)의 회로 구성을 간략화시키기 위해서, 바이어스 신호를 공급하는 바이어스 회로(180)를, 반전 지연부(102, 103, 104) 각각에 대해서도 접속시킨다. 즉, 반전 지연부(102, 103, 104)에서, 바이어스 회로(180)의 공용화를 도모하도록 했다. 또한, 반전 지연부(102, 103, 104) 각각 단독으로, 바이어스 회로(180)를 형성하여도 된다.
링 오실레이터(200)는, 예를 들면, 초단의 반전 지연부(102)의 입력 단자 IN1에 입력되는 입력 전압 신호 VIN1의 초기화 레벨이 L 레벨인 경우, 제1 도전형 트랜지스터 Q12가 도통함과 함께, 제2 도전형 트랜지스터 Q15가 비도통으로 된다. 또한, 제1 구동 트랜지스터 Q3의 게이트 전극에는 바이어스 신호 Vb1이 공급된 상태에 있으며, 제2 구동 트랜지스터 Q19의 게이트 전극에는 바이어스 신호 Vb2가 공급된 상태에 있다. 따라서, 이 경우, 소스 전원 라인과 싱크 전원 라인 사이에는, 한쪽의 소스측 트랜지스터 Q4, 제1 도전형 트랜지스터 Q12, 제2 구동 트랜지스터 Q19를 각각 통한 구동 전류 Ib2의 제1 전류 경로가 형성된다.
또한, 이 때, 구동 전류 Ib2는, 트랜지스터 Q5의 드레인 전극측에 복제되어, 출력 단자 OUT1을 통한 용량 소자 C1에의 충전 전류 Ib2'로 된다. 따라서, 용량 소자 C1의 충방전 파형 VOUT1은, 입력 전압 신호 VIN1을 논리 반전시키고(즉, H 레벨) 또한 지연시킨 것으로 된다. 또한, 입력 전압 신호 VIN1에 응답하는 충방전 파형 VOUT1의 지연 시간은, 전술한 바와 같이, 바이어스 신호 Vb1, Vb2의 레벨, 즉 제어 전압 V3의 레벨과 용량 소자 C1의 용량값에 기초하여 선형적으로 제어된다.
다음 단의 반전 지연부(103)에서는, 초단의 반전 지연부(102)로부터 H 레벨의 충방전 파형 VOUT1이 입력 단자 IN2에 입력된다. 이 때, 제1 도전형 트랜지스터 Q13이 비도통으로 되며, 제2 도전형 트랜지스터 Q16이 도통한다. 또한, 제1 구동 트랜지스터 Q6의 게이트 전극에는 바이어스 신호 Vb1이 공급된 상태에 있으며, 제2 구동 트랜지스터 Q22의 게이트 전극에는 바이어스 신호 Vb2가 공급된 상태에 있다. 따라서, 이 경우, 소스 전원 라인과 싱크 전원 라인 사이에는, 제1 구동 트랜지스터 Q6, 제2 도전형 트랜지스터 Q16, 한쪽의 싱크측 트랜지스터 Q22를 각각 통한 구동 전류 Ib1의 제2 전류 경로가 형성된다.
또한, 이 경우, 구동 전류 Ib2는, 트랜지스터 Q24의 드레인 전극측에 복제되어, 출력 단자 OUT1을 통한 용량 소자 C2로부터의 방전 전류 Ib1'로 된다. 따라서, 용량 소자 C2의 충방전 파형 VOUT2는, H 레벨의 충방전 파형 VOUT1을 논리 반전시키고(즉, L 레벨) 또한 지연시킨 것으로 된다. 또한, 충방전 파형 VOUT1에 응답하는 충방전 파형 VOUT2의 지연 시간은, 전술한 바와 같이, 바이어스 신호 Vb1, Vb2의 레벨, 즉 제어 전압 V3의 레벨과 용량 소자 C2의 용량값에 기초하여 선형적으로 제어된다.
최종단의 반전 지연부(104)에서는, 반전 지연부(102)로부터 L 레벨의 충방전 파형 VOUT2가 입력 단자 IN3에 입력된다. 이 때, 제1 도전형 트랜지스터 Q14가 도통으로 되며, 제2 도전형 트랜지스터 Q17가 비도통으로 된다. 또한, 제1 구동 트랜지스터 Q9의 게이트 전극에는 바이어스 신호 Vb1이 공급된 상태에 있으며, 제2 구동 트랜지스터 Q25의 게이트 전극에는 바이어스 신호 Vb2가 공급된 상태에 있다. 따라서, 이 경우, 소스 전원 라인과 싱크 전원 라인 사이에는, 한쪽의 소스측 트랜지스터 Q10, 제1 도전형 트랜지스터 Q14, 제2 구동 트랜지스터 Q25를 각각 통한 구동 전류 Ib2의 제1 전류 경로가 형성된다.
또한, 이 경우, 구동 전류 Ib1은, 트랜지스터 Q11의 드레인 전극측에 복제되어 흐른다. 이 결과, H 레벨의 출력 전압 신호 VOUT3(발진 클럭 신호)이, 출력 단자 OUT3을 통하여 초단의 반전 지연부(102)의 입력 단자 IN1로 피드백된다. 이와 같이, 링 오실레이터(200)는, 초단의 반전 지연부(104)의 입력 전압 신호 VOUT1은 H 레벨과 L 레벨을 반복해 가서, 발진 클럭 신호를 발생시킨다.
도 6, 도 7은, 링 오실레이터(200)에서의 주요 신호의 시뮬레이션 파형을 도시한 도면이다. 또한, 도 6은, 바이어스 회로(180)의 제어 전압 V3을 1.5V로 한 경우의, 링 오실레이터(200)의 출력 전압 신호 VOUT1, VOUT2, VOUT3의 각 시뮬레이션 파형을 도시한 도면이며, 도 7은, 바이어스 회로(180)의 제어 전압 V3을 4.5V로 한 경우의, 링 오실레이터의 출력 전압 신호 VOUT1, VOUT2, VOUT3의 각 시뮬레이션 파형을 도시한 도면이다.
도 6와 도 7의 파형도를 대비하면, 바이어스 회로(180)의 제어 전압 V3이 낮 은 경우에는, 출력 전압 신호 VOUT1, VOUT2, VOUT3의 상승/하강 시간이 길어지며, 이 결과, 발진 클럭 신호의 주파수는 짧아지는 것을 알 수 있다. 반대로, 바이어스 회로(180)의 제어 전압 V3이 높은 경우에는, 출력 전압 신호 VOUT1, VOUT2, VOUT3의 상승/하강 시간이 짧아지며, 이 결과, 발진 클럭 신호의 주파수는 길어지는 것을 알 수 있다.
도 8은, 도 6 및 도 7에 도시한 바와 같은 시뮬레이션 결과를 기초로, 링 오실레이터(200)의 제어 전압 V3에 대한 발진 주파수 특성을 모은 도면이다. 도 8에 도시한 바와 같이, 링 오실레이터(200)에서, 제어 전압 V3에 대하여 대략 선형적으로 발진 주파수가 제어되는 것을 알 수 있다.
이상, 본 실시의 형태에 대하여 설명했지만, 전술한 실시예는, 본 발명의 이해를 용이하게 하기 위한 것이며, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있음과 함께, 본 발명에는 그 등가물도 포함된다.
본 발명에 따르면, 간이한 구조로 제어 신호에 대하여 지연 시간을 선형적으로 추종시켜 제어 가능한 지연 회로 및 그것을 이용한 링 오실레이터를 제공할 수 있다.

Claims (9)

  1. 지연 시간을 제어하기 위한 제어 신호에 기초하여 입력 신호를 지연시킨 출력 신호를 출력하는 지연 회로에 있어서,
    소스 전원 라인과 싱크 전원 라인 사이에, 상기 입력 신호의 레벨에 기초하여 상보적으로 도통하는 소스측의 제1 도전형 트랜지스터(M6) 및 싱크측의 제2 도전형 트랜지스터(M7)로 구성되는 인버터부와,
    상기 소스 전원 라인과 상기 인버터부 사이에 형성된 상호의 제어 전극이 공통 접속되는 2조의 소스측 트랜지스터(M4, M5)로 구성되고, 한쪽의 상기 소스측 트랜지스터(M4)를 다이오드 접속시키고 또한 상기 제1 도전형 트랜지스터(M6)와 직렬 접속시킨 소스측 전류 미러부와,
    상기 인버터부와 상기 싱크 전원 라인 사이에 형성된 상호의 제어 전극이 공통 접속되는 2조의 싱크측 트랜지스터(M10, M11)로 구성되고, 한쪽의 상기 싱크측 트랜지스터(M10)를 다이오드 접속시키고 또한 상기 제2 도전형 트랜지스터(M7)와 직렬 접속시킨 싱크측 전류 미러부와,
    상기 제어 신호에 따라서 상기 제1 도전형 트랜지스터(M6)와 상기 제2 도전형 트랜지스터(M7)를 각각 구동하기 위한 2개의 바이어스 신호를 생성하는 바이어스 회로와,
    상기 소스 전원 라인과 상기 제2 도전형 트랜지스터(M7) 사이에 형성되고, 한쪽의 상기 바이어스 신호를 기초로 구동하는 제1 구동 트랜지스터(M3)와,
    상기 제1 도전형 트랜지스터(M6)와 상기 싱크 전원 라인 사이에 형성되고, 다른 쪽의 상기 바이어스 신호를 기초로 구동하는 제2 구동 트랜지스터(M9)
    를 갖고 있으며,
    다른 쪽의 상기 소스측 트랜지스터(M5)와 다른 쪽의 상기 싱크측 트랜지스터(M11)를 직렬 접속시키고,
    상기 입력 신호의 한쪽의 레벨에 기초하여 제1 도전형 트랜지스터(M6)가 도통하는 경우, 상기 소스 전원 라인과 상기 싱크 전원 라인 사이에, 상기 한쪽의 소스측 트랜지스터(M4), 상기 제1 도전형 트랜지스터(M6), 상기 제2 구동 트랜지스터(M9)를 각각 통한 제1 전류 경로를 형성함과 함께, 상기 다른 쪽의 소스측 트랜지스터(M5)와 상기 다른 쪽의 싱크측 트랜지스터(M11)의 접속부로부터, 상기 입력 신호의 한쪽의 레벨을 반전시키고 또한 지연시킨 상기 출력 신호를 출력하며,
    상기 입력 신호의 다른 쪽의 레벨에 기초하여 제2 도전형 트랜지스터(M7)가 도통하는 경우, 상기 소스 전원 라인과 상기 싱크 전원 라인 사이에, 상기 제1 구동 트랜지스터(M3), 상기 제2 도전형 트랜지스터(M7), 상기 한쪽의 싱크측 트랜지스터(M10)를 각각 통한 제2 전류 경로를 형성함과 함께, 상기 다른 쪽의 소스측 트랜지스터(M5)와 상기 다른 쪽의 싱크측 트랜지스터(M11)의 접속부로부터, 상기 입력 신호의 다른 쪽의 레벨을 반전시키고 또한 지연시킨 상기 출력 신호를 출력하는
    것을 특징으로 하는 지연 회로.
  2. 제1항에 있어서,
    상기 바이어스 회로는, 가변 전류원의 생성 전류로 하는 상기 제어 신호에 기초하여 상기 바이어스 신호를 생성하는 전류 미러 회로에 의해 구성되며,
    상기 가변 전류원은,
    가변 전압이 제1 저항 소자에 인가되어 가변 전류를 생성하는 가변 전류 생성부와,
    전원 전위가 제2 저항 소자에 인가되어 고정 전류를 생성하는 고정 전류 생성부
    를 갖고 있으며,
    상기 가변 전류와 상기 고정 전류를 합성한 전류를 상기 생성 전류로 한 것을 특징으로 하는 지연 회로.
  3. 제2항에 있어서,
    상기 가변 전류 생성부 및 상기 고정 전류 생성부는, 2조의 바이폴라 트랜지스터의 베이스 전극끼리 접속시키고 또한 한쪽의 바이폴라 트랜지스터를 다이오드 접속시킨 전류 미러 회로에 의해 각각 구성되는 것을 특징으로 하는 지연 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 다른 쪽의 소스측 트랜지스터(M5)와 상기 다른 쪽의 싱크측 트랜지스터(M11)의 접속부에, 소정의 충방전 시간에 따른 용량값을 갖는 용량 소자를 접속한 것을 특징으로 하는 지연 회로.
  5. 제4항에 있어서,
    상기 입력 신호의 레벨의 절환에 따라 상기 용량 소자를 충방전시켜, 사다리꼴파 형상의 충방전 파형을 형성시키는 것을 특징으로 하는 지연 회로.
  6. 제1항의 상기 지연 회로를 복수 링 형상으로 접속하여 구성된 것을 특징으로 하는 링 오실레이터.
  7. 제4항의 상기 지연 회로를 복수 링 형상으로 접속하여 구성된 링 오실레이터이고, 복수의 상기 지연 회로마다 형성된 상기 용량 소자 중 적어도 어느 하나의 상기 용량 소자의 용량값을, 그 외의 상기 용량 소자의 용량값에 합성함으로써, 생략한 것을 특징으로 하는 링 오실레이터.
  8. 제6항에 있어서,
    상기 지연 회로를 홀수단 링 형상으로 접속하여 구성된 것을 특징으로 하는 링 오실레이터.
  9. 제6항에 있어서,
    복수의 상기 지연 회로가 각각 갖는 상기 바이어스 회로를 공용화한 것을 특징으로 하는 링 오실레이터.
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