JPH0563464A - 演算増幅器回路 - Google Patents
演算増幅器回路Info
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- JPH0563464A JPH0563464A JP3225652A JP22565291A JPH0563464A JP H0563464 A JPH0563464 A JP H0563464A JP 3225652 A JP3225652 A JP 3225652A JP 22565291 A JP22565291 A JP 22565291A JP H0563464 A JPH0563464 A JP H0563464A
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Abstract
(57)【要約】
【目的】本発明の目的は低電源電圧時においても十分な
同相入力電圧許容範囲を得る演算増幅器回路を提供する
ことにある。 【構成】Ｍ１，Ｍ２で構成される差動対とこの差動対に
定電流を供給するＭ５とを具備した演算増幅器におい
て、Ｍ５のソース電極とは逆の電源端子側にソース電極
が接続されたＭ１５とこのＭ１５が定電流を供給するＭ
９，Ｍ１０の差動対と、Ｍ１，Ｍ２の差動対の出力電流
とＭ９，Ｍ１０の差動対の出力電流とを電流加算して負
荷素子Ｍ３，Ｍ４に出力する第１カレントミラー回路Ｍ
１１，Ｍ１３および第２のカレントミラー回路Ｍ１２，
Ｍ１４とを具備した演算増幅器回路。
同相入力電圧許容範囲を得る演算増幅器回路を提供する
ことにある。 【構成】Ｍ１，Ｍ２で構成される差動対とこの差動対に
定電流を供給するＭ５とを具備した演算増幅器におい
て、Ｍ５のソース電極とは逆の電源端子側にソース電極
が接続されたＭ１５とこのＭ１５が定電流を供給するＭ
９，Ｍ１０の差動対と、Ｍ１，Ｍ２の差動対の出力電流
とＭ９，Ｍ１０の差動対の出力電流とを電流加算して負
荷素子Ｍ３，Ｍ４に出力する第１カレントミラー回路Ｍ
１１，Ｍ１３および第２のカレントミラー回路Ｍ１２，
Ｍ１４とを具備した演算増幅器回路。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ半導体装置に用
いて好適な演算増幅器回路に関する。
いて好適な演算増幅器回路に関する。
【０００２】
【従来の技術】図３は従来例を示す回路図である。図３
において、Ｍ３，Ｍ４，Ｍ６はＮＭＯＳトランジスタ
（以下、トランジスタと呼ぶ）、Ｍ１，Ｍ２，Ｍ５，Ｍ
７，Ｍ８はＰＭＯＳトランジスタ（以下、トランジスタ
と呼ぶ）、Ｃ１はコンデンサ、１１は基準電流源、ＶＤ
Ｄ，ＧＮＤ，ＰＩＮ，ＭＩＮ，ＯＵＴは端子である。
において、Ｍ３，Ｍ４，Ｍ６はＮＭＯＳトランジスタ
（以下、トランジスタと呼ぶ）、Ｍ１，Ｍ２，Ｍ５，Ｍ
７，Ｍ８はＰＭＯＳトランジスタ（以下、トランジスタ
と呼ぶ）、Ｃ１はコンデンサ、１１は基準電流源、ＶＤ
Ｄ，ＧＮＤ，ＰＩＮ，ＭＩＮ，ＯＵＴは端子である。
【０００３】以下、図３を用いて本従来例の動作を説明
する。
する。
【０００４】周知のようにトランジスタＭ１〜Ｍ５は差
動増幅器を構成する。さらに、Ｍ６，Ｍ７はソース接地
増幅器を構成する。また、コンデンサＣ１は発振を防止
する位相補償容量であり、さらに、基準電流源１１，ト
ランジスタＭ８は基準電流発生回路を構成する。この結
果、本従来回路例は端子ＭＩＮが反転入力端子、端子Ｐ
ＩＮが同相入力端子、端子ＯＵＴが出力端子の演算増幅
器を構成するのは周知のとうりである。
動増幅器を構成する。さらに、Ｍ６，Ｍ７はソース接地
増幅器を構成する。また、コンデンサＣ１は発振を防止
する位相補償容量であり、さらに、基準電流源１１，ト
ランジスタＭ８は基準電流発生回路を構成する。この結
果、本従来回路例は端子ＭＩＮが反転入力端子、端子Ｐ
ＩＮが同相入力端子、端子ＯＵＴが出力端子の演算増幅
器を構成するのは周知のとうりである。
【０００５】なお、本従来例と類似な回路については、
例えばＰ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著 永田
譲監訳「アナログ集積回路設計技術（下）」培風館 第
３１５頁から第３２６頁に記載の演算増幅器等があげら
れる。
例えばＰ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著 永田
譲監訳「アナログ集積回路設計技術（下）」培風館 第
３１５頁から第３２６頁に記載の演算増幅器等があげら
れる。
【０００６】いま、本従来例の演算増幅器の同相入力電
圧許容範囲を考える。まず、同相入力電圧許容範囲の下
限値を考える。端子ＰＩＮ，端子ＭＩＮが共に端子ＧＮ
Ｄの電位まで低下した場合、トランジスタＭ５のドレイ
ン−ソース間には端子ＶＤＤの電位からトランジスタＭ
１，Ｍ２のゲート−ソース間電圧分低下した電圧が印加
される。この結果、トランジスタＭ５には定電流源動作
に十分なドレイン−ソース間電圧が印加され、トランジ
スタＭ１〜Ｍ５の差動増幅器には動作に十分な電流が供
給される。すなわち、本従来例の演算増幅器の同相入力
電圧許容範囲の下限値はほぼ端子ＧＮＤの電位と等しい
電位である。
圧許容範囲を考える。まず、同相入力電圧許容範囲の下
限値を考える。端子ＰＩＮ，端子ＭＩＮが共に端子ＧＮ
Ｄの電位まで低下した場合、トランジスタＭ５のドレイ
ン−ソース間には端子ＶＤＤの電位からトランジスタＭ
１，Ｍ２のゲート−ソース間電圧分低下した電圧が印加
される。この結果、トランジスタＭ５には定電流源動作
に十分なドレイン−ソース間電圧が印加され、トランジ
スタＭ１〜Ｍ５の差動増幅器には動作に十分な電流が供
給される。すなわち、本従来例の演算増幅器の同相入力
電圧許容範囲の下限値はほぼ端子ＧＮＤの電位と等しい
電位である。
【０００７】つぎに、同相入力電圧範囲の上限値を考え
る。端子ＰＩＮ，端子ＭＩＮが共に端子ＶＤＤの電位ま
で増加した場合、トランジスタＭ５のドレイン−ソース
間電圧が低下する。この結果、トランジスタＭ５は飽和
動作してしまいトランジスタＭ１〜Ｍ５の差動増幅器に
流れる電流は著しく減少して本従来例の演算増幅器は誤
動作する。すなわち、本従来例の演算増幅器の同相入力
電圧許容範囲の上限値はトランジスタＭ１，Ｍ２のゲー
ト−ソース間電圧、トランジスタＭ５のドレイン−ソー
ス間飽和電圧によって決まる。トランジスタＭ１，Ｍ２
のゲート−ソース電圧は通常１Ｖ程度、トランジスタＭ
５のドレイン−ソース間飽和電圧は通常０．５Ｖ程度で
あり、本演算増幅器の同相入力電圧許容範囲の上限値は
端子ＶＤＤの電位から１．５Ｖ程度低い電位となる。
る。端子ＰＩＮ，端子ＭＩＮが共に端子ＶＤＤの電位ま
で増加した場合、トランジスタＭ５のドレイン−ソース
間電圧が低下する。この結果、トランジスタＭ５は飽和
動作してしまいトランジスタＭ１〜Ｍ５の差動増幅器に
流れる電流は著しく減少して本従来例の演算増幅器は誤
動作する。すなわち、本従来例の演算増幅器の同相入力
電圧許容範囲の上限値はトランジスタＭ１，Ｍ２のゲー
ト−ソース間電圧、トランジスタＭ５のドレイン−ソー
ス間飽和電圧によって決まる。トランジスタＭ１，Ｍ２
のゲート−ソース電圧は通常１Ｖ程度、トランジスタＭ
５のドレイン−ソース間飽和電圧は通常０．５Ｖ程度で
あり、本演算増幅器の同相入力電圧許容範囲の上限値は
端子ＶＤＤの電位から１．５Ｖ程度低い電位となる。
【０００８】
【発明が解決しようとする課題】近年、各種装置の低消
費電力化，半導体プロセスの微細化にともない電源電圧
低減が重要な技術課題となっている。例えば、乾電池駆
動を行なう装置に用いる信号処理回路等では電源電圧を
１．５Ｖ以下にする必要がある。
費電力化，半導体プロセスの微細化にともない電源電圧
低減が重要な技術課題となっている。例えば、乾電池駆
動を行なう装置に用いる信号処理回路等では電源電圧を
１．５Ｖ以下にする必要がある。
【０００９】このような装置に、図３で示した従来例の
演算増幅器を用いた場合を考える。この場合、同相入力
電圧許容範囲が不十分であり、信号の電圧振幅を例えば
数十ｍＶｐｐ程度に低く抑える必要がある。この結果、
信号のＳ／Ｎ比が劣下して装置の性能が著しく低下す
る。
演算増幅器を用いた場合を考える。この場合、同相入力
電圧許容範囲が不十分であり、信号の電圧振幅を例えば
数十ｍＶｐｐ程度に低く抑える必要がある。この結果、
信号のＳ／Ｎ比が劣下して装置の性能が著しく低下す
る。
【００１０】以上の説明から明白であるように、従来の
演算増幅器回路は低電源電圧時の動作に十分な配慮がな
されておらず、十分な同相入力電圧許容範囲を得ること
が困難であった。
演算増幅器回路は低電源電圧時の動作に十分な配慮がな
されておらず、十分な同相入力電圧許容範囲を得ること
が困難であった。
【００１１】すなわち、本発明の目的は低電源電圧時に
おいても十分な同相入力電圧許容範囲を得る演算増幅回
路を提供することにある。
おいても十分な同相入力電圧許容範囲を得る演算増幅回
路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、端子ＶＤＤ側（あるいは端子ＧＮＤ側）にソース電
極が接続された第１のトランジスタ（Ｍ５）と、前記第
１のトランジスタのドレイン電極にソース電極が接続さ
れゲート電極が端子ＰＩＮに接続された第２のトランジ
スタ（Ｍ２）と、ソース電極が前記第１のトランジスタ
のドレイン電極と接続されゲート電極が端子ＭＩＮと接
続された第３のトランジスタ（Ｍ１）とを具備した演算
増幅器回路において、端子ＧＮＤ側（あるいは端子ＶＤ
Ｄ側）にソース電極が接続された第４のトランジスタ
（Ｍ１５）と、前記第４のトランジスタのドレイン電極
にソース電極が接続されゲート電極が端子ＰＩＮに接続
された第５のトランジスタ（Ｍ９）と、ソース電極が前
記第４のトランジスタのドレイン電極と接続されゲート
電極が端子ＭＩＮと接続された第６のトランジスタ（Ｍ
１０）とを具備し、さらに前記第５のトランジスタ（Ｍ
９）のドレイン電極が入力に接続され出力が前記第３の
トランジスタ（Ｍ１）のドレインに接続された第１のカ
レントミラー回路（Ｍ１１，Ｍ１３）と、前記第６のト
ランジスタ（Ｍ１０）のドレイン電極が入力に接続され
出力が前記第２のトランジスタ（Ｍ２）のドレイン電極
に接続された第２のカレントミラー回路（Ｍ１２，Ｍ１
４）とを具備する。
め、端子ＶＤＤ側（あるいは端子ＧＮＤ側）にソース電
極が接続された第１のトランジスタ（Ｍ５）と、前記第
１のトランジスタのドレイン電極にソース電極が接続さ
れゲート電極が端子ＰＩＮに接続された第２のトランジ
スタ（Ｍ２）と、ソース電極が前記第１のトランジスタ
のドレイン電極と接続されゲート電極が端子ＭＩＮと接
続された第３のトランジスタ（Ｍ１）とを具備した演算
増幅器回路において、端子ＧＮＤ側（あるいは端子ＶＤ
Ｄ側）にソース電極が接続された第４のトランジスタ
（Ｍ１５）と、前記第４のトランジスタのドレイン電極
にソース電極が接続されゲート電極が端子ＰＩＮに接続
された第５のトランジスタ（Ｍ９）と、ソース電極が前
記第４のトランジスタのドレイン電極と接続されゲート
電極が端子ＭＩＮと接続された第６のトランジスタ（Ｍ
１０）とを具備し、さらに前記第５のトランジスタ（Ｍ
９）のドレイン電極が入力に接続され出力が前記第３の
トランジスタ（Ｍ１）のドレインに接続された第１のカ
レントミラー回路（Ｍ１１，Ｍ１３）と、前記第６のト
ランジスタ（Ｍ１０）のドレイン電極が入力に接続され
出力が前記第２のトランジスタ（Ｍ２）のドレイン電極
に接続された第２のカレントミラー回路（Ｍ１２，Ｍ１
４）とを具備する。
【００１３】
【作用】端子ＰＩＮ，端子ＭＩＮの電位が端子ＶＤＤの
電位まで増加した場合、前記第１のトランジスタ（Ｍ
５）はドレイン−ソース間電圧が低下し、飽和動作す
る。よって、前記第２のトランジスタ（Ｍ２）と前記第
３のトランジスタ（Ｍ１）とで構成する差動対には、電
流が供給されない。しかし、このとき前記第４のトラン
ジスタ（Ｍ１５）のドレイン−ソース間には、定電流を
供給するに必要十分な電圧が印加されており、よって前
記第５のトランジスタ（Ｍ９）と前記第６のトランジス
タのトランジスタ（Ｍ１０）とで構成する差動対には、
電流が供給され、端子ＰＩＮ，端子ＭＩＮに印加された
入力電圧に応じた差動電流が、前記第１のカレントミラ
ー回路（Ｍ１１，Ｍ１３）および第２のカレントミラー
回路（Ｍ１２，Ｍ１４）を介して、前記第２のトランジ
スタ（Ｍ２）および第３のトランジスタ（Ｍ１）のドレ
イン電極にそれぞれ接続され、前記第２のトランジスタ
（Ｍ２）および第３のトランジスタにそれぞれ接続され
た負荷素子（Ｍ３，Ｍ４）に、前記入力電圧に応じた差
動電流が供給され、負荷素子（Ｍ３，Ｍ４）の両端に出
力信号を得ることができる。
電位まで増加した場合、前記第１のトランジスタ（Ｍ
５）はドレイン−ソース間電圧が低下し、飽和動作す
る。よって、前記第２のトランジスタ（Ｍ２）と前記第
３のトランジスタ（Ｍ１）とで構成する差動対には、電
流が供給されない。しかし、このとき前記第４のトラン
ジスタ（Ｍ１５）のドレイン−ソース間には、定電流を
供給するに必要十分な電圧が印加されており、よって前
記第５のトランジスタ（Ｍ９）と前記第６のトランジス
タのトランジスタ（Ｍ１０）とで構成する差動対には、
電流が供給され、端子ＰＩＮ，端子ＭＩＮに印加された
入力電圧に応じた差動電流が、前記第１のカレントミラ
ー回路（Ｍ１１，Ｍ１３）および第２のカレントミラー
回路（Ｍ１２，Ｍ１４）を介して、前記第２のトランジ
スタ（Ｍ２）および第３のトランジスタ（Ｍ１）のドレ
イン電極にそれぞれ接続され、前記第２のトランジスタ
（Ｍ２）および第３のトランジスタにそれぞれ接続され
た負荷素子（Ｍ３，Ｍ４）に、前記入力電圧に応じた差
動電流が供給され、負荷素子（Ｍ３，Ｍ４）の両端に出
力信号を得ることができる。
【００１４】反対に、端子ＰＩＮ，端子ＭＩＮの電位が
ＧＮＤの電位まで低下した場合を考える。この場合、前
記第５トランジスタ（Ｍ９）および第６のトランジスタ
（Ｍ１０）とで構成する差動対には、電流が供給されな
い。しかし、前記第２のトランジスタ（Ｍ２）および第
３のトランジスタ（Ｍ１）とで構成する差動対には電流
が供給される。この結果、負荷素子（Ｍ３，Ｍ４）には
前記入力電圧に応じた差動電流が供給され、負荷素子
（Ｍ３，Ｍ４）の両端に出力電圧を得ることができる。
ＧＮＤの電位まで低下した場合を考える。この場合、前
記第５トランジスタ（Ｍ９）および第６のトランジスタ
（Ｍ１０）とで構成する差動対には、電流が供給されな
い。しかし、前記第２のトランジスタ（Ｍ２）および第
３のトランジスタ（Ｍ１）とで構成する差動対には電流
が供給される。この結果、負荷素子（Ｍ３，Ｍ４）には
前記入力電圧に応じた差動電流が供給され、負荷素子
（Ｍ３，Ｍ４）の両端に出力電圧を得ることができる。
【００１５】すなわち、本発明によれば演算増幅器の同
相入力電圧許容範囲は電源電圧とほぼ等しくなるほどに
十分得ることができる。
相入力電圧許容範囲は電源電圧とほぼ等しくなるほどに
十分得ることができる。
【００１６】
【実施例】図１は、本発明の一実施例を示す回路図であ
る。なお、図１において図３と同一あるいは同一な機能
を有するものには同じ符号を付してその詳細な説明は省
略する。図１において、Ｍ９，Ｍ１０，Ｍ１５，Ｍ１６
はＮＭＯＳトランジスタ（以下、トランジスタと略
す）、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１７はＰＭ
ＯＳトランジスタ（以下、トランジスタと略す）であ
る。さらに図２は、本実施例の回路における各トランジ
スタのドレイン電流と、同相入力電圧との関係を示した
特性図である。図２において縦軸ＩＤは各トランジスタ
のドレイン電流、横軸ＶＣＭは同相入力電圧である。以
下、図１および図２を用いて本実施例の動作を説明す
る。
る。なお、図１において図３と同一あるいは同一な機能
を有するものには同じ符号を付してその詳細な説明は省
略する。図１において、Ｍ９，Ｍ１０，Ｍ１５，Ｍ１６
はＮＭＯＳトランジスタ（以下、トランジスタと略
す）、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１７はＰＭ
ＯＳトランジスタ（以下、トランジスタと略す）であ
る。さらに図２は、本実施例の回路における各トランジ
スタのドレイン電流と、同相入力電圧との関係を示した
特性図である。図２において縦軸ＩＤは各トランジスタ
のドレイン電流、横軸ＶＣＭは同相入力電圧である。以
下、図１および図２を用いて本実施例の動作を説明す
る。
【００１７】従来例の時と同様に、本実施例の同相入力
電圧許容範囲を考える。まず同相入力電圧許容範囲の上
限値を考える。端子ＰＩＮの電位と端子ＭＩＮの電位が
共に端子ＶＤＤの電位まで増加した場合、トランジスタ
Ｍ５のドレイン−ソース間電圧が低下し、トランジスタ
Ｍ５が飽和動作した電流の供給が困難となり、トランジ
スタＭ１およびトランジスタＭ２のドレイン電流が低下
する。この動作を図２の（ａ）を用いて説明する。図２
（ａ）中、Ｍ１，Ｍ２で示したドレイン電流が、トラン
ジスタＭ１およびトランジスタＭ２のドレイン電流を示
している。トランジスタＭ１およびトランジスタＭ２の
ドレイン電流は、横軸で示した同相入力電圧が増加し、
端子ＶＤＤの電位からおよそ１．５Ｖ低い電位まで達す
ると低下しはじめ、さらに同相入力電圧が端子ＶＤＤの
電位まで増加する間に零となってしまう。
電圧許容範囲を考える。まず同相入力電圧許容範囲の上
限値を考える。端子ＰＩＮの電位と端子ＭＩＮの電位が
共に端子ＶＤＤの電位まで増加した場合、トランジスタ
Ｍ５のドレイン−ソース間電圧が低下し、トランジスタ
Ｍ５が飽和動作した電流の供給が困難となり、トランジ
スタＭ１およびトランジスタＭ２のドレイン電流が低下
する。この動作を図２の（ａ）を用いて説明する。図２
（ａ）中、Ｍ１，Ｍ２で示したドレイン電流が、トラン
ジスタＭ１およびトランジスタＭ２のドレイン電流を示
している。トランジスタＭ１およびトランジスタＭ２の
ドレイン電流は、横軸で示した同相入力電圧が増加し、
端子ＶＤＤの電位からおよそ１．５Ｖ低い電位まで達す
ると低下しはじめ、さらに同相入力電圧が端子ＶＤＤの
電位まで増加する間に零となってしまう。
【００１８】一方この場合、トランジスタＭ１５のドレ
イン−ソース間には定電流を供給するための必要十分な
電圧が印加されており、トランジスタＭ９およびトラン
ジスタＭ１０には、所定のドレイン電流が供給される。
この動作を図２の（ａ）を用いて説明する。図２（ａ）
中、Ｍ９，Ｍ１０で示したドレイン電流が、トランジス
タＭ９およびトランジスタＭ１０のドレイン電流を示し
ている。トランジスタＭ９およびトランジスタＭ１０の
ドレイン電流は、横軸で示した同相入力電圧が端子ＧＮ
Ｄの電位からおよそ１．５Ｖ以上高い電位であれば、所
定のドレイン電流が流れる。
イン−ソース間には定電流を供給するための必要十分な
電圧が印加されており、トランジスタＭ９およびトラン
ジスタＭ１０には、所定のドレイン電流が供給される。
この動作を図２の（ａ）を用いて説明する。図２（ａ）
中、Ｍ９，Ｍ１０で示したドレイン電流が、トランジス
タＭ９およびトランジスタＭ１０のドレイン電流を示し
ている。トランジスタＭ９およびトランジスタＭ１０の
ドレイン電流は、横軸で示した同相入力電圧が端子ＧＮ
Ｄの電位からおよそ１．５Ｖ以上高い電位であれば、所
定のドレイン電流が流れる。
【００１９】ここで、トランジスタＭ１１およびトラン
ジスタＭ１３は、カレントミラー回路を構成することは
周知のとおりである。また、トランジスタＭ１２および
トランジスタＭ１４が、カレントミラー回路を構成する
ことも周知のとおりである。それぞれのカレントミラー
回路は、前記トランジスタＭ９およびトランジスタＭ１
０のドレイン電流を入力し、トランジスタＭ３およびト
ランジスタＭ４のドレイン電極に出力する。この動作を
図２の（ｂ）を用いて説明する。
ジスタＭ１３は、カレントミラー回路を構成することは
周知のとおりである。また、トランジスタＭ１２および
トランジスタＭ１４が、カレントミラー回路を構成する
ことも周知のとおりである。それぞれのカレントミラー
回路は、前記トランジスタＭ９およびトランジスタＭ１
０のドレイン電流を入力し、トランジスタＭ３およびト
ランジスタＭ４のドレイン電極に出力する。この動作を
図２の（ｂ）を用いて説明する。
【００２０】図２（ｂ）のＭ３，Ｍ４は、トランジスタ
Ｍ３およびトランジスタＭ４のドレイン電流を示してい
る。このトランジスタＭ３およびトランジスタＭ４のド
レイン電流は、横軸で示した同相入力電圧が端子ＶＤＤ
の電位からおよそ１．５Ｖ以上低い電圧で、かつ、端子
ＧＮＤの電位から１．５Ｖ以上高い電圧である場合、ト
ランジスタＭ１およびトランジスタＭ２に流れる所定の
ドレイン電流と、トランジスタＭ９およびトランジスタ
Ｍ１０に流れる所定のドレイン電流との、和電流が流れ
る。さらに、同相入力電圧が、端子ＶＤＤの電位と同電
位となった場合においても、トランジスタＭ３およびト
ランジスタＭ４には、トランジスタＭ９およびトランジ
スタＭ１０に流れる所定の電流が供給され、この差動増
幅器は誤動作することを防止するよう動作する。すなわ
ち、同相入力電圧が端子ＶＤＤの電位と同電位であって
も、差動増幅器の負荷素子であるトランジスタＭ３およ
びトランジスタＭ４には所定の定電流が供給されるた
め、差動増幅器は誤動作することがなく、本実施例の演
算増幅器の同相入力電圧許容範囲の上限値は、端子ＶＤ
Ｄの電位とほぼ一致する程度まで十分に得ることができ
る。
Ｍ３およびトランジスタＭ４のドレイン電流を示してい
る。このトランジスタＭ３およびトランジスタＭ４のド
レイン電流は、横軸で示した同相入力電圧が端子ＶＤＤ
の電位からおよそ１．５Ｖ以上低い電圧で、かつ、端子
ＧＮＤの電位から１．５Ｖ以上高い電圧である場合、ト
ランジスタＭ１およびトランジスタＭ２に流れる所定の
ドレイン電流と、トランジスタＭ９およびトランジスタ
Ｍ１０に流れる所定のドレイン電流との、和電流が流れ
る。さらに、同相入力電圧が、端子ＶＤＤの電位と同電
位となった場合においても、トランジスタＭ３およびト
ランジスタＭ４には、トランジスタＭ９およびトランジ
スタＭ１０に流れる所定の電流が供給され、この差動増
幅器は誤動作することを防止するよう動作する。すなわ
ち、同相入力電圧が端子ＶＤＤの電位と同電位であって
も、差動増幅器の負荷素子であるトランジスタＭ３およ
びトランジスタＭ４には所定の定電流が供給されるた
め、差動増幅器は誤動作することがなく、本実施例の演
算増幅器の同相入力電圧許容範囲の上限値は、端子ＶＤ
Ｄの電位とほぼ一致する程度まで十分に得ることができ
る。
【００２１】つぎに、同相入力電圧許容範囲の下限値を
考える。この場合の動作は、以上説明した同相入力電圧
許容範囲の上限値の説明から容易に類推できるため、そ
の詳細な説明は省略する。なすわち、同相入力電圧が端
子ＧＮＤの電位と同電位となった場合においても、トラ
ンジスタＭ３およびトランジスタＭ４には所定のドレイ
ン電流が供給されるため誤動作することがなく、本実施
例の同相入力電圧許容範囲の下限値は、端子ＧＮＤの電
位とほぼ一致する程度まで十分得ることができる。
考える。この場合の動作は、以上説明した同相入力電圧
許容範囲の上限値の説明から容易に類推できるため、そ
の詳細な説明は省略する。なすわち、同相入力電圧が端
子ＧＮＤの電位と同電位となった場合においても、トラ
ンジスタＭ３およびトランジスタＭ４には所定のドレイ
ン電流が供給されるため誤動作することがなく、本実施
例の同相入力電圧許容範囲の下限値は、端子ＧＮＤの電
位とほぼ一致する程度まで十分得ることができる。
【００２２】
【発明の効果】本発明によれば演算増幅器の同相入力電
圧許容範囲は電源電圧とほぼ等しくなるほどに十分得る
ことができる効果がある。
圧許容範囲は電源電圧とほぼ等しくなるほどに十分得る
ことができる効果がある。
【図１】本発明の１実施例を示す回路図である。
【図２】図１で示した実施例の各トランジスタのドレイ
ン電流対同相入力電圧特性図である。
ン電流対同相入力電圧特性図である。
【図３】本発明の従来例を示す回路図である。
Ｍ１，Ｍ２，Ｍ５，Ｍ７，Ｍ８，Ｍ１１，Ｍ１２，Ｍ１
３，Ｍ１４，Ｍ１７…ＰＭＯＳトランジスタ、 Ｍ３，Ｍ４，Ｍ６，Ｍ９，Ｍ１０，Ｍ１５，Ｍ１６…Ｎ
ＭＯＳトランジスタ、 Ｃ１…コンデンサ、 １１…基準電流源、 ＰＩＮ，ＭＩＮ，ＯＵＴ，ＶＤＤ，ＧＮＤ…端子。
３，Ｍ１４，Ｍ１７…ＰＭＯＳトランジスタ、 Ｍ３，Ｍ４，Ｍ６，Ｍ９，Ｍ１０，Ｍ１５，Ｍ１６…Ｎ
ＭＯＳトランジスタ、 Ｃ１…コンデンサ、 １１…基準電流源、 ＰＩＮ，ＭＩＮ，ＯＵＴ，ＶＤＤ，ＧＮＤ…端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 常田 勝啓 神奈川県小田原市国府津2880番地株式会社 日立製作所小田原工場内
Claims (1)
- 【請求項１】端子ＶＤＤ側（あるいは端子ＧＮＤ側）に
ソース電極が接続された第１のトランジスタ（Ｍ５）
と、前記第１のトランジスタのドレイン電極にソース電
極が接続されゲート電極が端子ＰＩＮに接続された第２
のトランジスタ（Ｍ２）と、ソース電極が前記第１のト
ランジスタのドレイン電極と接続されゲート電極が端子
ＭＩＮと接続された第３のトランジスタ（Ｍ１）とを具
備した演算増幅器回路において、 前記第１のトランジスタのソース電極が接続されていた
端子ＶＤＤ（あるいは端子ＧＮＤ）とは正負逆の電源が
接続される端子ＧＮＤ側に（あるいは端子ＶＤＤ側に、
あるいは接地端子に）ソース電極が接続された第４のト
ランジスタ（Ｍ１５）と、前記第４のトランジスタのド
レイン電極にソース電極が接続されゲート電極が端子Ｐ
ＩＮに接続された第５のトランジスタ（Ｍ９）と、ソー
ス電極が前記第４のトランジスタ（Ｍ１５）のドレイン
電極に接続されゲート電極が端子ＭＩＮと接続された第
６のトランジスタ（Ｍ１０）とを具備し、さらに前記第
５のトランジスタ（Ｍ９）のドレイン電極が入力に接続
され出力が前記第３のトランジスタ（Ｍ１）のドレイン
電極に接続された第１のカレントミラー回路（Ｍ１１，
Ｍ１３）と、前記第６のトランジスタ（Ｍ１０）のドレ
イン電極が入力に接続され出力が前記第２のトランジス
タ（Ｍ２）のドレイン電極に接続された第２のカレント
ミラー回路（Ｍ１２，Ｍ１４）とを具備したことを特徴
とする演算増幅器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225652A JPH0563464A (ja) | 1991-09-05 | 1991-09-05 | 演算増幅器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225652A JPH0563464A (ja) | 1991-09-05 | 1991-09-05 | 演算増幅器回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563464A true JPH0563464A (ja) | 1993-03-12 |
Family
ID=16832653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225652A Pending JPH0563464A (ja) | 1991-09-05 | 1991-09-05 | 演算増幅器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897726B2 (en) | 2002-06-28 | 2005-05-24 | Nec Corporation | Differential circuit, amplifier circuit, and display device using the amplifier circuit |
| US7078941B2 (en) | 2003-02-12 | 2006-07-18 | Nec Corporation | Driving circuit for display device |
-
1991
- 1991-09-05 JP JP3225652A patent/JPH0563464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897726B2 (en) | 2002-06-28 | 2005-05-24 | Nec Corporation | Differential circuit, amplifier circuit, and display device using the amplifier circuit |
| US7078941B2 (en) | 2003-02-12 | 2006-07-18 | Nec Corporation | Driving circuit for display device |
| CN100454362C (zh) * | 2003-02-12 | 2009-01-21 | 日本电气株式会社 | 显示装置的驱动电路 |
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