JP2005102132A - オフセット補償機能付駆動回路およびそれを用いた液晶表示装置 - Google Patents

Abstract

【課題】 占有面積が小さく、オフセット電圧を正確にキャンセルすることが可能なオフセット補償機能付駆動回路を提供する。
【解決手段】 このカラー液晶表示装置に含まれるアナログアンプ単位回路２０では、駆動回路２５の入力トランジスタ２１のゲート電極２１ｇを覆うようにしてアルミ配線３２を形成し、ゲート電極２１ｇおよびアルミ配線３２間の容量をオフセット補償用キャパシタ２３として使用する。したがって、入力トランジスタ２１のゲート電極２１ｇの寄生容量を小さくすることができ、キャパシタ２４の占有面積を大きくすることなく、オフセット電圧を正確にキャンセルすることができる。
【選択図】 図４

Description

この発明はオフセット補償機能付駆動回路およびそれを用いた液晶表示装置に関し、特に、入力電位に応じた電位を出力するオフセット補償機能付駆動回路およびそれを用いた液晶表示装置に関する。

従来より、駆動回路のオフセット電圧をキャンセルするオフセット補償回路が提案されている。このオフセット補償回路では、キャパシタをオフセット電圧に充電し、そのキャパシタを駆動回路の入力ノードに接続することによってオフセット電圧を補償する（たとえば特許文献１参照）。
特開２０００−１１４８８９号公報

しかし、従来のオフセット補償回路では、駆動回路の入力ノードの寄生容量の影響によりキャパシタの電圧が損失され、オフセット電圧を正確にキャンセルすることができないという問題があった。

キャパシタの容量値を寄生容量よりも十分に大きくすれば損失電圧を小さくすることができるが、そのためにはキャパシタの面積を大きくする必要があり、オフセット補償回路の占有面積が増大してしまう。オフセット補償回路を液晶表示装置のデータ線駆動回路に用いる場合、多数のオフセット補償回路が必要になるので、特に問題が大きくなる。

それゆえに、この発明の主たる目的は、占有面積が小さく、オフセット電圧を正確にキャンセルすることが可能なオフセット補償機能付駆動回路およびそれを用いた液晶表示装置を提供することである。

この発明に係るオフセット補償機能付駆動回路は、そのゲート電極が入力ノードに接続された第１のトランジスタを含み、入力ノードの電位に応じた電位を出力ノードに出力する駆動回路と、駆動回路のオフセット電圧に充電される第１のキャパシタを含み、オフセット電圧を補償するオフセット補償回路とを備えたものである。ここで、第１のキャパシタは、第１のトランジスタのゲート電極である第１の電極と、第１の電極に対向して設けられた第２の電極を含む。

また、この発明に係る他のオフセット補償機能付駆動回路は、そのゲート電極が入力ノードに接続された第１のトランジスタを含み、入力ノードの電位に応じた電位を出力ノードに出力する駆動回路と、駆動回路のオフセット電圧に充電される第１のキャパシタを含み、オフセット電圧を補償するオフセット補償回路とを備えたものである。ここで、第１のキャパシタは、第１のトランジスタのゲート電極に接続された第１の電極と、第１の電極の下側に絶縁層を介して形成された第２の電極と、第１の電極の上側に絶縁層を介して形成され、第２の電極に接続された第３の電極とを含む。

この発明に係るオフセット補償機能付駆動回路では、駆動回路の入力トランジスタのゲート電極をオフセット補償用のキャパシタの一方電極として使用するので、入力トランジスタのゲートの寄生容量を小さくすることができ、占有面積を大きくすることなくオフセット電圧を正確に補償することができる。

また、この発明に係る他のオフセット補償機能付駆動回路では、駆動回路の入力トランジスタのゲート電極に接続されるオフセット補償用のキャパシタの一方電極を２枚の他方電極間に設けるので、入力トランジスタのゲートの寄生容量を小さくすることができ、占有面積を大きくすることなくオフセット電圧を正確に補償することができる。

［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を示すブロック図である。図１において、このカラー液晶表示装置は、液晶パネル１、垂直走査回路７および水平走査回路８を備え、たとえば携帯電話機に設けられる。

液晶パネル１は、複数行複数列に配列された複数の液晶セル２と、各行に対応して設けられたゲート線４および共通電位線５と、各列に対応して設けられたデータ線６とを含む。液晶セル２は、各行において３つずつ予めグループ化されている。各グループの３つの液晶セル２には、それぞれＲ，Ｇ，Ｂのカラーフィルタが設けられている。各グループの３つの液晶セル２は、１つの画素３を構成している。

各液晶セル２には、図２に示すように、液晶駆動回路１０が設けられている。液晶駆動回路１０は、Ｎ型トランジスタ１１およびキャパシタ１２を含む。Ｎ型トランジスタ１１は、データ線６と液晶セル２の一方電極２ａとの間に接続され、そのゲートはゲート線４に接続される。キャパシタ１２は、液晶セル２の一方電極２ａと共通電位線５との間に接続される。液晶セル２の他方電極には共通電位ＶＣＯＭが与えられ、共通電位線５には共通電位ＶＣＯＭが与えられる。

図１に戻って、垂直走査回路７は、画像信号に従って、複数のゲート線４を所定時間ずつ順次選択し、選択したゲート線４を選択レベルの「Ｈ」レベルにする。ゲート線４が選択レベルの「Ｈ」レベルにされると、図２のＮ型トランジスタ１１が導通し、そのゲート線４に対応する各液晶セル２の一方電極２ａとその液晶セル２に対応するデータ線６とが結合される。

水平走査回路８は、画像信号に従って、垂直走査回路７によって１本のゲート線４が選択されている間に各データ線６に階調電位ＶＧを与える。液晶セル２の光透過率は、階調電位ＶＧのレベルに応じて変化する。垂直走査回路７および水平走査回路８によって液晶パネル１の全液晶セル２が走査されると、液晶パネル１に１つの画像が表示される。

図３は、水平走査回路８の構成を示す回路ブロック図である。図３において、水平走査回路８は、シフトレジスタ１３、データラッチ回路１４，１５、階調電位発生回路１６、デコード回路１８およびアナログアンプ１９を含む。シフトレジスタ１３は、スタート信号ＳＴおよびクロック信号ＣＬＫに同期してデータラッチ回路１４を制御する。データラッチ回路１４は、シフトレジスタ１３によって制御され、画像データ信号Ｄ０〜Ｄ５を１データ線６分ずつ順次ラッチし、１行分の画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ回路１５は、ラッチ信号ＬＴによって制御され、データラッチ回路１４にラッチされた１行分の画像データ信号Ｄ０〜Ｄ５を１度にラッチする。

階調電位発生回路１６は、直列接続された複数の抵抗素子１７を含み、高電位ＶＨおよび低電位ＶＬ間の電圧を分圧して６４の階調電位ＶＧ１〜ＶＧ６４を生成する。デコード回路１８は、各データ線６毎に、データラッチ回路１６から与えられた画像データ信号Ｄ０〜Ｄ５に従って６４の階調電位ＶＧ１〜ＶＧ６４のうちのいずれかの階調電位を選択し、選択した階調電位をアナログアンプ１９に与える。アナログアンプ１９は、デコード回路１８から与えられた各階調電位を電流増幅して対応のデータ線６に与える。

アナログアンプ１９は、データ線６と同数のアナログアンプ単位回路を含んでいる。各アナログアンプ単位回路は、高い入力インピーダンスと低い出力インピーダンスを有し、入力電位を電流増幅して入力電位と等しい電位を出力する。

図４は、アナログアンプ単位回路２０の構成を示す回路図である。図４において、アナログアンプ単位回路２０は、Ｎ型トランジスタ２１、定電流回路２２、キャパシタ２３，２４およびスイッチＳ１〜Ｓ４を含む。

Ｎ型トランジスタ２１は、高電位ＶＨ１のラインとノードＮ２２との間に接続され、そのゲート電極はノードＮ２１に接続される。定電流回路２２は、ノードＮ２２と低電位ＶＬ１のラインとの間に接続され、ノードＮ２２から低電位ＶＬ１のラインに所定値の電流を流す。Ｎ型トランジスタ２１および定電流回路２２は、駆動回路２５を構成する。

Ｎ型トランジスタ２１の駆動電流は定電流回路２２の電流値よりも十分小さく設定されているので、Ｎ型トランジスタ２１はソースフォロア動作を行ない、ノードＮ２２の電位Ｖ２２はノードＮ２１の電位Ｖ２１よりもＮ型トランジスタ２１のしきい値電圧ＶＴＮだけ低い電位Ｖ２２＝Ｖ２１−ＶＴＮとなる。したがって、駆動回路２５のオフセット電圧ＶＯＦはＶＯＦ＝−ＶＴＮとなる。

スイッチＳ１は入力ノードＮ２０とノードＮ２１との間に接続され、スイッチＳ３，Ｓ２は入力ノードＮ２０とノードＮ２２との間に直列接続され、スイッチＳ４はノードＮ２２と出力ノードＮ２３との間に接続される。キャパシタ２３，２４は、ノードＮ２１とスイッチＳ２，Ｓ３間のノードＮ２４との間に並列接続される。スイッチＳ１〜Ｓ４およびキャパシタ２３，２４は、駆動回路２５のオフセット電圧ＶＯＦをキャンセルするためのオフセット補償回路を構成する。

次に、このアナログアンプ単位回路２０の動作について説明する。まず第１の期間では、スイッチＳ１，Ｓ２がオンされるとともにスイッチＳ３，Ｓ４がオフされ、入力電位ＶＩがスイッチＳ１を介してＮ型トランジスタ２１のゲート電極に与えられるとともに、キャパシタ２３，２４がスイッチＳ２によってノードＮ２１，Ｎ２２間に並列接続される。これにより、ノードＮ２２の電位Ｖ２２がＶ２２＝ＶＩ−ＶＴＮとなり、キャパシタ２３，２４はオフセット電圧ＶＯＦ＝−ＶＴＮに充電される。

第１の期間の次の第２の期間では、スイッチＳ１，Ｓ２，Ｓ４がオフされるとともに、スイッチＳ３がオンされ、ノードＮ２１の電位Ｖ２１は入力電位ＶＩからキャパシタ２３，２４の端子間電圧ＶＯＦ＝−ＶＴＮを減算した電位Ｖ２１＝ＶＩ＋ＶＴＮとなり、ノードＮ２２の電位Ｖ２２はＶ２２＝Ｖ２１−ＶＴＮ＝ＶＩ＋ＶＴＮ−ＶＴＮ＝ＶＩとなる。このようにして駆動回路２５のオフセット電圧ＶＯＦがキャンセルされる。

なお、実際にはノードＮ２１に寄生容量があるため、スイッチＳ３がオンされたときノードＮ２１の電位Ｖ２１はＶ２１＝ＶＩ＋ＶＴＮ−ΔＶとなり、駆動回路２５の出力電位Ｖ２２はＶ２２＝ＶＩ−ΔＶとなる。この損失電圧ΔＶは、ノードＮ２１の寄生容量の容量値をＣ２１とし、キャパシタ２３，２４の容量値をＣ２３，Ｃ２４とすると次式で表わされる。
ΔＶ＝ＶＯＦ・Ｃ２１／（Ｃ２１＋Ｃ２３＋Ｃ２４） …（１）
但し、このアナログアンプ単位回路２０では、ノードＮ２１の寄生容量の一部がキャパシタ２３として使用されるので、ΔＶは十分に小さい。この点については後に詳述する。第２の期間の次の第３の期間では、スイッチＳ１，Ｓ２がオフされるとともにスイッチＳ３，Ｓ４がオンされ、ΔＶ＝０とすると、ＶＯ＝ＶＩとなる。

図５は図４に示したＮ型トランジスタ２１およびキャパシタ２３のレイアウトを示す図、図６は図５のＶＩ−ＶＩ線断面図である。図５および図６において、ガラス基板３０の表面に、図中Ｙ方向に延在する帯状のポリシリコン薄膜３１が形成され、ポリシリコン薄膜３１の中央部の上方に絶縁層（図示せず）を介して図中Ｘ方向に延在するゲート電極２１ｇが形成される。ゲート電極２１ｇをマスクとしてポリシリコン薄膜３１に不純物が注入される。ゲート電極２１ｇの一方側のポリシリコン薄膜はドレイン２１ｄとなり、ゲート電極２１ｇの他方側のポリシリコン薄膜はソース２１ｓとなる。

ゲート電極２１ｇの端部は、ポリシリコン薄膜３１の領域外に延在し、コンタクトホールＣＨおよびアルミ配線３５を介してノードＮ２１に接続される。ドレイン２１ｄはコンタクトホールＣＨおよびアルミ配線３３を介して高電位ＶＨ１のラインに接続され、ソース２１ｓはコンタクトホールＣＨおよびアルミ配線３４を介してノードＮ２２に接続される。ゲート電極２１ｇの上方に絶縁層（図示せず）を介してアルミ配線３２が形成され、アルミ配線３２はノードＮ２４に接続される。アルミ配線３２は、ゲート電極２１ｇを覆うように形成されている。

ゲート電極２１ｇとその周辺部との間には図６中の点線で示される電界が存在し、この電界が寄生容量の原因となる。寄生容量としては、ゲート電極２１ｇの下面の電界によるものが最も大きいが、これはトランジスタ２１の動作上必須のものである。ゲート電極２１ｇの側面および上面の電界は、トランジスタ２１の動作上必要がない。

そこで、この実施の形態１では、ゲート電極２１ｇを覆うようにしてアルミ配線３２を形成し、ゲート電極２１ｇの側面および上面の電界に起因する寄生容量を低減するとともに、ゲート電極２１ｇおよびアルミ配線３２間の容量をオフセットキャンセル用のキャパシタ２３として用いる。つまり、マイナスの影響を与えていたゲート電極２１ｇの側面および上面の電界を逆にプラスの影響に働くようにしたので、その効果は大きい。

アルミ配線３２の幅を図６中の横方向に広げるほど、ゲート電極２１ｇとアルミ配線３３，３４の間の電界を少なくすることができ、寄生容量値を小さくすることができる。また、ゲート電極２１ｇとアルミ配線３３，３４の間の距離を大きくするほど、ゲート電極２１ｇとアルミ配線３３，３４の間の電界を少なくすることができ、寄生容量値を小さくすることができる。

この実施の形態１では、駆動回路２５の入力トランジスタ２１のゲート電極２１ｇを覆うようにしてアルミ配線３２を形成し、ゲート電極２１ｇおよびアルミ配線３２間の容量をオフセット補償用キャパシタ２３として使用する。したがって、入力トランジスタ２１のゲート電極２１ｇの寄生容量を小さくすることができ、キャパシタ２４の占有面積を大きくすることなく、オフセット電圧を正確にキャンセルすることができる。

図７は、この実施の形態１の比較例となるアナログアンプ単位回路３６の構成を示す回路図であって、図４と対比される図である。図７を参照して、このアナログアンプ単位回路３６が図４のアナログアンプ単位回路２０と異なる点は、キャパシタ２３が除去されている点である。このため、このアナログアンプ単位回路３６では、Ｎ型トランジスタ２１のゲート電極の寄生容量が大きく、オフセット電圧ＶＯＦを正確にキャンセルすることができない。図７では、寄生容量は、ノードＮ２１と接地電位ＧＮＤのラインとの間に接続されたキャパシタ３７で示されている。

（１）式で説明した損失電圧ΔＶはキャパシタ３７の容量値をＣ３７とすると、次式で表わされる。
ΔＶ＝ＶＯＦ・Ｃ３７／（Ｃ３７＋Ｃ２４） …（２）
Ｃ２１＜Ｃ３７＜Ｃ２１＋Ｃ２３であり、（１）式は（２）式に比べて分母が大きく分子が小さいので、（１）式の損失電圧ΔＶは、（２）式の損失電圧ΔＶよりも小さくなる。

図８は、図７に示したＮ型トランジスタ２１の構成を示す断面図であって、図６と対比される図である。図８では、ゲート電極２１ｇの上方にアルミ配線３２がないので、ゲート電極２１ｇの側面および上面とアルミ配線３３，３４との間の電界が強くなり、ゲート電極２１ｇの寄生容量が大きくなっている。

［実施の形態２］
図９は、この発明の実施の形態２によるアナログアンプ単位回路の要部を示す回路図である。図９を参照して、このアナログアンプ単位回路が図４のアナログアンプ単位回路と異なる点は、駆動回路２５が駆動回路４０で置換されている点である。

駆動回路４０は、定電流回路４１およびＰ型トランジスタ４２を含む。定電流回路４１は、高電位ＶＨ２のラインとノードＮ２２との間に接続され、高電位ＶＨ２のラインからノードＮ２２に所定値の電流を流す。Ｐ型トランジスタ４２は、ノードＮ２２と定電流ＶＬ２のラインとの間に接続され、そのゲート電極はノードＮ２１に接続される。

Ｐ型トランジスタ４２の駆動電流は定電流回路４１の電流値よりも十分大きく設定されているので、Ｐ型トランジスタ４２はソースフォロワ動作を行ない、ノードＮ２２の電位Ｖ２２はノードＮ２１の電位Ｖ２１よりもＰ型トランジスタ４２のしきい値電圧ＶＴＰの絶対値｜ＶＴＰ｜だけ高い電位Ｖ２２＝Ｖ２１＋｜ＶＴＰ｜となる。したがって、この駆動回路４０のオフセット電圧ＶＯＦはＶＯＦ＝｜ＶＴＰ｜となる。

図４で示したキャパシタ２３は、図５および図６で示したように、Ｐ型トランジスタ４２のゲート電極およびそれを覆うように形成されたアルミ配線３２で形成される。他の構成および動作は、図４〜図６で示したアナログアンプ単位回路２０と同じであるので、その説明は繰返さない。

この実施の形態２でも、実施の形態１と同じ効果が得られる。

以下、この実施の形態２の種々の変更例について説明する。図１０の駆動回路４５は、図４の駆動回路２５と図９の駆動回路４０とを組合せたものである。Ｐ型トランジスタ４２のゲートは、Ｎ型トランジスタ２１と定電流回路２２の間のノードＮ４０の電位Ｖ４０を受ける。Ｖ４０はＶ４０＝Ｖ２１−ＶＴＮとなり、Ｖ２２はＶ２２＝Ｖ４０＋｜ＶＴＰ｜＝Ｖ２１−ＶＴＮ＋｜ＶＴＰ｜となる。この駆動回路４５のオフセット電圧ＶＯＦはＶＯＦ＝−ＶＴＮ＋｜ＶＴＰ｜となる。

図１１の駆動回路４６は、図９の駆動回路４０と図４の駆動回路２５とを組合せたものである。Ｎ型トランジスタ２１のゲートは、定電流回路４１とＰ型トランジスタ４２の間のノードＮ４１の電位Ｖ４１を受ける。Ｖ４１はＶ４１＝Ｖ２１＋｜ＶＴＰ｜となり、Ｖ２２はＶ２２＝Ｖ４１−ＶＴＮ＝Ｖ２１＋｜ＶＴＰ｜−ＶＴＮとなる。この駆動回路４６のオフセット電圧ＶＯＦはＶＯＦ＝｜ＶＴＰ｜−ＶＴＮとなる。

図１２の駆動回路５０は、図１０の駆動回路４５にＰ型トランジスタ５１およびＮ型トランジスタ５２を追加したものである。Ｐ型トランジスタ５１は、Ｎ型トランジスタ２１のドレインとノードＮ４０との間に介挿され、そのゲート電極はノードＮ４０に接続される。Ｎ型トランジスタ５２は、ノードＮ２２とＰ型トランジスタ４２のソースとの間に介挿され、そのゲート電極はノードＮ２２に接続される。トランジスタ５１，５２の各々は、ダイオード素子を構成する。Ｖ４０はＶ４０＝Ｖ２１−ＶＴＮ−｜ＶＴＰ｜となり、Ｖ２２はＶ２２＝Ｖ４０＋｜ＶＴＰ｜＋ＶＴＮ＝Ｖ２１−ＶＴＮ−｜ＶＴＰ｜＋｜ＶＴＰ｜＋ＶＴＮ＝Ｖ２１となる。

この駆動回路５０では、Ｎ型トランジスタ２１と５２のしきい値電圧が等しく、かつＰ型トランジスタ５１と４２のしきい値電圧が等しい場合は、オフセット電圧ＶＯＦは０Ｖになる。但し、トランジスタのしきい値電圧のばらつきにより、Ｎ型トランジスタ２１と５２のしきい値電圧が等しくならない場合やＰ型トランジスタ５１と４２のしきい値電圧が等しくならない場合は、オフセット電圧ＶＯＦは０Ｖにならない。このオフセット電圧ＶＯＦは、図４のキャパシタ２３，２４およびスイッチＳ１〜Ｓ４からなるオフセット補償回路によってキャンセルされる。

図１３の駆動回路５５は、図１１の駆動回路４６にＮ型トランジスタ５６およびＰ型トランジスタ５７を追加したものである。Ｎ型トランジスタ５６は、ノードＮ４１とＰ型トランジスタ４２のソースとの間に介挿され、そのゲート電極はノードＮ４１に接続される。Ｐ型トランジスタ５７は、Ｎ型トランジスタ２１のソースとノードＮ２２との間に介挿され、そのゲート電極はノードＮ２２に接続される。トランジスタ５６，５７の各々は、ダイオード素子を構成する。Ｖ４１はＶ４１＝Ｖ２１＋｜ＶＴＰ｜＋ＶＴＮとなり、Ｖ２２はＶ２２＝Ｖ４１−ＶＴＮ−｜ＶＴＰ｜＝Ｖ２１＋｜ＶＴＰ｜＋ＶＴＮ−ＶＴＮ−｜ＶＴＰ｜＝Ｖ２１となる。

この駆動回路５５では、Ｐ型トランジスタ４２と５７のしきい値電圧が等しく、かつＮ型トランジスタ５６と２１のしきい値電圧が等しい場合は、オフセットＶＯＦは０Ｖになる。但し、トランジスタのしきい値電圧のばらつきにより、Ｐ型トランジスタ４２と５７のしきい値電圧が等しくならない場合やＮ型トランジスタ５６と２１のしきい値電圧が等しくならない場合は、オフセット電圧ＶＯＦは０Ｖにならない。このオフセット電圧ＶＯＦは、図４のキャパシタ２３，２４およびスイッチＳ１〜Ｓ４からなるオフセット補償回路によってキャンセルされる。

図１４の駆動回路５８は、差動増幅回路６０、Ｐ型トランジスタ６６および定電流回路６７を含む。差動増幅回路６０は、Ｐ型トランジスタ６１，６２、Ｎ型トランジスタ６３，６４および定電流回路６５を含む。Ｐ型トランジスタ６１，６２は、高電位ＶＨ１のラインとノードＮ６１，Ｎ６２との間にそれぞれ接続され、それらのゲートは共にノードＮ６２に接続される。Ｐ型トランジスタ６１，６２は、カレントミラー回路を構成する。Ｎ型トランジスタ６３，６４は、それぞれノードＮ６１，Ｎ６２とノードＮ６３との間に接続され、それらのゲートがそれぞれノードＮ２１の電位Ｖ２１およびノードＮ２２の電位Ｖ２２を受ける。定電流回路６５は、ノードＮ６３から低電位ＶＬ１のラインに所定値の定電流Ｉ１を流出させる。Ｐ型トランジスタ６６は、高電位ＶＨ２のラインとノードＮ２２との間に接続され、そのゲートはノードＮ６１の電位Ｖ６１を受ける。定電流回路６７は、ノードＮ２２から低電位ＶＬ２のラインに所定値の定電流Ｉ２を流出させる。

Ｎ型トランジスタ６３，６４には、それぞれノードＮ２１，Ｎ２２の電位Ｖ２１，Ｖ２２に応じた値の電流が流れる。Ｎ型トランジスタ６４とＰ型トランジスタ６２は直列接続され、Ｐ型トランジスタ６１と６２はカレントミラー回路を構成しているので、Ｐ型トランジスタ６１にはノードＮ２２の電位Ｖ２２に応じた値の電流が流れる。Ｖ２２がＶ２１よりも高い場合は、Ｐ型トランジスタ６１に流れる電流がＮ型トランジスタ６３に流れる電流よりも大きくなってノードＮ６１の電位Ｖ６１が上昇し、Ｐ型トランジスタ６６に流れる電流が減少してＶ２２が低下する。Ｖ２２がＶ２１よりも低い場合は、Ｐ型トランジスタ６１に流れる電流がＮ型トランジスタ６３に流れる電流よりも小さくなってノードＮ６１の電位Ｖ６１が低下し、Ｐ型トランジスタ６６に流れる電流が増加してＶ２２が上昇する。

したがって、Ｖ２２＝Ｖ２１になり、オフセット電圧ＶＯＦは０Ｖになる。但し、トランジスタ特性のばらつき、たとえばトランジスタ６３と６４のしきい値電圧のばらつきがあった場合、Ｖ２２はＶ２１と等しくならない。この場合、この２つのトランジスタ６３，６４のしきい値電圧の差がオフセット電圧ＶＯＦになる。このオフセット電圧ＶＯＦは、図４のキャパシタ２３，２４およびスイッチＳ１〜Ｓ４からなるオフセット補償回路によってキャンセルされる。

図１５の駆動回路６８は、差動増幅回路７０、定電流回路７６およびＮ型トランジスタ７７を含む。差動増幅回路７０は、定電流回路７１、Ｐ型トランジスタ７２，７３およびＮ型トランジスタ７４，７５を含む。定電流回路７１は、高電位ＶＨ１のラインからノードＮ７１に所定値の定電流Ｉ１を流入させる。Ｐ型トランジスタ７２，７３は、それぞれノードＮ７１とノードＮ７２，Ｎ７３との間に接続され、それらのゲートはそれぞれノードＮ２１の電位Ｖ２１およびノードＮ２２の電位Ｖ２２を受ける。Ｎ型トランジスタ７４，７５は、それぞれノードＮ７２，Ｎ７３と低電位ＶＬ１のラインとの間に接続され、それらのゲートは共にノードＮ７３に接続される。Ｎ型トランジスタ７４と７５は、カレントミラー回路を構成する。定電流回路７６は、高電位ＶＨ２のラインからノードＮ２２に所定値の定電流Ｉ２を流入させる。Ｎ型トランジスタ７７は、ノードＮ２２と低電位ＶＬ２のラインとの間に接続され、そのゲートはノードＮ７２の電位Ｖ７２を受ける。

Ｐ型トランジスタ７２，７３には、それぞれノードＮ２１，Ｎ２２の電位Ｖ２１，Ｖ２２に応じた値の電流が流れる。Ｐ型トランジスタ７３とＮ型トランジスタ７５は直列接続され、Ｎ型トランジスタ７４と７５はカレントミラー回路を構成しているので、Ｎ型トランジスタ７４にはノードＮ２２の電位Ｖ２２に応じた値の電流が流れる。Ｖ２２がＶ２１よりも高い場合は、Ｎ型トランジスタ７４に流れる電流がＰ型トランジスタ７２に流れる電流よりも小さくなってノードＮ７２の電位Ｖ７２が上昇し、Ｎ型トランジスタ７７に流れる電流が増加してＶ２２が低下する。Ｖ２２がＶ２１よりも低い場合は、Ｎ型トランジスタ７４に流れる電流がＰ型トランジスタ７２に流れる電流よりも大きくなってノードＮ７２の電位Ｖ７２が低下し、Ｎ型トランジスタ７７に流れる電流が減少してＶ２２が上昇する。

したがって、ＶＯ＝ＶＩになり、オフセット電圧ＶＯＦは０Ｖになる。但し、トランジスタ特性のばらつき、たとえばトランジスタ７２と７３のしきい値電圧のばらつきがあった場合、Ｖ２２はＶ２１と等しくならない。この場合、この２つのトランジスタ７２，７３のしきい値電圧の差がオフセット電圧ＶＯＦになる。このオフセット電圧ＶＯＦは、図４のキャパシタ２３，２４およびスイッチＳ１〜Ｓ４からなるオフセット補償回路によってキャンセルされる。

図９〜図１５で示した駆動回路４０，４５，４６，５０，５５，５８，６８のうちのいずれかの駆動回路で図４の駆動回路２５を置換し、Ｖ２１が入力されるトランジスタ２１，４２，６３または７２のゲート電極とそれを覆うように形成された図６のアルミ配線３２とによってオフセットキャンセル用のキャパシタ２３を構成することにより、実施の形態１と同じ効果が得られる。

［実施の形態３］
図１６は、この発明の実施の形態３によるアナログアンプ単位回路８０の構成を示す回路ブロック図である。図１６を参照して、このアナログアンプ単位回路８０は、図４のアナログアンプ単位回路２０のスイッチＳ１の一方端子を入力ノードＮ２０の代わりに基準電位ＶＲのノードＮ６０に接続したものである。基準電位ＶＲは、液晶表示装置の外部から直接供給してもよいし、液晶表示装置内に設けられた低出力インピーダンスの電源回路から供給してもよい。入力ノードＮ２０は、スイッチＳ３の一方端子に接続されている。スイッチＳ１〜Ｓ４の制御方法は、実施の形態１で説明したとおりである。

次に、このアナログアンプ単位回路８０の効果について説明する。まずスイッチＳ１，Ｓ２がオンすると、駆動回路２５の入力電位Ｖ２１は基準電位ＶＲになり、駆動回路２５の出力電位Ｖ２２はＶ２２＝Ｖ２１−ＶＴＮ＝ＶＲ−ＶＴＮとなり、キャパシタ２３，２４はオフセット電圧ＶＯＦ＝−ＶＴＮに充電される。

次にスイッチＳ１，Ｓ２がオフされると、オフセット電圧ＶＯＦがキャパシタ２３，２４に保持される。次いでスイッチＳ３がオンされると、ノードＮ２４の電位がＶＲ−ＶＯＦからＶＩに変化する。この変化分はキャパシタ２３，２４を介して駆動回路２５の入力ノードＮ２１に伝達される。ＶＩ＞ＶＲ−ＶＯＦとすると、駆動回路２５の入力ノードＮ２１の電圧変化ΔＶ１は次式で表わされる。
ΔＶ１＝［ＶＩ−（ＶＲ−ＶＯＦ）］・Ｃ１／（Ｃ０＋Ｃ１） …（３）
ここで、Ｃ０はノードＮ２１の寄生容量の容量値であり、Ｃ１はキャパシタ２３，２４の容量値の和である。Ｃ１／（Ｃ０＋Ｃ１）＝１／（１＋Ｃ０／Ｃ１）であり、Ｃ０≪Ｃ１とすると、１／（１＋Ｃ０／Ｃ１）≒１−Ｃ０／Ｃ１となる。Ｃ０／Ｃ１＝ｒとすると、１−ＣＯ／Ｃ１＝１−ｒとなり、この式を上式（３）に代入すると、次式が得られる。
ΔＶ１＝［ＶＩ−（ＶＲ−ＶＯＦ）］・（１−ｒ） …（４）
駆動回路２５の入力電位Ｖ２１は、基準電位ＶＲにΔＶ１を加算した電位ＶＲ＋ΔＶ１となり、これは次式で表わされる。
Ｖ２１＝ＶＲ＋ΔＶ１＝ＶＲ＋［ＶＩ−（ＶＲ−ＶＯＦ）］・（１−ｒ）
＝ＶＲ＋ＶＩ−ＶＲ＋ＶＯＦ−［ＶＩ−（ＶＲ−ＶＯＦ）］・ｒ
＝ＶＩ＋ＶＯＦ−ｒ・ＶＯＦ−ｒ・（ＶＩ−ＶＲ） …（５）
図４のアナログアンプ単位回路２０について同様の計算を行なうと以下のようになる。
Ｖ２１＝ＶＩ＋ＶＯＦ−ＶＯＦ・Ｃ０・（Ｃ０＋Ｃ１）
＝ＶＩ＋ＶＯＦ−ＶＯＦ・（Ｃ０／Ｃ１）／（Ｃ０／Ｃ１＋１）
＝ＶＩ＋ＶＯＦ−ＶＯＦ・ｒ／（１＋ｒ）
≒ＶＩ＋ＶＯＦ−ＶＯＦ・ｒ・（１−ｒ）
＝ＶＩ＋ＶＯＦ−ＶＯＦ・（ｒ−ｒ²）
ここでｒ²≒０とすると、次式が得られる。
Ｖ２１≒ＶＩ＋ＶＯＦ−ｒ・ＶＯＦ …（６）
式（５）と（６）を比較すると、図１６のアナログアンプ単位回路８０のＶ２１は図４のアナログアンプ単位回路２０のＶ２１に比べて式（５）の第４項分［−ｒ・（ＶＩ−ＶＲ）］だけ小さくなるが、この値はｒを小さくすることにより無視可能な大きさになる。

図３で示した階調電位発生回路１６から多数のアナログアンプ単位回路２０に同一の階調電位ＶＧを与える場合は、階調電位発生回路１６の負荷容量値は多数のアナログアンプ単位回路２０の入力容量値Ｃ０の総和になり、階調電位ＶＧの安定化に必要な時間が長くなる。しかし、アナログアンプ単位回路２０を図１６のアナログアンプ単位回路８０で置換すると、アナログアンプ単位回路８０の入力容量は基準電位ＶＲで充電されるので、階調電位発生回路１６の負荷容量値が大幅に小さくなり、階調電位ＶＧが短時間で安定する。

［実施の形態４］
図１７は、この発明の実施の形態４によるアナログアンプ単位回路８１の構成を示す回路図であって、図４と対比される図である。図１７を参照して、このアナログアンプ単位回路８１が図４のアナログアンプ単位回路２０と異なる点は、入力ノードＮ２０とスイッチＳ１の一方端子との間に図９の駆動回路４０が追加されている点である。Ｐ型トランジスタ４２のゲート電極は入力ノードＮ２０に接続され、定電流回路４１およびＰ型トランジスタ４２間のノードＮ４１はスイッチＳ１の一方端子に接続される。Ｎ型トランジスタ２１はデータ線６を駆動する必要があるが、Ｐ型トランジスタ４２はＮ型トランジスタ２１を駆動すればよいので、Ｐ型トランジスタ４２のサイズはＮ型トランジスタ２１のサイズよりも十分に小さく設定されており、Ｐ型トランジスタ４２の入力容量値はＮ型トランジスタ２１の入力容量値よりも十分に小さい。スイッチＳ１〜Ｓ４の制御方法は、実施の形態１で説明したとおりである。

式（４）のＶＲをＶ４１＝ＶＩ＋｜ＶＴＰ｜で置換するとＶ２１は次式で表わされる。
Ｖ２１＝ＶＩ＋ＶＯＦ−ｒ・ＶＯＦ−ｒ・（ＶＩ−ＶＩ−｜ＶＴＰ｜）
＝ＶＩ＋ＶＯＦ−ｒ・ＶＯＦ＋ｒ・｜ＶＴＰ｜ …（７）
式（７）と（６）を比較すると、図１７のアナログアンプ単位回路８１のＶ２１は図４のアナログアンプ単位回路２０のＶ２１に比べて式（７）の第４項分ｒ・｜ＶＴＰ｜だけ大きくなる。通常、ＶＯＦ（＝ＶＴＮ）と｜ＶＴＰ｜はほぼ同じ値に設定されるので、第４項により第３項が相殺され、オフセット電圧ＶＯＦが補償される。

この実施の形態４では、階調電位発生回路１６の負荷容量値が大幅に小さくなり、階調電位ＶＧが短時間で安定する。

[実施の形態５]
図１８は、この発明の実施の形態５によるアナログアンプ単位回路８５の構成を示す回路図であって、図４と対比される図である。図１８を参照して、このアナログアンプ単位回路８５が図４のアナログアンプ単位回路２０と異なる点は、キャパシタ８６が追加されている点である。キャパシタ８６は、キャパシタ２４に並列接続される。

ここで、ノードＮ２１の寄生容量の容量値をＣ２１とし、キャパシタ２３，２４，８６の容量値をＣ２３，Ｃ２４，Ｃ８６とすると、実施の形態１で説明した損失電圧ΔＶは次式で表される。
ΔＶ＝ＶＯＦ・Ｃ２１／（Ｃ２１＋Ｃ２３＋Ｃ２４＋Ｃ８６） …（８）
但し、このアナログアンプ単位回路８５では、Ｎ型トランジスタ２１のゲート電極の寄生容量がキャパシタ２３として使用され、さらにキャパシタ２４の一方電極（ノードＮ２１に接続された電極）の寄生容量がキャパシタ８６として使用されるので、Ｃ２１が十分に小さくなり、ΔＶが十分に小さくなる。

図１９は図１８に示したＮ型トランジスタ２１およびキャパシタ２３，２４，２５のレイアウトを示す図、図２０は図１９のＸＸ−ＸＸ線断面図である。図１９および図２０において、ガラス基板３０の表面に、図中Ｙ方向に延在する帯状のポリシリコン薄膜３１が形成され、ポリシリコン薄膜３１の中央部の上方に絶縁層（図示せず）を介して図中Ｘ方向に延在するゲート電極２１ｇが形成される。ゲート電極２１ｇをマスクとしてポリシリコン薄膜３１に不純物が注入される。ゲート電極２１ｇの一方側のポリシリコン薄膜はドレイン２１ｄとなり、ゲート電極２１ｇの他方側のポリシリコン薄膜はソース２１ｓとなる。

ゲート電極２１ｇの端部は、ポリシリコン薄膜３１の領域外に延在している。ドレイン２１ｄはコンタクトホールＣＨおよびアルミ配線３３を介して高電位ＶＨ１のラインに接続され、ソース２１ｓはコンタクトホールＣＨおよびアルミ配線３４を介してノードＮ２２に接続される。ゲート電極２１ｇの上方に絶縁層（図示せず）を介してアルミ配線３２が形成される。アルミ配線３２は、ゲート電極２１ｇを覆うように形成されている。ゲート電極２１ｇはキャパシタ２３の一方電極を構成し、アルミ配線３２はキャパシタ２３の他方電極を構成する。

また、帯状のポリシリコン薄膜３１に隣接して、ガラス基板３０の表面に四角形のポリシリコン膜９０が形成される。ポリシリコン膜９０は、たとえばＮ型不純物が注入されて導電体にされている。ポリシリコン膜９０の上方に絶縁層（図示せず）を介して略四角形の電極９１が形成される。電極９１は、ゲート電極２１ｇと同じ導電体層で形成され、ポリシリコン膜９０よりも小さい。電極９１の上方に絶縁層（図示せず）を介して四角形のアルミ電極９２が形成される。アルミ電極９２は、ポリシリコン膜９０および電極９１を覆うように形成されている。

電極９１は、ゲート電極２１ｇに接続されるとともに配線９３を介してノードＮ２１に接続される。アルミ電極９２は、コンタクトホールＣＨを介してポリシリコン膜９０に接続されるとともにアルミ配線９４を介してノードＮ２４に接続される。電極９１はキャパシタ２４，８６の一方電極を構成し、ポリシリコン膜９０およびアルミ電極９２はそれぞれキャパシタ２４，８６の他方電極を構成する。

図６で説明したように、ゲート電極２１ｇおよび電極９１とその周辺部との間には電界が存在し、この電界が寄生容量の原因となる。そこで、この実施の形態５では、電極９１を覆うようにしてアルミ電極９２を形成し、電極９１の側面および上面の電界に起因する寄生容量を低減するとともに、電極９１およびアルミ電極９２間の容量をオフセットキャンセル用のキャパシタ８６として用いる。つまり、マイナスの影響を与えていた電極９１の側面および上面の電界を逆にプラスの影響に働くようにしたので、その効果は大きい。

この実施の形態５では、オフセット補償用キャパシタ２４の一方電極９１を覆うようにしてアルミ電極９２を形成し、電極９１およびアルミ電極９２間の容量をオフセット補償用キャパシタ８６として使用する。したがって、入力トランジスタ２１のゲート電極２１ｇの寄生容量を小さくすることができ、キャパシタ２４の占有面積を大きくすることなく、オフセット電圧を正確にキャンセルすることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるカラー液晶表示装置の全体構成を示すブロック図である。 図１に示した各液晶セルに対応して設けられる液晶駆動回路の構成を示す回路図である。 図１に示した水平走査回路の構成を示す回路ブロック図である。 図３に示したアナログアンプに含まれるアナログアンプ単位回路の構成を示す回路図である。 図４に示したＮ型トランジスタ２１およびキャパシタ２３のレイアウトを示す図である。 図５のＶＩ−ＶＩ線断面図である。 実施の形態１の比較例を示す回路図である。 図７に示したＮ型トランジスタ２１の構成を示す断面図である。 この発明の実施の形態２によるアナログアンプ単位回路の要部を示す回路図である。 実施の形態２の変更例を示す回路図である。 実施の形態２の他の変更例を示す回路図である。 実施の形態２のさらに他の変更例を示す回路図である。 実施の形態２のさらに他の変更例を示す回路図である。 実施の形態２のさらに他の変更例を示す回路図である。 実施の形態２のさらに他の変更例を示す回路図である。 この発明の実施の形態３によるアナログアンプ単位回路の構成を示す回路図である。 この発明の実施の形態４によるアナログアンプ単位回路の構成を示す回路図である。 この発明の実施の形態５によるアナログアンプ単位回路の構成を示す回路図である。 図１８に示したＮ型トランジスタ２１およびキャパシタ２３，２４，８６のレイアウトを示す図である。 図１９のＸＸ−ＸＸ線断面図である。

符号の説明

１ 液晶パネル、２ 液晶セル、３ 画素、４ ゲート線、５ 共通電位線、６ データ線、７ 垂直走査回路、８ 水平走査回路、１０ 液晶駆動回路、１１，２１，５２，５６，６３，６４，７４，７５，７７ Ｎ型トランジスタ、１２，２３，２４，３７，８６ キャパシタ、１３ シフトレジスタ、１４，１５ データラッチ回路、１６ 階調電位発生回路、１７ 抵抗素子、１８ デコード回路、１９ アナログアンプ、２０，３６，８０，８１，８５ アナログアンプ単位回路、２１ｇ ゲート電極、２１ｄ ドレイン、２１ｓ ソース、２２，４１，６５，６７，７１，７６ 定電流回路、２５，４０，４５，４６，５０，５５，５８，６８ 駆動回路、Ｓ１〜Ｓ４ スイッチ、３０ ガラス基板、３１，９０ ポリシリコン薄膜、３２〜３５，９４ アルミ配線、ＣＨ コンタクトホール、４２，５１，５７，６１，６２，６６，７２，７３ Ｐ型トランジスタ、６０，７０ 差動増幅回路、９１ 電極、９２ アルミ電極、９３ 配線。

Claims (15)

1. オフセット補償機能付駆動回路であって、
   そのゲート電極が入力ノードに接続された第１のトランジスタを含み、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路、および
   前記駆動回路のオフセット電圧に充電される第１のキャパシタを含み、前記オフセット電圧を補償するオフセット補償回路を備え、
   前記第１のキャパシタは、
   前記第１のトランジスタのゲート電極である第１の電極、および
   前記第１の電極に対向して設けられた第２の電極を含む、オフセット補償機能付駆動回路。
2. 前記第１のトランジスタは、絶縁体基板の表面上に形成された半導体薄膜を含み、
   前記ゲート電極は、前記半導体薄膜の表面上に絶縁層を介して形成され、
   前記第１のキャパシタの第２の電極は、前記ゲート電極の表面上に絶縁層を介して形成されている、請求項１に記載のオフセット補償機能付駆動回路。
3. オフセット補償機能付駆動回路であって、
   そのゲート電極が入力ノードに接続された第１のトランジスタを含み、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路、および
   前記駆動回路のオフセット電圧に充電される第１のキャパシタを含み、前記オフセット電圧を補償するオフセット補償回路を備え、
   前記第１のキャパシタは、
   前記第１のトランジスタのゲート電極に接続された第１の電極、
   前記第１の電極の一方側に絶縁層を介して形成された第２の電極、および
   前記第１の電極の他方側に絶縁層を介して形成され、前記第２の電極に接続された第３の電極を含む、オフセット補償機能付駆動回路。
4. 前記第１のトランジスタは、絶縁体基板の表面上に形成された半導体薄膜の一部分を含み、
   前記ゲート電極は、前記半導体薄膜の表面上に絶縁層を介して形成された第１の導電体層の一部分を含み、
   前記第１の電極は、前記第１の導電体層の他の部分を含み、
   前記第２の電極は、前記半導体薄膜の他の部分を含み、
   前記第３の電極は、前記第１の導電体層の表面上に絶縁層を介して形成された第２の導電体層の一部分を含む、請求項３に記載のオフセット補償機能付駆動回路。
5. オフセット補償機能付駆動回路であって、
   そのゲート電極が入力ノードに接続された第１のトランジスタを含み、前記入力ノードの電位に応じた電位を出力ノードに出力する駆動回路、および
   前記駆動回路のオフセット電圧に充電される第１のキャパシタを含み、前記オフセット電圧を補償するオフセット補償回路を備え、
   前記第１のキャパシタは、
   前記第１のトランジスタのゲート電極である第１の電極、
   前記第１の電極に対向して設けられた第２の電極、
   第３の電極、
   前記第３の電極の表面上に絶縁層を介して形成され、前記第１の電極に接続された第４の電極、および
   前記第４の電極の表面上に絶縁層を介して形成され、前記第２および第３の電極に接続された第５の電極を含む、オフセット補償機能付駆動回路。
6. 前記第１のトランジスタは、絶縁体基板の表面上に形成された半導体薄膜の一部分を含み、
   前記ゲート電極は、前記半導体薄膜の表面上に絶縁層を介して形成された第１の導電体層の一部分を含み、
   前記第２の電極は、前記第１の導電体層の表面上に絶縁層を介して形成された第２の導電体層の一部分を含み、
   前記第３の電極は、前記半導体薄膜の他の部分を含み、
   前記第４の電極は、前記第１の導電体層の他の部分を含み、
   前記第５の電極は、前記第２の導電体層の他の部分を含む、請求項５に記載のオフセット補償機能付駆動回路。
7. 前記オフセット補償回路は、
   入力電位を前記入力ノードに与えるとともに、前記第１のキャパシタの第２の電極を前記出力ノードに接続し、前記第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路、および
   前記第１のキャパシタの第２の電極に前記入力電位を与える第２の切換回路を含む、請求項１から請求項６のいずれかに記載のオフセット補償機能付駆動回路。
8. 前記オフセット補償回路は、
   基準電位を前記入力ノードに与えるとともに、前記第１のキャパシタの第２の電極を前記出力ノードに接続し、前記第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路、および
   前記第１のキャパシタの第２の電極に入力電位を与える第２の切換回路を含む、請求項１から請求項６のいずれかに記載のオフセット補償機能付駆動回路。
9. 前記オフセット補償回路は、
   入力電位に応じた電位を出力する副駆動回路、
   前記副駆動回路の出力電位を前記入力ノードに与えるとともに、前記第１のキャパシタの第２の電極を前記出力ノードに接続し、前記第１のキャパシタを前記オフセット電圧に充電させる第１の切換回路、および
   前記第１のキャパシタの第２の電極に前記入力電位を与える第２の切換回路を含む、請求項１から請求項６のいずれかに記載のオフセット補償機能付駆動回路。
10. 前記オフセット補償回路は、さらに、前記第１のキャパシタに並列接続された第２のキャパシタを含む、請求項１から請求項９のいずれかに記載のオフセット補償機能付駆動回路。
11. 前記駆動回路は、さらに、前記出力ノードと第１の電源電位のラインとの間に接続された第１の定電流回路を含み、
    前記第１のトランジスタのドレインは第２の電源電位のラインに接続され、そのソースは前記出力ノードに接続されている、請求項１から請求項１０のいずれかに記載のオフセット補償機能付駆動回路。
12. 前記第１のトランジスタは第１の導電形式であり、
    前記駆動回路は、
    さらに、そのドレインが前記出力ノードに接続され、そのソースが第１の電源電位のラインに接続された第２の導電形式の第２のトランジスタ、
    第２の電源電位のラインと前記出力ノードとの間に接続された第１の定電流回路、および
    前記第２のトランジスタのゲート電極と第３の電源電位のラインとの間に接続された第２の定電流回路を含み、
    前記第１のトランジスタのドレインは第４の電源電位のラインに接続され、そのソースは前記第２のトランジスタのゲート電極に接続されている、請求項１から請求項１０のいずれかに記載のオフセット補償機能付駆動回路。
13. 前記駆動回路は、
    さらに、前記第１のトランジスタのソースと前記第２のトランジスタのゲート電極との間に介挿され、そのゲート電極が前記第２のトランジスタのゲート電極に接続された第２の導電形式の第３のトランジスタ、および
    前記出力ノードと前記第２のトランジスタのソースとの間に介挿され、そのゲート電極が前記出力ノードに接続された第１の導電形式の第４のトランジスタを含む、請求項１２に記載のオフセット補償機能付駆動回路。
14. 前記駆動回路は、
    第１の電源電位のラインと前記出力ノードとの間に接続された第２のトランジスタ、
    前記出力ノードと第２の電源電位のラインとの間に接続された定電流回路、および
    前記第１のトランジスタと、そのゲート電極が前記出力ノードに接続された第３のトランジスタとを有し、前記出力ノードの電位が前記入力ノードの電位に一致するように前記第２のトランジスタのゲート電極の電位を制御する差動増幅回路を含む、請求項１から請求項１０のいずれかに記載のオフセット補償機能付駆動回路。
15. 請求項１から請求項１４のいずれかに記載のオフセット補償機能付駆動回路と、
    前記オフセット補償機能付駆動回路の出力電位に応じてその光透過率が変化する液晶セルとを備える、液晶表示装置。

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