JPH05291917A - 高速バッファ回路 - Google Patents
高速バッファ回路Info
- Publication number
- JPH05291917A JPH05291917A JP4096647A JP9664792A JPH05291917A JP H05291917 A JPH05291917 A JP H05291917A JP 4096647 A JP4096647 A JP 4096647A JP 9664792 A JP9664792 A JP 9664792A JP H05291917 A JPH05291917 A JP H05291917A
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- JP
- Japan
- Prior art keywords
- transistor
- vbe
- base
- emitter
- collector
- Prior art date
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Abstract
(57)【要約】
【目的】入出力オフセットのない高速バッファ回路を提
供する。 【構成】トランジスタＱ１〜Ｑ12、電流・電圧源Ｉ1,Ｉ
2,V1,V2 としたとき、Ｑ１、Ｑ２のベースが入力端子で
あり、Ｑ１のエミッタにＩ1 とＱ６のベースが、Ｑ２の
エミッタにＩ2 とＱ10のベースが、Ｑ１のコレクタにＱ
３のエミッタとＱ４のベースが、Ｑ４のコレクタにＱ12
のベースとＱ５のエミッタが、Ｑ５のコレクタ及びベー
スにＱ６のエミッタが、Ｑ２のコレクタにＱ７のエミッ
タとＱ８のベースが、Ｑ８のコレクタにＱ11のベースと
Ｑ９のエミッタが、Ｑ９のコレクタ及びベースにＱ10の
エミッタが、Ｑ11、Ｑ12のエミッタに出力端子が、Ｉ2
の他方とＱ３のコレクタ、ベースとＱ10、Ｑ12のコレク
タとＱ４のエミッタにＶ1 が、Ｉ1 の他方とＱ７のコレ
クタ及びベースとＱ８のエミッタとＱ６、Ｑ11のコレク
タにＶ2 が接続される。
供する。 【構成】トランジスタＱ１〜Ｑ12、電流・電圧源Ｉ1,Ｉ
2,V1,V2 としたとき、Ｑ１、Ｑ２のベースが入力端子で
あり、Ｑ１のエミッタにＩ1 とＱ６のベースが、Ｑ２の
エミッタにＩ2 とＱ10のベースが、Ｑ１のコレクタにＱ
３のエミッタとＱ４のベースが、Ｑ４のコレクタにＱ12
のベースとＱ５のエミッタが、Ｑ５のコレクタ及びベー
スにＱ６のエミッタが、Ｑ２のコレクタにＱ７のエミッ
タとＱ８のベースが、Ｑ８のコレクタにＱ11のベースと
Ｑ９のエミッタが、Ｑ９のコレクタ及びベースにＱ10の
エミッタが、Ｑ11、Ｑ12のエミッタに出力端子が、Ｉ2
の他方とＱ３のコレクタ、ベースとＱ10、Ｑ12のコレク
タとＱ４のエミッタにＶ1 が、Ｉ1 の他方とＱ７のコレ
クタ及びベースとＱ８のエミッタとＱ６、Ｑ11のコレク
タにＶ2 が接続される。
Description
【０００１】
【産業上の利用分野】本発明は高速バッファ回路に係わ
るものである。
るものである。
【０００２】
【従来の技術】図２は従来の高速バッファ回路の一構成
例を示す図である。同図から明らかなように、この高速
バッファ回路はＮＰＮトランジスタＱ21，Ｑ23と、ＰＮ
ＰトランジスタＱ22，24と、電流源Ｉ21，Ｉ22と、電圧
源Ｖ21，Ｖ22とによって構成される。
例を示す図である。同図から明らかなように、この高速
バッファ回路はＮＰＮトランジスタＱ21，Ｑ23と、ＰＮ
ＰトランジスタＱ22，24と、電流源Ｉ21，Ｉ22と、電圧
源Ｖ21，Ｖ22とによって構成される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の高速バッファ回路においては、入出力オフセッ
トおよびドリフトがＮＰＮトランジスタとＰＮＰトラン
ジスタのベースエミッタ間電圧ＶBEの違いにより起こっ
てしまう。従って入出力の関係は、入力電圧をＶINと
し、出力電圧をＶOUT とすると、 ＶOUT ＋ＶBE(Q23) ＝ＶIN＋ＶBE(Q22) ＶOUT −ＶBE(Q24) ＝ＶIN−ＶBE(Q21) となり ＶBE(Q23) ＋ＶBE(Q24) ＝ＶBE(Q22) ＋ＶBE(Q21) Ｉ11，Ｉ12が等しいならばＱ23，Ｑ24にも同等の電流が
ながれる。したがって ＶOUT ＝ＶIN＋ＶOFFSET（オフセット電圧） ここでのＶOFFSETは ＶOFFSET＝ＶT*ＬN （ＩS(NPN)／ＩS(PNP)） ＩS(NPN)，ＩS(PNP)：飽和電流 となる。
た従来の高速バッファ回路においては、入出力オフセッ
トおよびドリフトがＮＰＮトランジスタとＰＮＰトラン
ジスタのベースエミッタ間電圧ＶBEの違いにより起こっ
てしまう。従って入出力の関係は、入力電圧をＶINと
し、出力電圧をＶOUT とすると、 ＶOUT ＋ＶBE(Q23) ＝ＶIN＋ＶBE(Q22) ＶOUT −ＶBE(Q24) ＝ＶIN−ＶBE(Q21) となり ＶBE(Q23) ＋ＶBE(Q24) ＝ＶBE(Q22) ＋ＶBE(Q21) Ｉ11，Ｉ12が等しいならばＱ23，Ｑ24にも同等の電流が
ながれる。したがって ＶOUT ＝ＶIN＋ＶOFFSET（オフセット電圧） ここでのＶOFFSETは ＶOFFSET＝ＶT*ＬN （ＩS(NPN)／ＩS(PNP)） ＩS(NPN)，ＩS(PNP)：飽和電流 となる。
【０００４】本発明の高速バッファ回路はこのような課
題に着目してなされたものであり、その目的とするとこ
ろは、入力段と出力段との間にレベルシフト回路を挿入
することによって、入出力オフセットおよびドリフトの
発生をなくした高速バッファ回路を提供することにあ
る。
題に着目してなされたものであり、その目的とするとこ
ろは、入力段と出力段との間にレベルシフト回路を挿入
することによって、入出力オフセットおよびドリフトの
発生をなくした高速バッファ回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の高速バッファ回路においては、第１のト
ランジスタと第２のトランジスタのベースが入力端子で
あり、第１のトランジスタのエミッタに第１の電流源と
第６のトランジスタのベースが接続され、第２のトラン
ジスタのエミッタに第２の電流源と第１０のトランジス
タのベースが接続され、第１のトランジスタのコレクタ
に第３のトランジスタのエミッタと第４のトランジスタ
のベースが接続され、第４のトランジスタのコレクタに
第１２のトランジスタのベースと第５のトランジスタの
エミッタが接続され、第５のトランジスタのコレクタ及
びベースに第６のトランジスタのエミッタが接続され、
第２のトランジスタのコレクタに第７のトランジスタの
エミッタと第８のトランジスタのベースが接続され、第
８のトランジスタのコレクタに第１１のトランジスタの
ベースと第９のトランジスタのエミッタが接続され、第
９のトランジスタのコレクタ及びベースに第１０のトラ
ンジスタのエミッタが接続され、第１１，１２のトラン
ジスタのエミッタに出力端子が接続され、第２の電流源
の他方と第３のトランジスタのコレクタ及びベースと第
１０、第１２のトランジスタのコレクタと第４のトラン
ジスタのエミッタに第１の電圧源が接続され、第１の電
流源の他方と第７のトランジスタのコレクタ及びベース
と第８のトランジスタのエミッタと第６，１１のトラン
ジスタのコレクタに第２の電圧源が接続されている。
めに、本発明の高速バッファ回路においては、第１のト
ランジスタと第２のトランジスタのベースが入力端子で
あり、第１のトランジスタのエミッタに第１の電流源と
第６のトランジスタのベースが接続され、第２のトラン
ジスタのエミッタに第２の電流源と第１０のトランジス
タのベースが接続され、第１のトランジスタのコレクタ
に第３のトランジスタのエミッタと第４のトランジスタ
のベースが接続され、第４のトランジスタのコレクタに
第１２のトランジスタのベースと第５のトランジスタの
エミッタが接続され、第５のトランジスタのコレクタ及
びベースに第６のトランジスタのエミッタが接続され、
第２のトランジスタのコレクタに第７のトランジスタの
エミッタと第８のトランジスタのベースが接続され、第
８のトランジスタのコレクタに第１１のトランジスタの
ベースと第９のトランジスタのエミッタが接続され、第
９のトランジスタのコレクタ及びベースに第１０のトラ
ンジスタのエミッタが接続され、第１１，１２のトラン
ジスタのエミッタに出力端子が接続され、第２の電流源
の他方と第３のトランジスタのコレクタ及びベースと第
１０、第１２のトランジスタのコレクタと第４のトラン
ジスタのエミッタに第１の電圧源が接続され、第１の電
流源の他方と第７のトランジスタのコレクタ及びベース
と第８のトランジスタのエミッタと第６，１１のトラン
ジスタのコレクタに第２の電圧源が接続されている。
【０００６】
【作用】すなわち、本発明の高速バッファ回路において
は、入力段と出力段との間にレベルシフト回路が挿入さ
れる。
は、入力段と出力段との間にレベルシフト回路が挿入さ
れる。
【０００７】
【実施例】図１は本発明の一実施例の構成を示す。同図
において、ＮＰＮトランジスタＱ１とＰＮＰトランジス
タＱ２のベースが入力端子であり、ＮＰＮトランジスタ
Ｑ１のエミッタに電流源Ｉ1 とＰＮＰトランジスタＱ６
のベースが接続され、ＰＮＰトランジスタＱ２のエミッ
タに電流源Ｉ2 とＮＰＮトランジスタＱ１０のベースが
接続され、ＮＰＮトランジスタＱ１のコレクタにＮＰＮ
トランジスタＱ３のエミッタとＰＮＰトランジスタＱ４
のベースが接続され、ＰＮＰトランジスタＱ４のコレク
タにＮＰＮトランジスタＱ12のベースとＰＮＰトランジ
スタＱ５のエミッタが接続され、ＰＮＰトランジスタＱ
５のコレクタ及びベースにＰＮＰトランジスタＱ６のエ
ミッタが接続され、ＰＮＰトランジスタＱ２のコレクタ
にＰＮＰトランジスタＱ７のエミッタとＮＰＮトランジ
スタＱ８のベースが接続され、ＮＰＮトランジスタＱ８
のコレクタにＰＮＰトランジスタＱ11のベースとＮＰＮ
トランジスタＱ９のエミッタが接続され、ＮＰＮトラン
ジスタ９のコレクタ及びベースにＮＰＮトランジスタ10
のエミッタが接続され、ＰＮＰトランジスタＱ11、ＮＰ
ＮトランジスタＱ12のエミッタに出力端子が接続され、
電流源Ｉ2 の他方とＮＰＮトランジスタＱ３のコレクタ
及びベースとＮＰＮトランジスタＱ10、ＮＰＮトランジ
スタＱ12のコレクタとＰＮＰトランジスタＱ４のエミッ
タに電圧源Ｖ1 が接続され、電流源Ｉ1 の他方とＰＮＰ
トランジスタＱ７のコレクタ及びベースとＮＰＮトラン
ジスタＱ８のエミッタとＰＮＰトランジスタＱ６、ＰＮ
ＰトランジスタＱ11のコレクタに電圧源Ｖ2 が接続され
ている。上記のような構成において、上記各トランジス
タのベース・エミッタ間電圧をＶBEとし、入力電圧をＶ
IN、出力電圧をＶOUT とすると、 ＶBE(Q1)＝ＶBE(Q3)＝ＶBE(Q4)＝ＶBE(Q5)＝ＶBE(Q6) ＶBE(Q2)＝ＶBE(Q7)＝ＶBE(Q8)＝ＶBE(Q9)＝ＶBE(Q10) であるので ＶOUT ＋ＶBE(Q12) ＝ＶIN−ＶBE(Q1)＋ＶBE(Q6)＋ＶBE(Q5) ＝ＶIN＋ＶBE(Q5) ＶOUT −ＶBE(Q11) ＝ＶIN＋ＶBE(Q2)−ＶBE(Q10) −ＶBE(Q9) ＝ＶIN−ＶBE(Q9) ＶBE(Q12) ＋ＶBE(Q11) ＝ＶBE(Q5)＋ＶBE(Q9) ＝ＶBE(Q1)＋ＶBE(Q2) となり、ここでＩ1 ＝Ｉ2 ならば ＶBE(Q12) ，ＶBE(Q
11) にも同等の電流が流れることとなる。したがってＶ
BE(Q12) ＝ＶBE(Q1)，ＶBE(Q11) ＝ＶBE(Q2)であるので ＶOUT ＝ＶIN となる。
において、ＮＰＮトランジスタＱ１とＰＮＰトランジス
タＱ２のベースが入力端子であり、ＮＰＮトランジスタ
Ｑ１のエミッタに電流源Ｉ1 とＰＮＰトランジスタＱ６
のベースが接続され、ＰＮＰトランジスタＱ２のエミッ
タに電流源Ｉ2 とＮＰＮトランジスタＱ１０のベースが
接続され、ＮＰＮトランジスタＱ１のコレクタにＮＰＮ
トランジスタＱ３のエミッタとＰＮＰトランジスタＱ４
のベースが接続され、ＰＮＰトランジスタＱ４のコレク
タにＮＰＮトランジスタＱ12のベースとＰＮＰトランジ
スタＱ５のエミッタが接続され、ＰＮＰトランジスタＱ
５のコレクタ及びベースにＰＮＰトランジスタＱ６のエ
ミッタが接続され、ＰＮＰトランジスタＱ２のコレクタ
にＰＮＰトランジスタＱ７のエミッタとＮＰＮトランジ
スタＱ８のベースが接続され、ＮＰＮトランジスタＱ８
のコレクタにＰＮＰトランジスタＱ11のベースとＮＰＮ
トランジスタＱ９のエミッタが接続され、ＮＰＮトラン
ジスタ９のコレクタ及びベースにＮＰＮトランジスタ10
のエミッタが接続され、ＰＮＰトランジスタＱ11、ＮＰ
ＮトランジスタＱ12のエミッタに出力端子が接続され、
電流源Ｉ2 の他方とＮＰＮトランジスタＱ３のコレクタ
及びベースとＮＰＮトランジスタＱ10、ＮＰＮトランジ
スタＱ12のコレクタとＰＮＰトランジスタＱ４のエミッ
タに電圧源Ｖ1 が接続され、電流源Ｉ1 の他方とＰＮＰ
トランジスタＱ７のコレクタ及びベースとＮＰＮトラン
ジスタＱ８のエミッタとＰＮＰトランジスタＱ６、ＰＮ
ＰトランジスタＱ11のコレクタに電圧源Ｖ2 が接続され
ている。上記のような構成において、上記各トランジス
タのベース・エミッタ間電圧をＶBEとし、入力電圧をＶ
IN、出力電圧をＶOUT とすると、 ＶBE(Q1)＝ＶBE(Q3)＝ＶBE(Q4)＝ＶBE(Q5)＝ＶBE(Q6) ＶBE(Q2)＝ＶBE(Q7)＝ＶBE(Q8)＝ＶBE(Q9)＝ＶBE(Q10) であるので ＶOUT ＋ＶBE(Q12) ＝ＶIN−ＶBE(Q1)＋ＶBE(Q6)＋ＶBE(Q5) ＝ＶIN＋ＶBE(Q5) ＶOUT −ＶBE(Q11) ＝ＶIN＋ＶBE(Q2)−ＶBE(Q10) −ＶBE(Q9) ＝ＶIN−ＶBE(Q9) ＶBE(Q12) ＋ＶBE(Q11) ＝ＶBE(Q5)＋ＶBE(Q9) ＝ＶBE(Q1)＋ＶBE(Q2) となり、ここでＩ1 ＝Ｉ2 ならば ＶBE(Q12) ，ＶBE(Q
11) にも同等の電流が流れることとなる。したがってＶ
BE(Q12) ＝ＶBE(Q1)，ＶBE(Q11) ＝ＶBE(Q2)であるので ＶOUT ＝ＶIN となる。
【０００８】このように、本実施例においては、入力段
の１対のトランジスタのＶBEによるレベルシフト量と出
力段の１対のトランジスタのＶBEによるレベルシフト量
が違うため入出力オフセットが発生してしまうので、入
出力オフセットが起こらないよう入力段と出力段との間
にレベルシフト回路を挿入してＶOUT ＝ＶINとなるよう
にしている。
の１対のトランジスタのＶBEによるレベルシフト量と出
力段の１対のトランジスタのＶBEによるレベルシフト量
が違うため入出力オフセットが発生してしまうので、入
出力オフセットが起こらないよう入力段と出力段との間
にレベルシフト回路を挿入してＶOUT ＝ＶINとなるよう
にしている。
【０００９】
【発明の効果】以上詳述したように、本発明の高速バッ
ファ回路においては、入力段と出力段との間にレベルシ
フト回路を挿入したので入出力オフセットおよびドリフ
トをなくすことが出来る。
ファ回路においては、入力段と出力段との間にレベルシ
フト回路を挿入したので入出力オフセットおよびドリフ
トをなくすことが出来る。
【図１】本発明の一実施例を示す高速バッファ回路の回
路図である。
路図である。
【図２】従来の高速バッファ回路の回路図である。
Ｑ１、Ｑ３、Ｑ８、Ｑ９、Ｑ10、Ｑ12…ＮＰＮトランジ
スタ、Ｑ２、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ11…ＰＮＰト
ランジスタ、Ｉ1 、Ｉ2 …電流源、Ｖ1 、Ｖ2…電圧
源。
スタ、Ｑ２、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ11…ＰＮＰト
ランジスタ、Ｉ1 、Ｉ2 …電流源、Ｖ1 、Ｖ2…電圧
源。
Claims (1)
- 【請求項１】 第１のトランジスタと第２のトランジス
タのベースが入力端子であり、第１のトランジスタのエ
ミッタに第１の電流源と第６のトランジスタのベースが
接続され、第２のトランジスタのエミッタに第２の電流
源と第１０のトランジスタのベースが接続され、第１の
トランジスタのコレクタに第３のトランジスタのエミッ
タと第４のトランジスタのベースが接続され、第４のト
ランジスタのコレクタに第１２のトランジスタのベース
と第５のトランジスタのエミッタが接続され、第５のト
ランジスタのコレクタ及びベースに第６のトランジスタ
のエミッタが接続され、第２のトランジスタのコレクタ
に第７のトランジスタのエミッタと第８のトランジスタ
のベースが接続され、第８のトランジスタのコレクタに
第１１のトランジスタのベースと第９のトランジスタの
エミッタが接続され、第９のトランジスタのコレクタ及
びベースに第１０のトランジスタのエミッタが接続さ
れ、第１１，１２のトランジスタのエミッタに出力端子
が接続され、第２の電流源の他方と第３のトランジスタ
のコレクタ及びベースと第１０、第１２のトランジスタ
のコレクタと第４のトランジスタのエミッタに第１の電
圧源が接続され、第１の電流源の他方と第７のトランジ
スタのコレクタ及びベースと第８のトランジスタのエミ
ッタと第６，１１のトランジスタのコレクタに第２の電
圧源が接続されたことを特徴とする高速バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096647A JPH05291917A (ja) | 1992-04-16 | 1992-04-16 | 高速バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096647A JPH05291917A (ja) | 1992-04-16 | 1992-04-16 | 高速バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291917A true JPH05291917A (ja) | 1993-11-05 |
Family
ID=14170624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4096647A Withdrawn JPH05291917A (ja) | 1992-04-16 | 1992-04-16 | 高速バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
-
1992
- 1992-04-16 JP JP4096647A patent/JPH05291917A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
| KR100698952B1 (ko) * | 2002-11-06 | 2007-03-23 | 미쓰비시덴키 가부시키가이샤 | 샘플홀드회로 및 그것을 사용한 화상표시장치 |
| CN100375144C (zh) * | 2002-11-06 | 2008-03-12 | 三菱电机株式会社 | 采样保持电路以及使用它的图像显示装置 |
| US7573451B2 (en) | 2002-11-06 | 2009-08-11 | Mitsubishi Denki Kabushiki Kaisha | Sample hold circuit and image display device using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |