JPH05291933A - 高速バッファ回路 - Google Patents
高速バッファ回路Info
- Publication number
- JPH05291933A JPH05291933A JP4094478A JP9447892A JPH05291933A JP H05291933 A JPH05291933 A JP H05291933A JP 4094478 A JP4094478 A JP 4094478A JP 9447892 A JP9447892 A JP 9447892A JP H05291933 A JPH05291933 A JP H05291933A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- vbe
- emitter
- base
- collector
- Prior art date
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- Withdrawn
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Abstract
(57)【要約】
【目的】入出力オフセットのない高速バッファ回路を提
供する。 【構成】トランジスタＱ１〜Ｑ12、電流、電圧源I1,I2,
V1,V2 としたとき、Ｑ１とＱ２のベースが入力端子であ
り、Ｑ１のエミッタにＱ８のコレクタ及びＱ６のベース
が、Ｑ２のエミッタにＱ４のコレクタ及びＱ10のベース
が、Ｑ10のコレクタにＱ３のエミッタ及びＱ４のベース
が、Ｑ10のエミッタにＱ９のエミッタが、Ｑ９のコレク
タ及びベースにＱ11のベース及びＩ1 が接続され、Ｑ７
のエミッタにＱ８のベース及びＱ６のコレクタが、Ｑ６
のエミッタにＱ５のエミッタが、Ｑ５のコレクタ及びベ
ースにＩ2 及びＱ12のベースが、Ｑ11、Ｑ12のエミッタ
に出力端子が、Ｉ2 の他方とＱ３のコレクタ及びベース
とＱ１、Ｑ12のコレクタとＱ４のエミッタにＶ1 が、Ｉ
1 の他方とＱ７のコレクタ及びベースとＱ８のエミッタ
とＱ２、Ｑ11のコレクタにＶ2 が接続される。
供する。 【構成】トランジスタＱ１〜Ｑ12、電流、電圧源I1,I2,
V1,V2 としたとき、Ｑ１とＱ２のベースが入力端子であ
り、Ｑ１のエミッタにＱ８のコレクタ及びＱ６のベース
が、Ｑ２のエミッタにＱ４のコレクタ及びＱ10のベース
が、Ｑ10のコレクタにＱ３のエミッタ及びＱ４のベース
が、Ｑ10のエミッタにＱ９のエミッタが、Ｑ９のコレク
タ及びベースにＱ11のベース及びＩ1 が接続され、Ｑ７
のエミッタにＱ８のベース及びＱ６のコレクタが、Ｑ６
のエミッタにＱ５のエミッタが、Ｑ５のコレクタ及びベ
ースにＩ2 及びＱ12のベースが、Ｑ11、Ｑ12のエミッタ
に出力端子が、Ｉ2 の他方とＱ３のコレクタ及びベース
とＱ１、Ｑ12のコレクタとＱ４のエミッタにＶ1 が、Ｉ
1 の他方とＱ７のコレクタ及びベースとＱ８のエミッタ
とＱ２、Ｑ11のコレクタにＶ2 が接続される。
Description
【０００１】
【産業上の利用分野】本発明は高速バッファ回路に係わ
るものである。
るものである。
【０００２】
【従来の技術】図２は従来の高速バッファ回路の一構成
例を示す図である。同図から明らかなように、この高速
バッファ回路はＱ21，Ｑ23のＮＰＮトランジスタ、Ｑ2
2，Ｑ24のＰＮＰトランジスタとＩ21，Ｉ22の電流源、
Ｖ21，Ｖ22の電圧源で構成される。
例を示す図である。同図から明らかなように、この高速
バッファ回路はＱ21，Ｑ23のＮＰＮトランジスタ、Ｑ2
2，Ｑ24のＰＮＰトランジスタとＩ21，Ｉ22の電流源、
Ｖ21，Ｖ22の電圧源で構成される。
【０００３】
【発明が解決しようとする課題】しかしながら、入出力
オフセットおよびドリフトがＮＰＮトランジスタとＰＮ
Ｐトランジスタのベース・エミッタ間電圧ＶBEの違いに
より起こってしまう。従って入出力の関係は ＶOUT ＋ＶBE(Q23) ＝ＶIN＋ＶBE(Q22) ＶOUT −ＶBE(Q24) ＝ＶIN−ＶBE(Q21) となり ＶBE(Q23) ＋ＶBE(Q24) ＝ＶBE(Q22) ＋ＶBE(Q21) Ｉ21，Ｉ22が等しいならばＱ23，Ｑ24にも同等の電流が
ながれる。したがって ＶOUT ＝ＶIN＋ＶOFFSET（オフセット電圧） ここでのＶOFFSETは ＶOFFSET＝ＶT*ＬN （ＩS(NPN)／ＩS(PNP)） ＩS(NPN)，ＩS(PNP)：飽和電流 となる。
オフセットおよびドリフトがＮＰＮトランジスタとＰＮ
Ｐトランジスタのベース・エミッタ間電圧ＶBEの違いに
より起こってしまう。従って入出力の関係は ＶOUT ＋ＶBE(Q23) ＝ＶIN＋ＶBE(Q22) ＶOUT −ＶBE(Q24) ＝ＶIN−ＶBE(Q21) となり ＶBE(Q23) ＋ＶBE(Q24) ＝ＶBE(Q22) ＋ＶBE(Q21) Ｉ21，Ｉ22が等しいならばＱ23，Ｑ24にも同等の電流が
ながれる。したがって ＶOUT ＝ＶIN＋ＶOFFSET（オフセット電圧） ここでのＶOFFSETは ＶOFFSET＝ＶT*ＬN （ＩS(NPN)／ＩS(PNP)） ＩS(NPN)，ＩS(PNP)：飽和電流 となる。
【０００４】本発明の高速バッファ回路はこのような課
題に着目してなされたものであり、その目的とするとこ
ろは、入力段と出力段との間にレベルシフト回路を挿入
することによって、入力オフセット及びドリフトの発生
をなくした高速バッファ回路を提供することにある。
題に着目してなされたものであり、その目的とするとこ
ろは、入力段と出力段との間にレベルシフト回路を挿入
することによって、入力オフセット及びドリフトの発生
をなくした高速バッファ回路を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の高速バッファ回路においては、第１のト
ランジスタと第２のトランジスタのベースが入力端子で
あり、第１のトランジスタのエミッタに第８のトランジ
スタのコレクタ及び第６のトランジスタのベースが接続
され、第２のトランジスタのエミッタに第４のトランジ
スタのコレクタ及び第１０のトランジスタのベースが接
続され、第１０のトランジスタのコレクタに第３のトラ
ンジスタのエミッタ及び第４のトランジスタのベースが
接続され、第１０のトランジスタのエミッタに第９のト
ランジスタのエミッタが接続され、第９のトランジスタ
のコレクタ及びベースに第１１のトランジスタのベース
及び第１の電流源が接続され、第７のトランジスタのエ
ミッタに第８のトランジスタのベース及び第６のトラン
ジスタのコレクタが接続され、第６のトランジスタのエ
ミッタに第５のトランジスタのエミッタが接続され、第
５のトランジスタのコレクタ及びベースに第２の電流源
及び第１２のトランジスタのベースが接続され、第１
１，１２のトランジスタのエミッタに出力端子が接続さ
れ、第２の電流源の他方と第３のトランジスタのコレク
タ及びベースと第１、第１２のトランジスタのコレクタ
と第４のトランジスタのエミッタに第１の電圧源が、第
１の電流源の他方と第７のトランジスタのコレクタ及び
ベースと第８のトランジスタのエミッタと第２，１１の
トランジスタのコレクタに第２の電圧源が接続される。
めに、本発明の高速バッファ回路においては、第１のト
ランジスタと第２のトランジスタのベースが入力端子で
あり、第１のトランジスタのエミッタに第８のトランジ
スタのコレクタ及び第６のトランジスタのベースが接続
され、第２のトランジスタのエミッタに第４のトランジ
スタのコレクタ及び第１０のトランジスタのベースが接
続され、第１０のトランジスタのコレクタに第３のトラ
ンジスタのエミッタ及び第４のトランジスタのベースが
接続され、第１０のトランジスタのエミッタに第９のト
ランジスタのエミッタが接続され、第９のトランジスタ
のコレクタ及びベースに第１１のトランジスタのベース
及び第１の電流源が接続され、第７のトランジスタのエ
ミッタに第８のトランジスタのベース及び第６のトラン
ジスタのコレクタが接続され、第６のトランジスタのエ
ミッタに第５のトランジスタのエミッタが接続され、第
５のトランジスタのコレクタ及びベースに第２の電流源
及び第１２のトランジスタのベースが接続され、第１
１，１２のトランジスタのエミッタに出力端子が接続さ
れ、第２の電流源の他方と第３のトランジスタのコレク
タ及びベースと第１、第１２のトランジスタのコレクタ
と第４のトランジスタのエミッタに第１の電圧源が、第
１の電流源の他方と第７のトランジスタのコレクタ及び
ベースと第８のトランジスタのエミッタと第２，１１の
トランジスタのコレクタに第２の電圧源が接続される。
【０００６】
【作用】すなわち、本発明の高速バッファ回路において
は、入力段と出力段との間にレベルシフト回路が挿入さ
れる。
は、入力段と出力段との間にレベルシフト回路が挿入さ
れる。
【０００７】
【実施例】図１は本発明の一実施例の構成を示す。同図
において、ＮＰＮトランジスタＱ１とＰＮＰトランジス
タＱ２のベースが入力端子であり、ＮＰＮトランジスタ
Ｑ１のエミッタにＮＰＮトランジスタＱ８のコレクタ及
びＰＮＰトランジスタＱ６のベースが接続され、ＰＮＰ
トランジスタＱ２のエミッタにＰＮＰトランジスタＱ４
のコレクタ及びＮＰＮトランジスタＱ10のベースが接続
され、ＮＰＮトランジスタＱ10のコレクタにＮＰＮトラ
ンジスタＱ３のエミッタ及びＰＮＰトランジスタＱ４の
ベースが接続され、ＮＰＮトランジスタＱ10のエミッタ
にＰＮＰトランジスタＱ９のエミッタが接続され、ＰＮ
ＰトランジスタＱ９のコレクタ及びベースにＰＮＰトラ
ンジスタＱ11のベース及び電流源Ｉ1 が接続され、ＰＮ
ＰトランジスタＱ７のエミッタにＮＰＮトランジスタＱ
８のベース及びＰＮＰトランジスタＱ６のコレクタが接
続され、ＰＮＰトランジスタＱ６のエミッタにＮＰＮト
ランジスタＱ５のエミッタが接続され、ＮＰＮトランジ
スタＱ５のコレクタ及びベースに電流源Ｉ2 及びＮＰＮ
トランジスタＱ12のベースが接続され、ＰＮＰ、ＮＰＮ
トランジスタＱ11、Ｑ12のエミッタに出力端子が接続さ
れ、電流源Ｉ2 の他方とＮＰＮトランジスタＱ３のコレ
クタ及びベースとＮＰＮトランジスタＱ１、Ｑ12のコレ
クタとＰＮＰトランジスタＱ４のエミッタに電圧源Ｖ1
が接続され、電流源Ｉ1 の他方とＰＮＰトランジスタＱ
７のコレクタ及びベースとＮＰＮトランジスタＱ８のエ
ミッタとＰＮＰトランジスタＱ２、Ｑ11のコレクタに電
圧源Ｖ2 が接続されている。上記のような構成におい
て、上記各トランジスタのベース・エミッタ間電圧をＶ
BEとし、入力電圧をＶIN、出力電圧をＶOUT とすると、 ＶBE(Q1)＝ＶBE(Q6)＝ＶBE(Q7)＝ＶBE(Q8) ＶBE(Q2)＝ＶBE(Q3)＝ＶBE(Q4)＝ＶBE(Q10) であるので ＶOUT ＋ＶBE(Q12) ＝ＶIN−ＶBE(Q1)＋ＶBE(Q6)＋ＶBE(Q5) ＝ＶIN＋ＶBE(Q5) ＶOUT −ＶBE(Q11) ＝ＶIN＋ＶBE(Q2)−ＶBE(Q10) −ＶBE(Q9) ＝ＶIN−ＶBE(Q9) ＶBE(Q12) ＋ＶBE(Q11) ＝ＶBE(Q5)＋ＶBE(Q9) となり、ここでＩ1 ＝Ｉ2 ならば ＶBE(Q12) ，ＶBE(Q
11) にも同等の電流が流れることとなる。したがってＶ
BE(Q12) ＝ＶBE(Q5)，ＶBE(Q11) ＝ＶBE(Q9)であるので ＶOUT ＝ＶIN となる。
において、ＮＰＮトランジスタＱ１とＰＮＰトランジス
タＱ２のベースが入力端子であり、ＮＰＮトランジスタ
Ｑ１のエミッタにＮＰＮトランジスタＱ８のコレクタ及
びＰＮＰトランジスタＱ６のベースが接続され、ＰＮＰ
トランジスタＱ２のエミッタにＰＮＰトランジスタＱ４
のコレクタ及びＮＰＮトランジスタＱ10のベースが接続
され、ＮＰＮトランジスタＱ10のコレクタにＮＰＮトラ
ンジスタＱ３のエミッタ及びＰＮＰトランジスタＱ４の
ベースが接続され、ＮＰＮトランジスタＱ10のエミッタ
にＰＮＰトランジスタＱ９のエミッタが接続され、ＰＮ
ＰトランジスタＱ９のコレクタ及びベースにＰＮＰトラ
ンジスタＱ11のベース及び電流源Ｉ1 が接続され、ＰＮ
ＰトランジスタＱ７のエミッタにＮＰＮトランジスタＱ
８のベース及びＰＮＰトランジスタＱ６のコレクタが接
続され、ＰＮＰトランジスタＱ６のエミッタにＮＰＮト
ランジスタＱ５のエミッタが接続され、ＮＰＮトランジ
スタＱ５のコレクタ及びベースに電流源Ｉ2 及びＮＰＮ
トランジスタＱ12のベースが接続され、ＰＮＰ、ＮＰＮ
トランジスタＱ11、Ｑ12のエミッタに出力端子が接続さ
れ、電流源Ｉ2 の他方とＮＰＮトランジスタＱ３のコレ
クタ及びベースとＮＰＮトランジスタＱ１、Ｑ12のコレ
クタとＰＮＰトランジスタＱ４のエミッタに電圧源Ｖ1
が接続され、電流源Ｉ1 の他方とＰＮＰトランジスタＱ
７のコレクタ及びベースとＮＰＮトランジスタＱ８のエ
ミッタとＰＮＰトランジスタＱ２、Ｑ11のコレクタに電
圧源Ｖ2 が接続されている。上記のような構成におい
て、上記各トランジスタのベース・エミッタ間電圧をＶ
BEとし、入力電圧をＶIN、出力電圧をＶOUT とすると、 ＶBE(Q1)＝ＶBE(Q6)＝ＶBE(Q7)＝ＶBE(Q8) ＶBE(Q2)＝ＶBE(Q3)＝ＶBE(Q4)＝ＶBE(Q10) であるので ＶOUT ＋ＶBE(Q12) ＝ＶIN−ＶBE(Q1)＋ＶBE(Q6)＋ＶBE(Q5) ＝ＶIN＋ＶBE(Q5) ＶOUT −ＶBE(Q11) ＝ＶIN＋ＶBE(Q2)−ＶBE(Q10) −ＶBE(Q9) ＝ＶIN−ＶBE(Q9) ＶBE(Q12) ＋ＶBE(Q11) ＝ＶBE(Q5)＋ＶBE(Q9) となり、ここでＩ1 ＝Ｉ2 ならば ＶBE(Q12) ，ＶBE(Q
11) にも同等の電流が流れることとなる。したがってＶ
BE(Q12) ＝ＶBE(Q5)，ＶBE(Q11) ＝ＶBE(Q9)であるので ＶOUT ＝ＶIN となる。
【０００８】このように、本実施例においては、入力段
の１対のトランジスタのＶBEによるレベルシフト量と出
力段の１対のトランジスタのＶBEによるレベルシフト量
が違うため入出力オフセットが発生してしまうので、入
出力オフセットが起こらないよう入力段と出力段との間
にレベルシフト回路を挿入してＶOUT ＝ＶINとなるよう
にしている。
の１対のトランジスタのＶBEによるレベルシフト量と出
力段の１対のトランジスタのＶBEによるレベルシフト量
が違うため入出力オフセットが発生してしまうので、入
出力オフセットが起こらないよう入力段と出力段との間
にレベルシフト回路を挿入してＶOUT ＝ＶINとなるよう
にしている。
【０００９】
【発明の効果】以上詳述したように、本発明の高速バッ
ファ回路においては、入力段と出力段との間にレベルシ
フト回路を挿入したので入出力オフセット及びドリフト
をなくすことができる。
ファ回路においては、入力段と出力段との間にレベルシ
フト回路を挿入したので入出力オフセット及びドリフト
をなくすことができる。
【図１】本発明の一実施例を示す高速バッファ回路の回
路図である。
路図である。
【図２】従来の高速バッファ回路の回路図である。
Ｑ１、Ｑ３、Ｑ５、Ｑ８、Ｑ１０、Ｑ12…ＮＰＮトラン
ジスタ、Ｑ２、Ｑ４、Ｑ６、Ｑ７、Ｑ11…ＰＮＰトラン
ジスタ、Ｉ1 、Ｉ2 …電流源、Ｖ1 、Ｖ2 …電圧源。
ジスタ、Ｑ２、Ｑ４、Ｑ６、Ｑ７、Ｑ11…ＰＮＰトラン
ジスタ、Ｉ1 、Ｉ2 …電流源、Ｖ1 、Ｖ2 …電圧源。
Claims (1)
- 【請求項１】 第１のトランジスタと第２のトランジス
タのベースが入力端子であり、第１のトランジスタのエ
ミッタに第８のトランジスタのコレクタ及び第６のトラ
ンジスタのベースが接続され、第２のトランジスタのエ
ミッタに第４のトランジスタのコレクタ及び第１０のト
ランジスタのベースが接続され、第１０のトランジスタ
のコレクタに第３のトランジスタのエミッタ及び第４の
トランジスタのベースが接続され、第１０のトランジス
タのエミッタに第９のトランジスタのエミッタが接続さ
れ、第９のトランジスタのコレクタ及びベースに第１１
のトランジスタのベース及び第１の電流源が接続され、
第７のトランジスタのエミッタに第８のトランジスタの
ベース及び第６のトランジスタのコレクタが接続され、
第６のトランジスタのエミッタに第５のトランジスタの
エミッタが接続され、第５のトランジスタのコレクタ及
びベースに第２の電流源及び第１２のトランジスタのベ
ースが接続され、第１１，１２のトランジスタのエミッ
タに出力端子が接続され、第２の電流源の他方と第３の
トランジスタのコレクタ及びベースと第１、第１２のト
ランジスタのコレクタと第４のトランジスタのエミッタ
に第１の電圧源が、第１の電流源の他方と第７のトラン
ジスタのコレクタ及びベースと第８のトランジスタのエ
ミッタと第２，１１のトランジスタのコレクタに第２の
電圧源が接続されたことを特徴とする高速バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094478A JPH05291933A (ja) | 1992-04-14 | 1992-04-14 | 高速バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094478A JPH05291933A (ja) | 1992-04-14 | 1992-04-14 | 高速バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291933A true JPH05291933A (ja) | 1993-11-05 |
Family
ID=14111392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094478A Withdrawn JPH05291933A (ja) | 1992-04-14 | 1992-04-14 | 高速バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291933A (ja) |
-
1992
- 1992-04-14 JP JP4094478A patent/JPH05291933A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |