JPH06335237A - 半導体回路装置およびそのパルス生成方法 - Google Patents

Abstract

(57)【要約】 【目的】この発明は条件が変化しても、正常なパルス信
号を発生できる回路を備えた半導体回路装置及びそのパ
ルス生成方法を提供しようとするものである。 【構成】基本パルスＱ０，Ｑ１に基いて、互いに位相の
異なるパルス信号φ１〜φ４を生成するパルス信号生成
回路１６-1と、パルス信号φ１〜φ４によって駆動され
るチャ−ジポンプ回路とを具備する。そして、生成回路
１６-1を、基本パルスＱ０，Ｑ１をカウントし、このカ
ウント内容に基いてパルス信号φ１〜φ４を生成するよ
うに構成したことを主要な特徴としている。この構成で
あると、基本パルスＱ０，Ｑ１をカウントしてパルス信
号φ１〜φ４を生成するために、条件の変化、例えば基
本パルスの周波数が変化しても、各パルス信号φ１〜φ
４の動作タイミングが常に一定の比率とされる。従っ
て、条件が変化しても、従来のようにパルス信号のマッ
チングがくずれ、目的と異なるパルス波形パタ−ンが発
生したりせず、常に正常なパルスを生成することができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体回路装置および
そのパルス生成方法に係わり、特にチャ−ジポンプ回路
を駆動させるための駆動回路装置と、チャ−ジポンプ回
路を駆動させるためのパルスを生成する方法に関する。

【０００２】

【従来の技術】従来、電位を正に昇圧する、あるいは負
に昇圧する回路装置として、チャ−ジポンプ回路が良く
知られている。チャ−ジポンプ回路は、ＥＥＰＲＯＭ等
に用いられており、例えば電源電圧ＶＣＣよりも高い、
正のある電圧ＶＰＰ、あるいは接地電位ＶＳＳよりも低
い、負のある電圧ＶＢＢの生成等に使用されている。

【０００３】通常、チャ−ジポンプ回路は、互いに位相
の異なったパルス信号により、駆動される。図26は、そ
のようなパルス信号を発生して、チャ−ジポンプ回路を
駆動させる駆動回路の従来例を示すブロック図である。

【０００４】図26に示すように、駆動回路１００には初
期動作を与えるリセット信号RESETが入力される。駆動
回路１００はリセット信号RESET を受け、二相のパルス
信号φ１、φ２を出力する。これらのパルス信号φ１、
φ２は、チャ−ジポンプ回路１０２に入力される。チャ
−ジポンプ回路１０２は、パルス信号φ１、φ２を受
け、電源電圧ＶＣＣを、電源電圧ＶＣＣよりも高い、正
のある電圧ＶＰＰに昇圧する。

【０００５】図27は、図26に示す駆動回路の回路図であ
る。駆動回路１００は、基本パルス発振回路１０４、パ
ルス信号生成回路１０６とから構成される。生成回路１
０６は、遅延回路１０８、および論理を合成するための
各種の論理ゲ−トから構成される。

【０００６】まず、発振回路１０４は、リセット信号RE
SET を受けることにより、基本パルスＱを発生する。こ
の基本パルスＱは生成回路１０６に入力される。基本パ
ルスＱは、生成回路１０６内で、ＮＡＮＤゲ−ト１１０
の第１入力、およびＮＯＲゲ−ト１１２の第１入力に直
接に入力される。また、遅延回路１０８を介して、ＮＡ
ＮＤゲ−ト１１０の第２入力、およびＮＯＲゲ−ト１１
２の第２入力に入力される。ＮＯＲゲ−ト１１２の出力
は、第１パルスφ１となり、ＮＡＮＤゲ−ト１１０の出
力はインバ−タ１１４を介してから、第２パルスφ２と
なる。

【０００７】図28は、図27に示す生成回路１０６の入力
波形、および出力波形を示す波形図である。図28に示す
ように、基本パルスＱが“Ｌ”レベルから“Ｈ”レベル
となった時刻（本明細書では、以下、立ち上がりとい
う）に、第１パルスφ１が“Ｈ”レベルから“Ｌ”レベ
ル（本明細書では、以下、立ち下がりという）となる。
この時刻から所定時間τだけ遅れて、第２パルスφ２が
立ち上がる。第２パルスφ２は、基本パルスＱが立ち下
がった時刻に立ち下がる。この時刻から所定時間τだけ
遅れて、第１パルスφ１が立ち上がり、第１パルスφ１
は、基本パルスＱが立ち上がる時刻に立ち下がる。

【０００８】ところで、半導体集積回路では、集積回路
を構成するトランジスタや抵抗、およびキャパシタとい
った各素子の特性に、電源電圧や温度、および製造中の
加工ばらつきによる依存性がある。このため、各素子の
組み合わせ構成によっては、上記依存性による回路特性
に、差が生ずる。

【０００９】図27に示すような駆動回路１００では、パ
ルス信号φ１、φ２を生成するために、発振回路１０
４、遅延回路１０８を組み合わせている。特に遅延回路
１０８は、直列に接続されたインバ−タ１１６、１１８
から構成される。発振回路１０４における上記依存性
と、遅延回路１０８のそれとには違いがある。この違い
により、回路特性に影響を及ぼす度合いにはそれぞれ、
差が生じている。結果、発振回路１０４と遅延回路１０
８とによって生成される各パルス信号のマッチングがく
ずれやすい。

【００１０】図29（ａ）〜（ｃ）は、パルス信号のマッ
チングのくずれの一例を示す図である。図29（ａ）は、
基本パルスＱの周期Ｔが長くなった（周波数が低くなっ
た）例を示している。この時には、パルスφ１、φ２の
“Ｈ”レベル出力期間が長くなり、一方、遅延時間τは
相対的に短くなる。このため、遅延時間にマ−ジンがな
くなり、他の回路の特性変動、例えば論理合成のための
ゲ−ト特性の変動等を加味すると、パルスφ１、φ２が
互いにオ−バ−ラップすることも考えられる。パルスφ
１、φ２が互いにオ−バ−ラップすると、チャ−ジポン
プ回路１０２の電荷転送効率が低下する。

【００１１】また、パルスφ１、φ２が互いにオ−バ−
ラップしなくても、発振回路１０４の周波数の低下に伴
って、パルスφ１、φ２の周波数も低くなるため、チャ
−ジポンプ回路１０２の動作が緩慢となり、昇圧能力が
低下する。この問題を解消するには、チャ−ジポンプ回
路１０２のキャパシタの容量を大きくしておけばよい
が、それは回路パタ−ンの面積増大を招き、集積度を低
下させる。

【００１２】図29（ｂ）は基本パルスＱの周期Ｔが短く
なった（周波数が高くなった）例を示している。この時
には、上記と逆にパルスφ１、φ２の“Ｈ”レベル出力
期間が短くなり、一方、遅延時間τは相対的に長くな
る。基本パルスＱの周波数がさらに高くなり、遅延時間
τが基本パルスＱの半周期以上となると、図29（ｃ）に
示すように、生成回路１０６が、パルスφ１、φ２をほ
とんど発しなくなる。

【００１３】以上のように、従来の駆動回路装置を備え
た半導体回路装置では、条件の変化により、パルス信号
のマッチングがくずれ、目的と異なるパルス波形パタ−
ンが発生し、チャ−ジポンプ回路１０２が正常に動作し
なくなる、という問題を抱えている。

【００１４】

【発明が解決しようとする課題】この発明は上記の点に
鑑み為されたもので、その目的は、条件が変化しても、
正常なパルス信号を発生できる回路を備えた半導体回路
装置、およびそのパルス生成方法を提供することにあ
る。

【００１５】

【課題を解決するための手段】この発明の半導体回路装
置では、入力信号に基いて、互いに位相の異なる複数の
パルス信号を生成する生成手段と、前記複数のパルス信
号によって駆動される昇圧手段とを具備する。そして、
前記生成手段を、入力信号をカウントし、このカウント
内容に基いて複数のパルス信号を生成するように構成し
たことを特徴としている。

【００１６】また、この発明のパルス生成方法では、発
振回路からの発振出力をカウントすることによって、互
いに位相の異なる複数のパルスを、パルス幅が一定の比
率を維持するように生成することを特徴としている。

【００１７】

【作用】上記構成の半導体回路装置およびパルス生成方
法であると、入力信号をカウントし、このカウント内容
に基いて複数のパルス信号を生成するために、生成手段
が条件により正常に動作しなくなる、という問題が解決
される。

【００１８】即ち、入力信号をカウントし、このカウン
ト内容に基いて複数のパルス信号を生成するために、条
件の変化、例えば入力信号の周波数が変化しても、各パ
ルス信号を、その動作タイミングが、常に一定の比率と
されるように生成できる。

【００１９】従って、条件が変化しても、従来のように
パルス信号のマッチングがくずれ、目的と異なるパルス
波形パタ−ンが発生したりせず、常に正常なパルスを発
することができる。

【００２０】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において全図にわたり共通の部分
には共通の参照符号を付すことで重複する説明を避ける
ことにする。

【００２１】図１は、この発明の第１の実施例に関わる
半導体回路装置が具備する駆動回路の構成を示す回路
図、図２は、図１に示すカウンタ回路の構成を示す回路
図、図３は、この発明の第１の実施例に関わる半導体回
路装置の概略的な構成を示すブロック図である。

【００２２】まず、第１の実施例に関わる半導体回路装
置の概略構成から説明する。図３に示すように、駆動回
路１０-1には初期動作を与えるリセット信号RESETが入
力される。駆動回路１０-1はリセット信号RESET を受
け、四相のパルス信号φ１、φ２、φ３、およびφ４を
出力する。これらのパルス信号φ１〜φ４は、チャ−ジ
ポンプ回路１２-1に入力される。チャ−ジポンプ回路１
２-1は、パルス信号φ１〜φ４を受け、電源電圧ＶＣＣ
を、この電源電圧ＶＣＣよりも高いある電圧ＶＰＰに昇
圧する。

【００２３】次に、第１の実施例に関わる半導体回路装
置が具備する駆動回路１０-1について説明する。図１に
示すように、駆動回路１０-1は、基本パルス発振回路１
４-1、パルス信号生成回路１６-1とから構成される。そ
して、生成回路１６-1は、バイナリカウンタ回路１８-
1、１８-2、１８-3、および論理を合成するための各種
論理ゲ−トとから構成される。

【００２４】まず、発振回路１４-1は、リセット信号RE
SET を受けることにより、第１基本パルスＱ０、および
第２基本パルスＱ１を発生する。第１基本パルスＱ０の
周期と第２基本パルスＱ１の周期Ｔとは互いに同じであ
り、また、第２基本パルスＱ１は、第１基本パルスＱ０
に対して四分の一周期だけ遅れる。

【００２５】第１基本パルスＱ０は、第１バイナリカウ
ンタ１８-1に入力される。第１バイナリカウンタ１８-1
の出力はインバ−タ２０-1の入力に接続され、インバ−
タ２０-1の出力はＮＡＮＤゲ−ト２２-1の第１の入力に
接続されるとともに、ＮＯＲゲ−ト２４-1の第１入力、
およびＮＯＲゲ−ト２４-2の第１入力に接続される。Ｎ
ＯＲゲ−ト２４-1の出力は第４パルス信号φ４となり、
ＮＯＲゲ−ト２４-2の出力は第３パルス信号φ３とな
る。

【００２６】第２基本パルスＱ１は、第２バイナリカウ
ンタ１８-2に入力されるとともに、インバ−タ２０-2の
入力、およびＮＡＮＤゲ−ト２２-2の第１入力に入力さ
れる。インバ−タ２０-2の出力は、ＮＡＮＤゲ−ト２２
-1の第２入力に接続される。ＮＡＮＤゲ−ト２２-1の出
力は、ＮＡＮＤゲ−ト２２-3の第１入力に接続されると
ともに、ＮＡＮＤゲ−ト２２-4の第１入力に接続され
る。

【００２７】第２バイナリカウンタ１８-2の出力はＮＡ
ＮＤゲ−ト２２-2の第２入力に接続される。ＮＡＮＤゲ
−ト２２-2の出力はインバ−タ２０-3の入力に接続さ
れ、インバ−タ２０-3の出力は第３バイナリカウンタ１
８-3の入力に接続される。第３バイナリカウンタの出力
はＮＡＮＤゲ−ト２２-3の第２入力に接続されるととも
に、インバ−タ２０-4の入力に接続される。インバ−タ
２０-4の出力はＮＡＮＤゲ−ト２２-4の第２入力に接続
される。

【００２８】ＮＡＮＤゲ−ト２２-3の出力は、第１パル
ス信号φ１となるとともに、ＮＯＲゲ−ト２４-1の第２
入力に接続される。また、ＮＡＮＤゲ−ト２２-4の出力
は、第２パルス信号φ２となるとともに、ＮＯＲゲ−ト
２４-2の第２入力に接続される。

【００２９】次に、バイナリカウンタ１８-1〜１８-3の
構成について説明する。図２に示すように、バイナリカ
ウンタは、入力信号INをクロック信号としてオン／オフ
するクロックドインバ−タ２６-1、２６-2、２６-3、お
よび２６-4を含む。クロックドインバ−タ２６-1と２６
-4は同相のクロックで駆動され、一方、クロックドイン
バ−タ２６-2と２６-3は逆相のクロックで駆動される。

【００３０】クロックドインバ−タ２６-1の出力は、通
常構成のインバ−タ２８-1の入力に接続されるととも
に、クロックドインバ−タ２６-3の入力に接続される。
インバ−タ２８-1の出力はクロックドインバ−タ２６-2
の入力に接続され、クロックドインバ−タ２６-2の出力
はクロックドインバ−タ２６-3の入力に接続される。

【００３１】クロックドインバ−タ２６-3の出力は、通
常構成のインバ−タ２８-2の入力に接続されるととも
に、通常構成のインバ−タ２８-3の入力に接続される。
インバ−タ２８-2の出力はクロックドインバ−タ２６-4
の入力に接続されるともに、クロックドインバ−タ２６
-1の入力に接続される。クロックドインバ−タ２６-4の
出力は、通常構成のインバ−タ２８-3の入力に接続され
る。インバ−タ２８-3の出力は出力信号OUT となる。

【００３２】図１に示される第１バイナリカウンタ１８
-1では入力信号INが第１基本パルスＱ０であり、その出
力信号OUT をインバ−タ２０-1に供給する。同様に第２
バイナリカウンタ１８-2では入力信号INが第２基本パル
スＱ１である。そして、その出力信号OUT をＮＡＮＤゲ
−ト２２-2に供給する。第３バイナリカウンタ１８-3で
は入力信号INがインバ−タ２０-3の出力であり、その出
力信号OUT をＮＡＮＤゲ−ト２２-3の第２入力に供給す
るとともに、インバ−タ２０-4に供給する。

【００３３】尚、図２に示すバイナリカウンタには、そ
の初期動作を与えるための回路を付加しても良い。図２
に示すバイナリカウンタの動作の概要は、入力信号INが
立ち下がる時刻に、出力信号OUT が立ち下がる、あるい
は立ち上がる。しかし、入力信号INが立ち上がる時刻に
は、出力信号OUT が変化しないものである。

【００３４】次に、図１に示すパルス信号生成回路１６
-1の動作について説明する。図５は、図１に示す生成回
路１６-1の入力波形、および出力波形を示す波形図であ
る。

【００３５】図５において、参照符号Ｔは、第１基本パ
ルスＱ０、あるいは第２基本パルスＱ１の周期を表して
いる。期間τ１は、第１パルス信号φ１の立ち上がりか
ら第２パルス信号φ２の立ち下がりまで、および第２パ
ルス信号φ２の立ち上がりから第１パルス信号φ１の立
ち下がりまでの期間を示している。

【００３６】同様に期間τ２は、第２パルス信号φ２の
立ち下がりから第３パルスφ３の立ち上がりまで、およ
び第３パルス信号φ３の立ち下がりから第２パルスφ２
の立ち上がりまでの期間を示している。また、期間τ２
は、第１パルス信号φ１の立ち下がりから第４パルスφ
４の立ち上がりまで、および第４パルス信号φ４の立ち
下がりから第１パルスφ１の立ち上がりまでの期間でも
ある。

【００３７】期間τ３は、第３パルス信号φ３、および
第４パルス信号φ４が“Ｈ”レベルとなっている期間を
示している。図１に示す生成回路１６-1の構成である
と、動作タイミングの比が（１）式のように設定され
る。

【００３８】 τ１ ： τ２ ： τ３ ＝ ２ ： １ ： ４ … （１） 図６（ａ）に、第１基本パルスＱ０および第２基本パル
スＱ１の周期Ｔが長くなった（周波数が低くなった）例
を示し、図６（ｂ）に、第１基本パルスＱ０および第２
基本パルスＱ１の周期Ｔが短くなった（周波数が高くな
った）例を示す。

【００３９】この発明の第１の実施例に関わる半導体回
路装置によれば、電源電圧ＶＣＣやトランジスタしきい
値Ｖｔｈ、および温度変化に対する依存性を、発振回路
１４-1と生成回路１６-1とで、ほぼ等しくすることがで
きる。このため、パルス信号のマッチングを保つことが
でき、動作タイミングを一定に保てる。

【００４０】従って、図６（ａ）、（ｂ）に示すよう
に、基本パルスの周波数が変化しても、設定された動作
タイミングの比を、基本パルスの周波数の変化に係わら
ず、常に保つことができる。第１の実施例では、基本パ
ルスＱ０およびＱ１の周波数変化に係わらず、τ１：τ
２：τ３＝２：１：４の関係を保つことができる。

【００４１】次に、チャ−ジポンプ回路について説明す
る。図４は、四相パルスで駆動されるチャ−ジポンプ回
路の一例を示す回路図である。

【００４２】図４に示すチャ−ジポンプ回路１２-1は、
昇圧の際に、ＭＯＳＦＥＴのしきい値電圧分の電圧降下
をなくしたものである。図４において、参照符号３０-1
〜３０-4、参照符号３２-1〜３２-5はＮＭＯＳで、ＶＣ
Ｃは電源電圧、ＶＰＰは出力電圧である。また、参照符
号３４-1〜３４-5、参照符号３６-1〜３６-4はキャパシ
タである。

【００４３】図４に示すチャ−ジポンプ回路１２-1で
は、ＮＭＯＳ３８-1〜３８-4を加え、図５に示したよう
な四相のパルス信号φ１〜φ４で駆動させることによ
り、電源電圧ＶＣＣが多少低下しても、所定の値の出力
電圧を得られる。

【００４４】四相のパルス信号φ１〜φ４のうち、第１
パルス信号φ１と第２パルス信号φ２、第３パルス信号
φ３と第４パルス信号φ４はそれぞれ、互いに半周期ず
つずれるように発生されており、これらをチャ−ジポン
プ回路１２-1の転送段の一段おきに入力する。このよう
な動作タイミングを用いることにより、チャ−ジポンプ
回路の転送効率が高くなり、昇圧時間の短縮を図ること
ができる。

【００４５】また、この種のチャ−ジポンプ回路では、
第１パルス信号φ１の“Ｈ”レベルと第４パルス信号φ
４の“Ｈ”レベルとが重ならないことが望ましく、同様
に第２パルス信号φ２の“Ｈ”レベルと第３パルス信号
φ３の“Ｈ”レベルとが重ならないことが望ましい。

【００４６】この点、第１の実施例では、上述したよう
に各種の依存性を、発振回路１４-1と、生成回路１６-1
とでほぼ等しくすることができるため、条件が変化して
も、パルス信号が上記のように重なることがなく、常に
正常なパルス信号を発生できる。

【００４７】次に、この発明の第２の実施例に関わる半
導体回路装置について説明する。図７は、この発明の第
２の実施例に関わる半導体回路装置を示す図で、（ａ）
図は概略的な構成を示すブロック図、（ｂ）図は（ａ）
図に示す駆動回路の構成を示す回路図である。

【００４８】図７（ａ）に示すように、駆動回路１０-2
には初期動作を与えるリセット信号RESET が入力され
る。駆動回路１０-2はリセット信号RESET を受け、二相
のパルス信号φ１、φ２を出力する。これらのパルス信
号φ１、φ２は、チャ−ジポンプ回路１２-2に入力され
る。チャ−ジポンプ回路１２-2は、パルス信号φ１、φ
２を受け、電源電圧ＶＣＣを、この電源電圧ＶＣＣより
も高いある電圧ＶＰＰに昇圧する。

【００４９】次に、駆動回路１０-2について説明する。
図７（ｂ）に示すように、駆動回路１０-2は、基本パル
ス発振回路１４-2、パルス信号生成回路１６-2とから構
成される。そして、生成回路１６-2は、複数のゲ−ト回
路４０-1〜４０-5、並びにゲ−ト回路４２-1が直列に接
続され、かつゲ−ト回路４２-1の出力をゲ−ト回路４０
-1の入力に接続することによってカウンタ回路を構成し
ている。

【００５０】ゲ−ト回路４０-1〜４０-5、並びに４２-1
のゲ−トにはそれぞれ、基本パルスＱ０が供給される。
第１パルス信号φ１は、ゲ−ト回路４０-1の出力とゲ−
ト回路４０-2の入力との相互接続点から抽出され、第２
パルス信号φ２は、ゲ−ト回路４０-4の出力と４０-5の
入力との相互接続点から抽出される。

【００５１】図８は、図７（ｂ）に示すゲ−ト回路の回
路図で、（ａ）図はゲ−ト回路４０-1〜４０-5の回路
図、（ｂ）図はゲ−ト回路４２の回路図である。図８
（ａ）に示すように、ゲ−ト回路４０-1〜４０-5は、そ
の入力とその出力との間に、ＮＭＯＳとＰＭＯＳとから
成るトランスファゲ−ト４４-1〜４４-4を、所定の数だ
け直列接続することによって構成されている。基本パル
スＱ０は、トランスファゲ−ト４４-1のＮＭＯＳのゲ−
ト、トランスファゲ−ト４４-2のＰＭＯＳのゲ−ト、ト
ランスファゲ−ト４４-3のＰＭＯＳのゲ−ト、トランス
ファゲ−ト４４-4のＮＭＯＳのゲ−トに入力される。さ
らに基本パルスＱ０は、インバ−タの４６を介して、ト
ランスファゲ−ト４４-1のＰＭＯＳのゲ−ト、トランス
ファゲ−ト４４-2のＮＭＯＳのゲ−ト、トランスファゲ
−ト４４-3のＮＭＯＳのゲ−ト、トランスファゲ−ト４
４-4のＰＭＯＳのゲ−トに入力される。

【００５２】第１出力信号OUT1はトランスファゲ−ト４
４-4の出力から抽出され、第２出力信号OUT2はトランス
ファゲ−ト４４-2の出力から抽出される。このような構
成であると、パルス状の入力信号INに対し、タイミング
が半周期遅れたパルス状の第１出力信号OUT1と、タイミ
ングが一周期遅れたパルス状の第２出力信号OUT2とが得
られる。

【００５３】尚、パルス状の入力信号INおよび出力信号
OUT1、OUT2のパルス幅（“Ｈ”レベルである期間）はそ
れぞれ、基本パルスＱ０の１周期となる。ＮＡＮＤゲ−
ト４８-1とインバ−タ５０-1とで構成される回路、およ
びＮＡＮＤゲ−ト４８-2とインバ−タ５０-2とで構成さ
れる回路はそれぞれ、ゲ−ト回路４０-1〜４０-5に初期
動作を与える回路であり、この回路にはリセット信号RE
SET が供給される。

【００５４】ゲ−ト回路４２-1は、図８（ｂ）に示すよ
うに、基本的にゲ−ト回路４０-1〜４０-5と同一の構成
である。相違点は、ＮＡＮＤゲ−ト４８-1とインバ−タ
５０-1とで構成される回路、およびＮＡＮＤゲ−ト４８
-2とインバ−タ５０-2とで構成される回路の接続状態で
ある。即ち、初期動作を与える回路が異なっている。

【００５５】尚、図７（ｂ）に示す生成回路１６-2で
は、ゲ−ト回路４０-1〜４０-5、４２-1における出力
は、いずれも第１出力OUT1であり、これを次段のゲ−ト
回路に接続している。そして、第２出力OUT2は、この例
では使用しない。

【００５６】次に、図７（ｂ）に示すパルス信号生成回
路１６-2の動作について説明する。図９は、図７（ｂ）
に示す生成回路１６-2の入力波形、および出力波形を示
す図である。

【００５７】図９に示す期間τ４は、第１パルス信号φ
１の立ち下がりから第２パルス信号φ２の立ち上がりま
での期間、および第２パルス信号φ２の立ち下がりから
第１パルス信号φ１の立ち上がりまでの期間（図示せ
ず）を示している。

【００５８】期間τ５は、第１パルス信号φ１、および
第２パルス信号φ２が“Ｈ”レベルとなっている期間を
示している。図７（ｂ）に示す生成回路１６-2の構成で
あると、動作タイミングの比が（２）式のように設定さ
れる。

【００５９】 τ４ ： τ５ ＝ ２ ： １ … （２） 第２の実施例においても、第１の実施例と同様に、基本
パルスＱ０の周期Ｔが変化しても、上記τ４：τ５＝
２：１の関係を保つことができる。

【００６０】また、電源電圧ＶＣＣやトランジスタしき
い値Ｖｔｈ、および温度変化に対する依存性を、基本パ
ルス発振回路１４-2と、パルス信号生成回路１６-2と
で、ほぼ等しくすることができるため、第１パルス信号
φ１と第２パルス信号φ２とが互いに重ならず、常にマ
ッチングのとれたパルス信号を得ることができる。

【００６１】次に、チャ−ジポンプ回路について説明す
る。図10は、二相パルスで駆動されるチャ−ジポンプ回
路の一例を示す回路図である。

【００６２】図10において、参照符号５２-1〜５２-5は
ＮＭＯＳで、参照符号ＶＣＣは電源電圧、参照符号ＶＰ
Ｐは出力電圧である。また、参照符号５４-1〜５４-5は
キャパシタである。

【００６３】図10に示すチャ−ジポンプ回路１２-2で
は、ＮＭＯＳ５２-2、５２-4を第１パルス信号φ１で駆
動させ、ＮＭＯＳ５２-3、５２-5を第２パルス信号φ２
で駆動させることにより、電源電圧ＶＣＣを、電源電圧
ＶＣＣよりも高い、正のある電圧ＶＰＰまで昇圧する。

【００６４】次に、この発明の第３の実施例に関わる半
導体回路装置について説明する。第３の実施例において
は、チャ−ジポンプ回路を駆動させ、接地電位ＶＳＳよ
りも低い、負のある電圧ＶＢＢを生成する例を挙げて説
明することにする。図16には、そのような降圧するチャ
−ジポンプ回路の一例が示されている。図16に示される
チャ−ジポンプ回路は、例えばセルフ・サブバイアス回
路等に用いられる。

【００６５】図11は、この発明の第３の実施例に関わる
半導体回路装置を示す図で、（ａ）図は概略的な構成を
示すブロック図、（ｂ）図は（ａ）図中の駆動回路の基
本構成を示すブロック図である。

【００６６】図11（ａ）に示すように、駆動回路１０-3
には、初期動作を与えるリセット信号RESET および入力
パルスＣＬＫが入力される。駆動回路１０-3はリセット
信号RESET および入力パルスＣＬＫを受け、六相のパル
ス信号φ１〜φ６を出力する。パルス信号φ１〜φ６
は、チャ−ジポンプ回路１２-3に入力される。チャ−ジ
ポンプ回路１２-3は、パルス信号φ１〜φ６を受け、接
地電位ＶＳＳを、負のある電圧ＶＢＢまで降圧する。

【００６７】第３の実施例に関わる装置では、駆動回路
１０-3の外部から入力パルスＣＬＫを取り込むようにし
ている。この場合の入力パルスＣＬＫは、例えばメモリ
装置の動作タイミングを測るために生成される内部クロ
ック等で代用することができる。また、入力パルスＣＬ
Ｋは、駆動回路中に、新たな発振回路を付加し、第１、
第２の実施例のように駆動回路中で、独自に生成するよ
うにしても良い。

【００６８】次に、駆動回路１０-3について説明する。
図11（ｂ）に示すように、駆動回路１０-3は、基本パル
ス発振回路１４-3、パルス信号生成回路１６-3とから構
成される。

【００６９】次に、発振回路１４-3について説明する。
図12は、図11（ｂ）に示す発振回路１４-3の回路図であ
る。図12に示すように、発振回路１４-3は、ゲ−ト回路
４０-6〜４０-14 、並びに４２-2が直列に接続され、か
つゲ−ト回路４２-2の出力をゲ−ト回路４０-6の入力に
接続されて構成されている。これによって、発振回路１
４-3はカウンタ回路を構成している。

【００７０】尚、ゲ−ト回路４０-6〜４０-14 の回路構
成は、図８（ａ）に示したゲ−ト回路と同じであり、ま
た、ゲ−ト回路４２-2の回路構成は、図８（ｂ）に示し
たゲ−ト回路と同じである。

【００７１】ゲ−ト回路４０-6〜４０-14 、並びに４２
-2のゲ−トにはそれぞれ、入力パルスＣＬＫが供給され
る。第１基本パルスＱ０は、ゲ−ト回路４０-6の第２出
力OUT2より抽出され、第２基本パルスＱ１は、ゲ−ト回
路４０-6の出力とゲ−ト４０-7の入力との相互接続点
（ゲ−ト回路４０-6の第１出力OUT1）から抽出される。
以下同様にして、第３基本パルスＱ２はゲ−ト回路４０
-7の第２出力OUT2から、第４基本パルスＱ３はゲ−ト回
路４０-7の第１出力OUT1から、第５基本パルスＱ４はゲ
−ト回路４０-8の第２出力OUT2から、第６基本パルスＱ
５はゲ−ト回路４０-8の第１出力OUT1から、…、第19基
本パルスＱ18はゲ−ト回路４２-2の第２出力OUT2から、
第20基本パルスＱ19はゲ−ト回路４２-2の第１出力OUT1
からそれぞれ、抽出される。

【００７２】次に、図12に示す発振回路の動作について
説明する。図14は、図12に示す発振回路１４-3の入力波
形、および出力波形を示す図である。

【００７３】図14に示すように、発振回路１４-3は、基
本パルスＱ０〜Ｑ19をそれぞれ、入力パルスＣＬＫに対
して半周期ずつ遅れるようにして発振する。次に、生成
回路１６-3について説明する。

【００７４】図13は、図11（ｂ）に示す生成回路１６-3
の回路図である。図13に示すように、生成回路１６-3
は、発振回路１４-3から発振された基本パルスＱ０〜Ｑ
19のうち、Ｑ１、Ｑ２、Ｑ４、Ｑ５、Ｑ８、Ｑ９、Ｑ1
1、Ｑ12、Ｑ14、Ｑ15、Ｑ18、およびＱ19の１２本を受
ける。

【００７５】まず、第10基本パルスＱ９は、第１ＮＯＲ
ゲ−ト５６-1の第１入力に入力される。第３基本パルス
Ｑ２は、第２ＮＯＲゲ−ト５６-2の第１入力に入力され
る。第２ＮＯＲゲ−ト５６-2の出力は、第１ＮＯＲゲ−
ト５６-1の第２入力に接続される。第１ＮＯＲゲ−ト５
６-1の出力は第２ＮＯＲゲ−ト５６-2の第２入力に接続
されるとともに、第１インバ−タ５８-1の入力に接続さ
れる。第１インバ−タ５８-1の出力は第１パルス信号φ
１となる。

【００７６】第５基本パルスＱ４は、第３ＮＯＲゲ−ト
５６-3の第１入力に入力される。第６基本パルスＱ５
は、第３ＮＯＲゲ−ト５６-3の第２入力に入力され、第
３ＮＯＲゲ−ト５６-3の出力は第２パルス信号φ２とな
る。

【００７７】第２基本パルスＱ１は、第４ＮＯＲゲ−ト
５６-4の第１入力に入力される。第９基本パルスＱ８
は、第４ＮＯＲゲ−ト５６-4の第２入力に入力され、第
４ＮＯＲゲ−ト５６-3の出力は第３パルス信号φ３とな
る。

【００７８】第20基本パルスＱ19は、第５ＮＯＲゲ−ト
５６-5の第１入力に入力される。第13基本パルスＱ12
は、第６ＮＯＲゲ−ト５６-6の第１入力に入力される。
第６ＮＯＲゲ−ト５６-6の出力は、第５ＮＯＲゲ−ト５
６-5の第２入力に接続される。第５ＮＯＲゲ−ト５６-5
の出力は第６ＮＯＲゲ−ト５６-6の第２入力に接続され
るとともに、第２インバ−タ５８-2の入力に接続され
る。第２インバ−タ５８-2の出力は第４パルス信号φ４
となる。

【００７９】第15基本パルスＱ14は、第７ＮＯＲゲ−ト
５６-7の第１入力に入力される。第16基本パルスＱ15
は、第７ＮＯＲゲ−ト５６-7の第２入力に入力され、第
７ＮＯＲゲ−ト５６-7の出力は第５パルス信号φ５とな
る。

【００８０】第12基本パルスＱ11は、第８ＮＯＲゲ−ト
５６-8の第１入力に入力される。第19基本パルスＱ18
は、第８ＮＯＲゲ−ト５６-8の第２入力に入力され、第
８ＮＯＲゲ−ト５６-8の出力は第６パルス信号φ６とな
る。

【００８１】次に、図13に示す生成回路の動作について
説明する。図15は、図13に示す生成回路１６-3の出力波
形を示す図である。図15に示す期間τ６は、第２パルス
φ２が“Ｌ”レベルとなっている期間、あるいは第５パ
ルスφ５が“Ｌ”レベルとなっている期間を示してい
る。

【００８２】また、期間τ７は、第３パルスφ３の立ち
上がりから第２パルスφ２の立ち下がりまでの期間、お
よび第２パルスφ２の立ち上がりから第３パルスφ３の
立ち下がりまでの期間を示している。さらに期間τ７
は、第６パルスφ６の立ち上がりから第５パルスφ５の
立ち下がりまでの期間、および第５パルスφ５の立ち上
がりから第６パルスφ６の立ち下がりまでの期間を示し
ている。

【００８３】また、期間τ８は、第１パルスφ１の立ち
下がりから第３パルスφ３の立ち上がりまでの期間、お
よび第３パルスφ２の立ち下がりから第１パルスφ１の
立ち上がりまでの期間を示している。さらに期間τ８
は、第４パルスφ４の立ち下がりから第６パルスφ６の
立ち上がりまでの期間、および第６パルスφ６の立ち下
がりから第４パルスφ４の立ち上がりまでの期間を示し
ている。

【００８４】また、期間τ９は、第１パルスφ１の立ち
上がりから第３パルスφ３の立ち上がりまでの期間、お
よび第３パルスφ３の立ち下がりから第１パルスφ１の
立ち下がりまでの期間を示している。さらに期間τ９
は、第６パルスφ６の立ち下がりから第４パルスφ４の
立ち下がりまでの期間、および第４パルスφ４の立ち上
がりから第６パルスφ６の立ち上りまでの期間を示して
いる。

【００８５】また、期間τ10は、第３パルスφ３の立ち
上がりから第６パルスφ６の立ち下がりまでの期間、お
よび第６パルスφ６の立ち上がりから第３パルスφ３の
立ち下がりまでの期間を示している。

【００８６】第３の実施例においても、第１、第２の実
施例と同様に、基本パルスの周期が変化しても、図15に
示したような動作タイミングの比は変化しない。従っ
て、第１パルス信号φ１の“Ｌ”レベルの期間と第４パ
ルス信号φ４の“Ｌ”レベルの期間、第２パルス信号φ
２の“Ｌ”レベルの期間と第３パルス信号φ３の“Ｌ”
レベルの期間、第５パルス信号φ５の“Ｌ”レベルの期
間と第６パルス信号φ６の“Ｌ”レベルの期間、とが互
いに重ならず、マッチングのとれたパルス信号を得るこ
とができる。

【００８７】次に、チャ−ジポンプ回路について説明す
る。図16は、六相パルスで駆動されるチャ−ジポンプ回
路の一例を示す回路図である。上述したように、図16に
示されるチャ−ジポンプ回路は、負のある電圧ＶＢＢを
生成するものである。

【００８８】図16において、参照符号６０-1〜６０-10
はＰＭＯＳで、参照符号ＶＳＳは接地電位、参照符号Ｖ
ＢＢは負の出力電圧である。また、参照符号６２-1〜６
２-6はキャパシタである。

【００８９】尚、図16に示した回路状態で、接地電位Ｖ
ＳＳを、電源電圧ＶＣＣに置き換え、ＰＭＯＳ６０-1〜
６０-10 を全てＮＭＯＳとし、図15に示したパルス信号
φ１〜φ６の出力波形を全て逆相（“Ｈ”レベルの期間
を全て“Ｌ”レベルの期間とし、一方、“Ｌ”レベルの
期間を全て“Ｈ”レベルの期間とする）とすると、電源
電圧ＶＣＣよりも高い、正のある出力電圧ＶＰＰが得ら
れるチャ−ジポンプ回路となる。

【００９０】次に、この発明の第４の実施例に関わる半
導体回路装置について説明する。第４の実施例は、基本
的に、第３の実施例に準ずるもので、その概略的な構成
を示すブロックは、図11（ａ）および（ｂ）により表す
ことができる。

【００９１】まず、基本パルス発振回路について説明す
る。図17は、発振回路の回路図である。図17に示す発振
回路１４-4は、図11（ｂ）に示す発振回路１４-3のブロ
ックに当てはめることができる。

【００９２】図17に示すように、発振回路１４-4は、ゲ
−ト回路４０-15 〜４０-18 、並びに４２-3が直列に接
続され、かつゲ−ト回路４２-3の出力をゲ−ト回路４０
-15の入力に接続されて構成される。これによって、発
振回路１４-4はカウンタ回路を構成する。

【００９３】尚、ゲ−ト回路４０-15 〜４０-18 の回路
構成は、図８（ａ）に示した回路と同じであり、また、
ゲ−ト回路４２-3の回路構成は、図８（ｂ）に示した回
路と同じである。

【００９４】ゲ−ト回路４０-15 〜４０-18 、並びに４
２-3のゲ−トにはそれぞれ、入力パルスＣＬＫが供給さ
れる。第１基本パルスＱ０は、ゲ−ト回路４０-15 の第
２出力OUT2より抽出され、第２基本パルスＱ１は、ゲ−
ト回路４０-15 の出力とゲ−ト回路４０-16 の入力との
相互接続点（ゲ−ト回路４０-15 の第１出力OUT1）から
抽出される。以下同様にして、第３基本パルスＱ２はゲ
−ト回路４０-16 の第２出力OUT2から、第４基本パルス
Ｑ３はゲ−ト回路４０-16 の第１出力OUT1から、第５基
本パルスＱ４はゲ−ト回路４０-17 の第２出力OUT2か
ら、第６基本パルスＱ５はゲ−ト回路４０-17 の第１出
力OUT1から、…、第９基本パルスＱ８はゲ−ト回路４２
-3の第２出力OUT2から、第10基本パルスＱ９はゲ−ト回
路４２-3の第１出力OUT1からそれぞれ、抽出される。

【００９５】次に、図17に示す発振回路１４-4の動作に
ついて説明する。図19は、図17に示す発振回路１４-4の
入力波形、および出力波形を示す図である。

【００９６】図19に示すように、発振回路１４-4は、基
本パルスＱ０〜Ｑ９をそれぞれ、入力パルスＣＬＫに対
して半周期ずつ遅れるようにして発振する。次に、パル
ス信号生成回路について説明する。

【００９７】図18は、生成回路の回路図である。図18に
示す生成回路１６-4は、図11（ｂ）に示す生成回路１６
-3のブロックに当てはめることができる。図18に示すよ
うに、生成回路１６-3は、発振回路１４-4から発振され
た基本パルスＱ０〜Ｑ９のうち、Ｑ０、Ｑ１、Ｑ４、Ｑ
５、Ｑ８およびＱ９の６本を受ける。

【００９８】まず、第１基本パルスＱ０は、第１ＮＯＲ
ゲ−ト６４-1の第１入力に入力される。第10基本パルス
Ｑ９は、第１ＮＯＲゲ−ト６４-1の第２入力に入力され
る。第１ＮＯＲゲ−ト６４-1の出力は、第１ＮＡＮＤゲ
−ト６６-1の第１入力に接続されるとともに、第１バイ
ナリカウンタ１８-4の入力、および第２ＮＡＮＤゲ−ト
６６-2の第１入力に接続される。第１バイナリカウンタ
１８-4の出力は第１インバ−タ６８-1の入力に接続され
るとともに、第２ＮＡＮＤゲ−ト６６-2の第２入力に接
続される。第１インバ−タ６８-1の出力は第１ＮＡＮＤ
ゲ−ト６６-1の第２入力に接続される。第１ＮＡＮＤゲ
−ト６６-1の出力は第１パルス信号φ１となるととも
に、第３ＮＡＮＤゲ−ト６６-3の第１入力に接続され
る。また、第２ＮＡＮＤゲ−ト６６-2の出力は第４パル
ス信号φ４となるとともに、第４ＮＡＮＤゲ−ト６６-4
の第１入力に接続される。

【００９９】第５基本パルスＱ４は、第２ＮＯＲゲ−ト
６４-2の第１入力に入力される。第６基本パルスＱ５
は、第２ＮＯＲゲ−ト６４-2の第２入力に入力される。
第２ＮＯＲゲ−ト６４-2の出力は第２インバ−タ６８-2
の入力に接続される。第２インバ−タ６８-2の出力は第
３ＮＡＮＤゲ−ト６６-3の第２入力に接続されるととも
に、第４ＮＡＮＤゲ−ト６６-4の第２入力に接続され
る。第３ＮＡＮＤゲ−ト６６-3の出力は第５パルス信号
φ５となる。また、第４ＮＡＮＤゲ−ト６６-4の出力は
第２パルス信号φ２となる。

【０１００】第２基本パルスＱ１は、第５ＮＡＮＤゲ−
ト６６-5の第１入力に接続されるとともに、第２バイナ
リカウンタ１８-5の入力、および第６ＮＡＮＤゲ−ト６
６-6の第１入力に接続される。第２バイナリカウンタ１
８-5の出力は第３インバ−タ６８-3の入力に接続される
とともに、第６ＮＡＮＤゲ−ト６６-6の第２入力に接続
される。第３インバ−タ６８-3の出力は第５ＮＡＮＤゲ
−ト６６-5の第２入力に接続される。

【０１０１】第９基本パルスＱ８は、第７ＮＡＮＤゲ−
ト６６-7の第１入力に接続されるとともに、第３バイナ
リカウンタ１８-6の入力、および第８ＮＡＮＤゲ−ト６
６-8の第１入力に接続される。第３バイナリカウンタ１
８-6の出力は第４インバ−タ６８-4の入力に接続される
とともに、第８ＮＡＮＤゲ−ト６６-8の第２入力に接続
される。第４インバ−タ６８-4の出力は第７ＮＡＮＤゲ
−ト６６-7の第２入力に接続される。

【０１０２】第５ＮＡＮＤゲ−ト６６-5の出力は、第９
ＮＡＮＤゲ−ト６６-9の第１入力に接続される。第６Ｎ
ＡＮＤゲ−ト６６-6の出力は、第10ＮＡＮＤゲ−ト６６
-10の第１入力に接続される。第７ＮＡＮＤゲ−ト６６-
7の出力は、第９ＮＡＮＤゲ−ト６６-9の第２入力に接
続される。第８ＮＡＮＤゲ−ト６６-8の出力は、第10Ｎ
ＡＮＤゲ−ト６６-10 の第２入力に接続される。

【０１０３】第９ＮＡＮＤゲ−ト６６-9の出力は、第５
インバ−タ６８-5の入力に接続される。第５インバ−タ
６８-5の出力は、第３パルス信号φ３となる。第10ＮＡ
ＮＤゲ−ト６６-10 の出力は、第６インバ−タ６８-6の
入力に接続される。第６インバ−タ６８-6の出力は、第
６パルス信号φ６となる。

【０１０４】尚、バイナリカウンタ１８-4〜１８-6の回
路構成は、図２に示したバイナリカウンタと同じであ
る。次に、図18に示す生成回路の動作について説明す
る。

【０１０５】図18に示す生成回路１６-4の出力波形は、
基本的に、図13に示した生成回路１６-3と同じであり、
その概略的な出力波形は、図15により表すことができ
る。第４の実施例においても、第１〜第３の実施例と同
様に、基本パルスの周期が変化しても、図15に示したよ
うな動作タイミングの比は変化しない。

【０１０６】従って、第１パルス信号φ１と第４パルス
信号φ４、第２パルス信号φ２と第３パルス信号φ３、
第５パルス信号φ５と第６パルス信号φ６とが互いに重
ならず、マッチングのとれたパルス信号を得ることがで
きる。

【０１０７】次に、この発明に係わる半導体回路装置
を、ＥＰＲＯＭ、ＥＥＰＲＯＭ、一括消去型ＥＥＰＲＯ
Ｍ、ＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体メモリ
に用いた例について説明する。

【０１０８】図20は、この発明に係わる半導体回路装置
を搭載した不揮発性半導体メモリの概略的な一構成を示
すブロック図である。図20に示すように、基本パルス発
振回路１４およびパルス信号生成回路１６で構成された
駆動回路１０は、駆動用パルス信号φ１〜φｎを、チャ
−ジポンプ回路１２に供給する。また、メモリセルアレ
イ７０、カラムデコ−ダ７２およびロウデコ−ダ７４を
それぞれ主要な構成とするメモリ部が設けられている。
チャ−ジポンプ回路１２はパルス信号φ１〜φｎを受け
ることにより駆動され、例えばロウデコ−ダ７４に、昇
圧電圧ＶＰＰを供給する。

【０１０９】尚、図20に示すブロックは一例であって、
その他、様々なブロック構成が可能である。次に、この
発明の第５の実施例に関わる半導体回路装置について説
明する。

【０１１０】図21は、この発明の第５の実施例に関わる
半導体回路装置の概略的な構成を示すブロック図であ
る。図21に示すように、第５の実施例に関わる半導体回
路装置は、第１〜第４の実施例において説明したような
駆動回路１０を備え、かつ昇圧電圧ＶＰＰのレベルを検
知し、この検知内容に基づく検知信号Ｋを、基本パルス
発振回路１４-5にフィ−ドバックする検知回路７６を、
さらに備えたものである。

【０１１１】ここで、検知信号Ｋは、昇圧電圧ＶＰＰの
レベルが所定値よりも低い時、基本パルスＱ０〜Ｑｎの
周波数を高め、昇圧電圧ＶＰＰのレベルが所定値に達し
た時、基本パルスＱ０〜Ｑｎの周波数を低める働きを持
つ。

【０１１２】次に、発振回路１４-5について説明する。
図22は、図21に示す発振回路１４-5の回路図である。図
22に示すように、発振回路１４-5は、第１入力にリセッ
ト信号RESET が入力されるＮＡＮＤゲ−ト７８、ＮＡＮ
Ｄゲ−ト７８の出力〜ＮＡＮＤゲ−ト７８の第２入力間
に、インバ−タ８２-1〜８２-4とゲ−ト回路８０-1〜８
０-5とを、交互に直列に接続した回路より構成されてい
る。

【０１１３】次に、ゲ−ト回路８０-1〜８０-5について
説明する。図23は、図22に示すゲ−ト回路８０-1〜８０
-5の回路図である。図23に示すように、ゲ−ト回路８０
-1〜８０-5は、ＮＭＯＳとＰＭＯＳとでなるトランスフ
ァゲ−ト８４-1〜８４-3を含む。トランスファゲ−ト８
４-1は、トランスファゲ−ト８４-2と直列に接続される
ともに、これらトランスファゲ−ト８４-1と８４-2と
は、入力と出力との間に直列に挿設される。トランスフ
ァゲ−ト８４-3は、入力と出力との間に、トランスファ
ゲ−ト８４-1および８４-2に対して並列に挿設される。
検知信号Ｋは、トランスファゲ−ト８４-1のＮＭＯＳの
ゲ−ト、トランスファゲ−ト８４-2のＮＭＯＳのゲ−
ト、並びにトランスファゲ−ト８４-3のＰＭＯＳのゲ−
トに入力される。また、検知信号Ｋは、インバ−タ８６
-1を介してから、トランスファゲ−ト８４-1のＰＭＯＳ
のゲ−ト、トランスファゲ−ト８４-2のＰＭＯＳのゲ−
ト、並びにトランスファゲ−ト８４-3のＮＭＯＳのゲ−
トに入力される。

【０１１４】図22に示されるゲ−ト回路８０-1では、そ
の入力信号INがＮＡＮＤゲ−ト７８の出力であり、一
方、その出力信号OUT をインバ−タ８２-1の入力に供給
する。以下、同様にゲ−ト回路８０-2における入力信号
INはインバ−タ８２-1の出力であり、その出力信号OUT
をインバ−タ８２-2の入力に供給し、…、ゲ−ト回路８
０-5における入力信号INはインバ−タ８２-4の出力であ
り、その出力信号OUT を基本パルスＱ０とするととも
に、ＮＡＮＤゲ−ト７８の第２入力に供給する。

【０１１５】上記の構成を有する発振回路１４-5である
と、検知信号Ｋが“Ｌ”レベルの時、トランスファゲ−
ト８４-3が導通するため、短周期（高周波数）で基本パ
ルスＱ０を発振し、一方、検知信号Ｋが“Ｈ”レベルの
時、トランスファゲ−ト８４-1および８４-2の二つが導
通するため、長周期（低高周波数）で基本パルスＱ０を
発振する。

【０１１６】次に、検知回路７６について説明する。図
24は、図21に示す検知回路７６の回路図である。図24に
示すように、ドレインとゲ−トとを短絡したＮＭＯＳ８
８-1〜８８-4が直列に接続され、その一端となるＮＭＯ
Ｓ８８-1のドレインは、さらに電圧ＶＰＰが印加される
昇圧線９０に接続される。また、その他端となるＮＭＯ
Ｓ８８-4のソ−スは、デプレッション型のＮＭＯＳ９２
-1のドレインに接続される。ＮＭＯＳ９２-2のソ−ス
は、デプレッション型のＮＭＯＳ９２-2のドレインに接
続される。ＮＭＯＳ９２-1とＮＭＯＳ９２-2との相互接
続点は、インバ−タ９４-1の入力に接続され、その出力
はインバ−タ９４-2の入力に接続される。インバ−タ９
４-2の出力は、検知信号Ｋとなる。

【０１１７】上記の構成を有する検知回路７６である
と、昇圧線９０の電位が所定のレベル以下の時、“Ｌ”
レベルの検知信号Ｋを出力する。そして、上記の発振回
路１４-5から基本パルスＱ０を短周期（高周波数）で発
振させる。

【０１１８】また、昇圧線９０の電位が所定のレベルに
達した時、検知回路７６は、“Ｈ”レベルの検知信号Ｋ
を出力する。そして、上記の発振回路１４-5から基本パ
ルスＱ０を長周期（低周波数）で発振させる。

【０１１９】次に、第５の実施例に関わる半導体回路装
置の動作について説明する。図25（ａ）は、第５の実施
例に関わる半導体回路装置が具備する駆動回路の入力波
形、出力波形を示す波形図である。

【０１２０】図25（ａ）に示すように、検知信号Ｋが
“Ｌ”レベルの間、基本パルスＱ０は高い周波数で出力
される。基本パルスＱ０が高周波の間、パルス信号φ
１、φ２も高い周波数で出力され、チャ−ジポンプ回路
が高周波のパルス信号で駆動される。

【０１２１】さらにチャ−ジポンプ回路の出力電圧ＶＰ
Ｐが所定の電位レベルに達すると、検知信号Ｋは“Ｈ”
レベルとなり、そして、基本パルスＱ０の周波数が低く
される。基本パルスＱ０が低周波の間、パルス信号φ
１、φ２が低い周波数で出力され、チャ−ジポンプ回路
は低周波のパルス信号で駆動される。

【０１２２】上記のように、この発明に係わる半導体回
路装置では、基本パルスＱ０の周波数を変化させても、
パルス信号φ１、φ２の動作タイミングの比率が変化し
ないため、基本パルスＱ０が高周波、あるいは低周波い
ずれの期間においても、チャ−ジポンプ回路が誤動作す
ることはない。

【０１２３】尚、基本パルスＱ０の周波数を高め、駆動
用のパルス信号φ１、φ２の周波数を高めることによる
利点は、チャ−ジポンプ回路の昇圧能力が向上すること
である。即ち、チャ−ジポンプ回路を、高周波のパルス
信号で駆動させることによって、出力電圧ＶＰＰが所定
の電位レベルに達するまでの時間ｔを短縮でき、装置の
動作の高速化に寄与する。

【０１２４】さらに、出力電圧ＶＰＰが所定の電位レベ
ルに達した後、基本パルスＱ０の周波数を低め、パルス
信号φ１、φ２の周波数を低めることによる利点は、消
費電力が低減することである。

【０１２５】このようにパルス信号φ１、φ２の周波数
を、上記のようなタイミングで適宜、調節することによ
って、動作の高速化と、消費電力の低減化とを、同時に
達成することができる。

【０１２６】尚、図25（ｂ）に、パルス信号φ１、φ２
の周波数を変化させない場合の波形図を、比較例として
示しておく。上記各実施例により説明した、この発明に
よれば、チャ−ジポンプ回路１２を駆動するための複数
のパルス信号φ１〜φｎを、カウンタ回路が用いられた
駆動回路１０により生成する。

【０１２７】例えば第１、第２の実施例により説明した
回路装置では、パルス信号生成回路１６-1〜１６-2にカ
ウンタ回路を用いる。そして、生成回路１６-1〜１６-2
はそれぞれ、基本パルス発振回路１４により発せられた
基本パルスＱ０をカウントし、カウントすることにより
得られた信号を論理合成して、パルス信号φ１〜φｎを
得る。このため、基本パルスＱ０の周波数が変化して
も、パルス信号φ１〜φｎの動作タイミングは、常に一
定の比率が維持される。

【０１２８】また、パルス信号φ１〜φｎを、発振回路
１４により発せられた基本パルスＱ０をカウントするこ
とで得るために、電源電圧や温度、および半導体装置の
製造の際の加工のばらつきによる依存性を、発振回路１
４のそれにほぼ等しくでき、パルス信号φ１〜φｎのマ
ッチングがくずれ、チャ−ジポンプ回路が正常に動作し
なくなる、という事態をも回避できる。

【０１２９】また、例えば第３の実施例により説明した
回路装置では、入力パルスＣＬＫの供給を受ける基本パ
ルス発振回路１４-3にカウンタ回路を用いている。この
ようにしても、上記と同様な効果を得ることができる。

【０１３０】さらに、例えば第４の実施例により説明し
た回路装置では、基本パルス発振回路１４-4、およびパ
ルス信号生成回路１６-4にそれぞれ、カウンタ回路を用
いている。このようにしても、上記と同様な効果を得る
ことができる。

【０１３１】また、第１〜第４の実施例により説明した
回路装置では、基本パルスＱ０〜Ｑｎや、入力パルスＣ
ＬＫの周波数が変化しても誤動作しないことから、例え
ば第５の実施例のように出力電圧のレベルを検知し、検
知した出力電圧のレベルに応じて駆動回路１０-5が発す
るパルス信号φ１〜φｎの周波数を変化させることが可
能となる。

【０１３２】そして、第５の実施例により説明した回路
装置では、検知した出力電圧のレベルに応じて駆動回路
１０-5が発するパルス信号φ１〜φｎの周波数を変化さ
せることで、動作の高速化と、消費電力の低減化とを、
同時に達成することができる。

【０１３３】

【発明の効果】以上説明したように、この発明によれ
ば、条件が変化しても、正常なパルス信号を発生できる
回路を備えた半導体回路装置、およびパルス生成方法を
提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に関わる半導体
回路装置が具備する駆動回路の回路図。

【図２】図２は図１に示すカウンタ回路の回路図。

【図３】図３はこの発明の第１の実施例に関わる半導体
回路装置の概略構成を示すブロック図。

【図４】図４は四相パルスで駆動されるチャ−ジポンプ
回路の一例を示す回路図。

【図５】図５は図１に示す生成回路の動作を表す波形
図。

【図６】図６はこの発明の効果を説明するための図で、
（ａ）は基本パルスが長周期となった場合の波形図、
（ｂ）は基本パルスが短周期となった場合の波形図。

【図７】図７はこの発明の第２の実施例に関わる半導体
回路装置を説明するための図で、（ａ）図はその概略構
成を示すブロック図、（ｂ）図は（ａ）図に示す駆動回
路の回路図。

【図８】図８は図７（ｂ）に示すゲ−ト回路を説明する
ための図で、（ａ）図はゲ−ト回路４０-1〜４０-5の回
路図、（ｂ）図はゲ−ト回路４２-1の回路図。

【図９】図９は図７（ｂ）に示す生成回路の動作を表す
波形図。

【図１０】図10は二相パルスで駆動されるチャ−ジポン
プ回路の一例を示す回路図。

【図１１】図11はこの発明の第３の実施例に関わる半導
体回路装置を説明するための図で、（ａ）図はその概略
構成を示すブロック図、（ｂ）図は（ａ）図に示す駆動
回路の基本構成を示すブロック図。

【図１２】図12は図11（ｂ）に示す発振回路の回路図。

【図１３】図13は図11（ｂ）に示す生成回路の回路図。

【図１４】図14は図11（ｂ）に示す発振回路の動作を表
す波形図。

【図１５】図15は図11（ｂ）に示す生成回路の動作を表
す波形図。

【図１６】図16は六相パルスで駆動されるチャ−ジポン
プ回路の一例を示す回路図。

【図１７】図17はこの発明の第４の実施例に関わる半導
体回路装置が具備する発振回路の回路図。

【図１８】図18はこの発明の第４の実施例に関わる半導
体回路装置が具備する生成回路の回路図。

【図１９】図19は図17に示す発振回路の動作を表す波形
図。

【図２０】図20はこの発明に関わる半導体回路装置を搭
載した不揮発性半導体メモリの一例を示すブロック図。

【図２１】図21はこの発明の第５の実施例に関わる半導
体回路装置の概略構成を示すブロック図。

【図２２】図22は図21に示す発振回路の回路図。

【図２３】図23は図22に示すゲ−ト回路の回路図。

【図２４】図24は図21に示す検知回路の回路図。

【図２５】図25はこの発明の第５の実施例に関わる半導
体回路装置の動作を説明するための図で、（ａ）図は第
５の実施例に関わる半導体回路装置の波形図、（ｂ）は
比較例で基本パルスの周波数を変化させない場合の波形
図。

【図２６】図26は従来の半導体回路装置のブロック図。

【図２７】図27は図26に示す駆動回路の回路図。

【図２８】図28は図27に示す生成回路の動作を表す波形
図。

【図２９】図29はパルス信号のマッチングのくずれの一
例を示す図で、（ａ）は基本パルスが長周期となった場
合の波形図、（ｂ）は基本パルスが短周期となった場合
の波形図、（ｃ）は基本パルスが極短周期となった場合
の波形図。

【符号の説明】

１０，１０-1〜１０-3…駆動回路、１２，１２-1〜１２
-3…チャ−ジポンプ回路、１４，１４-1〜１４-5…基本
パルス発振回路、１６，１６-1〜１６-5…パルス信号生
成回路、１８-1〜１８-6…バイナリカウンタ、４０-1〜
４０-18 …ゲ−ト回路、４２-1〜４２-3…ゲ−ト回路、
７６…検知回路、８０-1〜８０-5…ゲ−ト回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 番場 博則 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大平 秀子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号に基いて、互いに位相の異なる
   複数のパルス信号を生成する生成手段と、 前記複数のパルス信号によって駆動される昇圧手段とを
   具備し、 前記生成手段を、前記入力信号をカウントし、このカウ
   ント内容に基いて前記複数のパルス信号を生成するよう
   に構成したことを特徴とする半導体回路装置。
2. 【請求項２】 発振回路からの発振出力をカウントする
   ことによって、互いに位相の異なる複数のパルスを、パ
   ルス幅が一定の比率を維持するように生成することを特
   徴とするパルスの生成方法。