KR0169276B1 - 반도체 회로장치 - Google Patents

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KR0169276B1
KR0169276B1 KR1019940010743A KR19940010743A KR0169276B1 KR 0169276 B1 KR0169276 B1 KR 0169276B1 KR 1019940010743 A KR1019940010743 A KR 1019940010743A KR 19940010743 A KR19940010743 A KR 19940010743A KR 0169276 B1 KR0169276 B1 KR 0169276B1
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야스히사 다케야마
준이치 미야모토
요시히사 이와타
히로노리 반바
히데코 오오다이라
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명은 조건이 변화해도 정상인 펄스신호를 발생시킬 수 있는 회로를 구비한 반도체 회로장치 및 그 펄스 생성방법을제공하도록 하는 것이다.
기본 펄스(Q0, Q1)에 기초해서 서로 위상이 다른 펄스신호(ψ1~ψ4)를 생성하는 펄스신호 생성회로(16-1)와, 펄스신호(ψ1~ψ4)에 의해 구동되는 차지펌프회로를 구비한다. 그리고, 생성회로(16-1)를 기본 펄스(Q0, Q1)를 카운트하고, 이 카운트 내용에 기초해서 ---------펄스신호(ψ1~ψ4)를 생성하도록 구성한 것을 중요한 특징으로 하고 있다. 이 구성이라면, 기본 펄스(Q0, Q1)를 카운트하고, 펄스신호(ψ1~ψ4)를 생성하기 때문에 조건의 변화 예컨대, 기본 펄스의 주파수가 변화해도 각 펄스신호(ψ1~ψ4)의 동작 타이밍이 항상 일정한 비율로 된다. 따라서, 조건이 변화해도 종래와 같이 펄스신호의 매칭이 붕괴되고 목적이 다른 펄스 파형 패턴이 발생하거나 하지않고, 항상 정상인 펄스를 생성할 수 있다.

Description

반도체 회로장치
제1도는 본 발명의 제1실시예에 따른 반도체 회로장치가 구비된 구동회로의 회로도.
제2도는 제1도에 나타낸 카운터회로의 회로도.
제3도는 본 발명의 제1실시예에 따른 반도체 회로장치의 개략적인 구성을 나타낸 블록도.
제4도는 4상펄스로 구동되는 차지펌프회로의 일례를 나타낸 회로도.
제5도는 제1도에 나타낸 생성회로의 동작을 나타낸 파형도.
제6도는 본 발명의 효과를 설명하기 위한 도면으로, 제6도(a)는 기본 펄스가 장주기로 된 경우의 파형도, 제6도(b)는 기본 펄스가 단주기로 된 경우의 파형도.
제7도는 본 발명의 제2실시예에 따른 반도체 회로장치를 설명하기 위한 도면으로, 제7도(a)는 그 개략적인 구성을 나타낸 블록도, 제7도(b)는 제7도(a)에 나타낸 구동회로도.
제8도는 제7도(b)에 나타낸 게이트회로를 설명하기 위한 도면으로, 제8도(a)는 게이트회로(40-1~40-5)의 회로도, 제8도(b)는 게이트회로(42-1)의 회로도.
제9도는 제7도(b)에 나타낸 생성회로의 동작을 나타낸 파형도.
제10도는 2상펄스로 구동되는 차지펌프회로의 일례를 나타낸 회로도.
제11도는 본 발명의 제3실시예에 따른 반도체 회로장치를 설명하기 위한 도면으로, 제11도(a)는 그 개략적인 구성을 나타낸 블록도, 제11도(b)는 제11도(a)에 나타낸 구동회로의 기본 구성을 나타낸 블록도.
제12도는 제11도(b)에 나타낸 발진회로의 회로도.
제13도는 제11도(b)에 나타낸 생성회로의 회로도.
제14도는 제11도(b)에 나타낸 발진회로의 구성을 나타낸 파형도.
제15도는 제11도(b)에 나타낸 생성회로의 동작을 나타낸 파형도.
제16도는 6상펄스로 구동되는 차지펌프회로의 일례를 나타낸 회로도.
제17도는 본 발명의 제4실시예에 따른 반도체 회로장치가 구비된 발진회로의 회로도.
제18도는 본 발명의 제4실시예에 따른 반도체 회로장치가 구비된 생성회로의 회로도.
제19도는 제17도에 나타낸 발진회로이 동작을 나타낸 파형도.
제20도는 본 발명에 따른 반도체 회로장치를 탑재한 불휘발성 반도체 메모리의 일례를 나타낸 블록도.
제21도는 본 발명의 제5실시예에 따른 반도체 회로장치의 개략적인 구성을 나타낸 블록도.
제22도는 제21도에 나타낸 발진회로의 회로도.
제23도는 제22도에 나타낸 게이트회로의 회로도.
제24도는 제21도에 나타낸 검지회로의 회로도.
제25도는 본 발명의 제5실시예에 따른 반도체 회로장치의 동작을 설명하기 위한 도면으로, 제25도(a)는 제5실시예에 따른 반도체 회로장치의 파형도, 제25도(b)는 비교예로 기본 펄스의 주파수를 변화시키지 않은 경우의 파형도.
제26도는 종래의 반도체 회로장치의 블록도.
제27도는 제26도에 나타낸 구동회로의 회로도.
제28도는 제27도에 나타낸 생성회로의 동작을 나타낸 파형도.
제29도는 펄스신호의 매칭이 붕괴된 어느 한 예를 나타낸 도면으로, 제29도(a)는 기본 펄스가 장주기로 된 경우의 파형도, 제29도(b)는 기본 펄스기 단주기로 된 경우의 파형도, 제29도(c)는 기본 펄스가 극단주기(極短周期)로 된 경우의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 10-1~10-3 : 구동회로 12, 12-1~12-3 : 차지펌프회로
14, 14-1~14-5 : 기본 펄스 발진회로
16, 16-1~16-5 : 펄스신호 생성회로
18-1~18-6 : 이진카운터 40-1~40-18 : 게이트회로
42-1~42-3 : 게이트회로 76 : 검지회로
80-1~80-5 : 게이트회로
[산업상의 이용분야]
본 발명은 반도체 회로장치에 관한 것으로, 특히 차지 펌프회로를 구동시키기 우한 구동회로장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, 전위를 정(正)으로 승압하거나, 또는 부(負)로 승압하는 회로장치로서 차지펌프회로가 잘 알려져 있다. 차지펌프회로는 EEPROM 등에 이용되고 있고, 예컨대 전원전압(VCC)보다도 높은 정의 어느 전압(VPP) 또는 접지전위(VSS)보다도 낮은, 부의 어느 전압(VBB)의 생성 등에 사용되고 있다.
통상, 차지펌프회로는 서로 위상이 다른 펄스신호에 의해 구동된다.
제26도는 그와 같은 펄스신호를 발생하고, 차지펌프회로를 구동시키는 구동회로의 종래예를 나타낸 블록도이다.
제26도에 나타낸 바와 같이, 구동회로(100)에는 초기동작을 인가하는 리셋트신호(RESET)가 입력되다. 구동회로(100)는 리셋트신호(RESET)를 받고, 2상의 펄스신호(ψ1~ψ2)를 출력한다. 이들의 펄스신호(ψ1~ψ2)는 차지펌프회로(102)에 입력된다. 차지펌프회로(012)는 펄스신호(ψ1~ψ2)를 받고, 전원전압(VCC)을 전원전압(VCC)보다도 높은 정의 어느 전압(VPP)으로 승압한다.
제27도는 제26도에 나타낸 구동회로의 회로도이다.
구동회로(100)는 기본 펄스 발진회로(104)와, 펄스신호 생성회로(106)로 구성되며, 생성회로(106)는 지연회로(108) 및 논리를 합성하기 위한 각종의 논리게이트로 구성된다.
먼저, 발진회로(104)는 리셋트신호(RESET)를 받음으로써 기본 펄스(Q)를 발생시킨다. 이 기본 펄스(Q)는 생성회로(106)에 입력된다. 기본 펄스(Q)는 생성회로(106)내에서 NAND게이트(110)의 제1입력 및 NOR게이트(112)의 제1입력에 직접 입력된다. 또, 지연회로(108)를 매개로 NAND게이트(110)의 제2입력 및 NOR게이트(112)의 제2입력에 입력된다. NOR게이트(112)의 출력은 제1펄스(ψ1)로 되며, NAND게이트(110)의 출력은 인버터(114)를 매개로 하기 때문에 제2펄스(ψ2)로 된다.
제28도는 제27도에 나타낸 생성회로(106)의 입력파형 및 출력파형을 나타낸 파형도이다.
제28도에 나타낸 바와 같이 기본 펄스(Q)가 L레벨로부터 H레벨로 된 시각(본 명세서에서는 이하, 상승이라 칭함)에 제1펄스(ψ1)가 H레벨로부터 L레벨(본 명세서에서는 이하, 하강이라 칭함)로 된다. 이 시각으로부터 소정시간(τ)만큼 늦어지고 제2펄스(ψ2)가 상승한다. 제2펄스(ψ2)는 기본 펄스(Q)가 하강한 시각에 하강한다. 이 시각으로부터 소정시간(τ)만큼 늦어지고, 제1펄스(ψ1)가 상승하며, 제1펄스(ψ1)는 기본 펄스(Q)가 상승하는 시각에 하강한다.
그러나, 반도체 직접회로에서는 직접회로를 구성하는 트랜지스터나 저항 및 캐패시터라는 각 소자의 특성에 전원전압이나 온도 및 제조중의 가공오차에 의한 의존성이 있다. 이 때문에 각 소자의 조합 구성에 의해서는 상기 의존성에 의한 회로특성에 차이가 발생한다.
제27도에 나타낸 바와 같은 구동회로(100)에서는 펄스신호(ψ1~ψ2)를 생성하기 위해 발진회로(104)와 지연회로(108)를 조합시키고 있다. 특히, 지연회로(108)는 직렬로 접속된 인버터(116, 118)로 구성된다. 발진회로(104)에 있어서 상기 의존성과 지연회로(108)의 그것과는 차이가 있다. 이 차이에 의해 회로특성에 영향을 미치는 경우에는 각각 차이가 발생하고 있다. 결과, 발진회로(104)와 지연회로(108)에 의해 생성되는 각 펄스신호의 매칭이 붕괴되기 쉽다.
제29도(a)~제29(c)는 펄스신호의 매칭이 붕괴된 일례를 나타낸 도면이다.
제29도(a)는 기본 펄스(Q)의 주기(T)가 길게 된(주파수가 낮게 된)예를 나타내고 있다. 이때는 펄스신호(ψ1~ψ2)의 H레벨 출력기간이 길게되며, 한편 지연시간(τ)은 상대적으로 짧게 된다. 이 때문에 지연시간에 마진이 되게 되어 다른 회로의 특성변동 예컨대, 논리합성을 위한 게이트 특성의 변동 등을 가미하면, 펄스(ψ1~ψ2)가 서로 오버랩(OVERLAP)도는 것도 생각할 수 있다. 펄스(ψ1~ψ2)가 서로 오버랩되면 차지펌프회로(102)의 전하 전송효율이 낮아진다.
또, 펄스(ψ1~ψ2)가 서로 오버랩되지 않아도 발진회로(104)의 주파수의 저하에 수반해서 펄스(ψ1~ψ2)의 주파수도 낮아지기 때문에 차지펌프회로(102)의 동작이 완만하게 되며 승압능력이 저하된다. 이러한 문제를 해소하기 위해서는 차지펌프회로(102)의 캐패시터의 용량을 크게 해두면 좋지만 그것은 회로패턴의 면적증대를 초래하고 직접도를 저하시킨다.
제29도(b)는 기본 펄스(Q)의 주기(T)가 짧게 된(주파수가 높게 된) 예를 나타내고 있다. 이때는 상기와 반대로 펄스(ψ1~ψ2)의 H레벨 출력기간이 짧아지고 한편, 지연시간(τ)은 상대적으로 길게 된다. 기본 펄스(Q)의 주파수가 다시 높게 되고, 지연시간(τ)은 상대적으로 길게 된다. 기본 펄스(Q)의 주파수가 다시 높게 되고, 지연시간(τ)이 기본 펄스(Q)의 반주기 이상으로 되면 제29도(c)에 나타낸 바와 같이 생성회로(106)가 펄스(ψ1~ψ2)를 거의 발생시키지 않게 된다.
이상과 같이 종래의 구동회로장치를 구비한 반도체 회로장치에서는 조건의 변화에 의해 펄스신호의 매칭이 붕괴되고, 목적이 다른 펄스파형 패턴이 발생하여 차지펌프회로(102)가 정상적으로 동작하지 않게 된다는 문제를 포함하고 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 조건이 변화해도 정상인 펄스신호를 발생시킬 수 있는 회로를 구비한 반도체 회로장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 반도체 회로장치는, 발진신호를 출력하기 위한 발진회로와; 발진신호의 발진 카운팅을 기초로 서로 다른 위상을 갖춤과 더불어 각각 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춘 구동신호를 발생시키기 위한 구동신호발생기 및; 제1전원전위의 전위레벨을 제1전위레벨로부터 제1전위레벨과 다른 제2전위레벨로 시프팅하고, 제2전위레벨을 갖춘 제2전원전위를 출력하기 위해, 제1전위레벨을 갖춘 제1전원전위를 공급받고, 구동신호에 의해 구동되는 전원전위레벨 시프팅회로를 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 입력신호를 카운트하고, 이 카운트 내용에 따라 복수의 펄스신호를 생성하기 때문에 조건의 변화, 예컨대 입력신호의 주파수가 변화해도 각 펄스신호를 그 동작 타이밍이 항상 일정한 비율로 되도록 생성할 수 있다.
따라서, 조건이 변화해도 종래와 같이 펄스신호의 매칭이 붕괴되고, 목적이 다른 펄스 파형패턴이 발생되거나 하지 않고 항상 정상인 펄스를 발생시킬 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
본 설명에 있어서 전체 도면에 걸쳐서 공통의 부분에는 공통의 참조부호를 붙이는 것으로 중복되는 설명을 피하는 것으로 한다.
제1도는 본 발명의 제1실시예에 따른 반도체 회로장치가 구비된 구동회로의 구성을 나타낸 회로도, 제2도는 제1도에 나타낸 카운터회로의 구성을 나타낸 회로도, 제3도는 본 발명의 제1실시예에 따른 반도체 회로장치의 개략적인 구성을 나타낸 블록도이다.
먼저, 제1실시예에 따른 반도체 회로장치의 개략적 구성부터 설명한다.
제3도에 나타낸 바와 같이 구동회로(10-1)에는 초기동작을 인가하는 리셋트신호(RESET)가 입력된다. 구동회로(10-1)는 리셋트신호(RESET)를 받고, 4상의 펄스신호(ψ1, ψ2, ψ3, ψ4)를 출력한다. 이들의 펄스신호(ψ1, ψ2, ψ3, ψ4)는 차지펌프회로(12-1)에 입력된다. 차지펌프회로(12-1)는 펄스신호(ψ1~ψ4)를 받고, 전원전압(VCC)을 전원전압(VCC)보다도 높은 어느 전압(VPP)으로 승압한다.
다음에, 제1실시예에 따른 반도체 회로장치가 구비된 구동회로(10-1)에 대해 설명한다.
제1도에 나타낸 바와 같이 구동회로(10-1)는 기본 펄스 발진회로(14-1), 펄스신호 생성회로(16-1)로 구성된다. 그리고, 생성회로(16-1)는 이진카운터회로(18-1, 18-2, 18-3) 및 논리를 합성하기 위한 각종 논리게이트로 구성된다.
먼저, 발진회로(14-1)는 리셋트신호(RESET)를 받음으로써 제1기본 펄스(Q0) 및 제2기본 펄스(Q1)를 발생한다. 제1기본 펄스(Q0)의 주기와 제2기본 펄스(Q1)의 주기(T)와는 서로 동일하며, 또 제2기본 펄스(Q1)는 제1기본 펄스(Q0)에 대해 사분의 일 주기 만큼 늦다.
제1기본 펄스(Q0)는 제1이진카운터(18-1)에 입력된다. 제1이진카운터(18-1)의 출력은 인버터(20-1)의 입력에 접속되며, 인버터(20-1)의 출력은 낸드게이트(22-1)의 제1입력에 접속됨과 더불어 노아게이트(24-1)의 제1입력 및 노아게이트(24-2)의 제1입력에 접속된다. 노아게이트(24-1)의 출력은 제4펄스신호(ψ4)로 되며, 노아게이트(24-2)의 출력은 제3펄스신호(ψ3)로 된다.
제2기본 펄스(Q1)는 제2이진카운터(18-2)에 입력됨과 더불어 인버터(20-2)의 입력 및 낸드게이트(22-2)의 제1입력에 입력된다. 인버터(20-2)의 출력은 낸드게이트(22-1)의 제2입력에 접속된다. 낸드게이트(22-1)의 출력은 낸드게이트(22-3)의 제1입력에 접속됨과 더불어 낸드게이트(22-4)의 제1입력에 접속된다.
제2이진카운터(18-2)의 출력은 낸드게이트(22-2)의 제2입력에 접속된다. 낸드게이트(22-2)의 출력은 인버터(20-3)의 입력에 접속되며, 인버터(20-3)의 출력은 제3이진카운터(18-3)의 입력에 접속된다. 제3이진카운터의 출력은 낸드게이트(22-3)의 제2입력에 접속됨과 더불어 인버터(20-4)의 입력에 접속된다. 인버터(20-4)의 출력은 낸드게이트(22-4)의 제2입력에 접속된다.
낸드게이트(22-3)의 출력은 제1펄스신호(ψ1)로 됨과 더불어 노아게이트(24-1)의 제2입력에 접속된다.
또, 낸드게이트(22-4)의 출력은 제2펄스신호(ψ2)로 됨과 더불어 노아게이트(24-2)의 제2입력에 접속된다.
다음에, 이진카운터(18-1~18-3)의 구성에 대해 설명한다.
제2도에 나타낸 바와 같이 이진카운터는 입력신호(IN)를 블록신호로서 온/오프하는 클록인버터(26-1, 26-2, 26-3, 26-4)를 포함한다. 클록인버터(26-1, 26-4)는 동상의 클록으로 구동되고, 한편 클록인버터(26-2, 26-3)는 역상(逆相)의 클록으로 구동된다.
클록인버터(26-1)의 출력은 통상 구성되는 인버터(28-1)의 입력에 접속됨과 더불어 클록인버터(26-3)의 입력에 접속된다. 인버터(28-1)의 출력은 클록인버터(26-2)의 입력에 접속되고, 클록인버터(26-2)의 출력은 클록인버터(26-3)의 입력에 접속된다.
클록인버터(26-3)의 출력은 통상 구성되는 인버터(28-2)의 입력에 접속됨과 더불어 통상 구성되는 클록인버터(28-3)의 입력에 접속된다. 인버터(28-2)의 출력은 클록인버터(26-4)의 입력에 접속됨과 더불어 클록인버터(26-1)의 입력에 접속된다. 클록인버터(26-4)의 출력은 통상 구성되는 인버터(28-3)의 입력에 접속된다. 인버터(28-3)의 출력은 출력신호(OUT)로 된다.
제1도에 나타낸 제1이진카운터(18-1)에서는 입력신호(IN)가 제1기본 펄스(Q0)이며, 그 출력신호(OUT)를 인버터(20-1)에 공급한다. 마찬가지로 제2이진카운터(18-2)에서는 입력신호(IN)가 제2기본 펄스(Q1)이다. 그리고, 그 출력신호(OUT)를 낸드게이트(22-2)에 공급한다. 제2이진카운터(18-3)에서는 입력신호(IN)가 인버터(20-3)의 출력이며, 그 출력신호(OUT)를 낸드게이트(22-3)의 제2입력에 공급함과 더불어 인버터(20-4)에 공급한다.
더욱이, 제2도에 나타낸 이진카운터에는 그 초기동작을 인가하기 위한 회로를 부가해도 좋다.
제2도에 나타낸 이진카운터의 동작의 개요는 입력신호(IN)가 하강하는 시각에 출력신호(OUT)가 하강 또는 상승한다. 그러나, 입력신호(IN)가 상승하는 시각에서는 출력신호(OUT)가 변화하지 않는 것이다.
다음에 제1도에 나타낸 펄스신호 생성회로(16-1)의 동작에 대해 설명한다.
제5도는 제1도에 나타낸 생성회로(16-1)의 입력파형 및 출력파형을 나타낸 파형도이다.
제5도에 있어서, 참조부호(T)는 제1기본 펄스(Q0) 또는 제2기본 펄스(Q1)의 주기를 나타내고 있다. 기간(τ1)은 제1펄스신호(ψ1)의 상승으로부터 제2펄스신호(ψ2)의 하강까지 및 제2펄스신호(ψ2)의 상승으로부터 제1펄스신호(ψ1)의 하강까지의 기간을 나타내고 있다.
마찬가지로 기간(τ2)은 제2펄스신호(ψ2)의 하강으로부터 제3펄스신호(ψ3)의 상승까지 및 제3펄스신호(ψ3)의 하강으로부터 제2펄스(ψ2)의 상승까지의 기간을 나타내고 있다. 또, 기간(τ2)은 제1펄스신호(ψ1)이 하강으로부터 제4펄스(ψ4)의 상승까지 및 제4펄스신호(ψ4)의 하강으로부터 제1펄스(ψ1)의 상승까지의 기간이기도 하다.
기간(τ3)은 제3펄스신호(ψ3) 및 제4펄스신호(ψ4)가 H레벨로 되어 있는 기간을 나타내고 있다.
제1도에 나타낸 회로(16-1)의 구성이라면 동작 타이밍의 비가 (1)식과 같이 설정된다.
τ1 : τ2 : τ3 = 2 :1 : 4 …………… (1)
제6도(a)에 제1기본 펄스(Q0) 및 제2기본 펄스(Q1)의 주기(T)가 길게 된(주파수가 짧게된) 예를 나타내고, 제6도(b)에 제1기본 펄스(Q0) 및 제2기본 펄스(Q1)의 주기(T)가 짧게된(주파수가 높게 된) 예를 나타낸다.
본 발명의 제1실시예에 따른 반도체 회로장치에 의하면, 전원전압(VCC)이나 트랜지스터 임계치(Vth) 및 온도변화에 대한 의존성을 발진회로(14-1)와 생성회로(16-1)로 거의 동일하게 할 수 있다. 이 때문에 펄스신호의 매칭을 유지할 수 있고, 동작타이밍을 일정하게 유지하고 있다.
따라서, 제6도(a) 및 제6도(b)에 나타낸 바와 같이 기본 펄스의 주파수가 변화해도 설정된 동작타이밍의 비를 기본 펄스의 주파수의 변화에 관계없이 항상 유지할 수 있다. 제1실시예에서는 기본 펄스(Q0, Q1)의 주파수 변화에 관계없이 τ1 : τ2 : τ3 = 2 :1 : 4의 관계를 유지할 수 있다.
다음에, 차지펌프회로에 대해 설명한다.
제4도는 4상펄스로 구동되는 차지펌프회로의 일례를 나타낸 회로도이다.
제4도에 나타낸 차지펌프회로(12-1)는 승압의 경우에 MOSFET의 임계치전압분의 전압강하를 없게 한 것이다.
제4도에 있어서, 참조부호(30-1~30-4, 32-1~32-5)는 NMOS로 VCC는 전원전압, VPP는 출력전압이다. 또, 참조부호(34-1~34-5, 36-1~36-4)는 캐패시터이다.
제4도에 나타낸 차지펌프회로(12-1)에서는 MNOS(38-1~38-4)를 더하고, 제5도에 나타낸 바와 같은 4상의 펄스신호(ψ1~ψ4)로 구동시킴으로써 전원전압(VCC)이 다소 저하해도 소정 값(値)의 출력전압을 얻을 수 있다.
4상의 펄스신호(ψ1~ψ4)중 제1펄스신호(ψ1)와 제2펄스신호(ψ2), 제3펄스신호(ψ3)와 제4펄스신호(ψ4)는 각각 서로 반주기씩 엇갈리도록 발생되어 있고, 이들을 차지펌프회로(12-1)의 전송단에 한단 걸러에 입력한다. 이와 같은 동작타이밍을 이용함으로써 차지펌프회로의 전송효율이 높게되며 승압시간의 단축을 도모할 수 있다.
또, 이런 종류의 차지펌프회로에서는 제1펄스신호(ψ1)의 H레벨과 제4펄스신호(ψ4)의 H레벨이 중복되지 않는 바람직하며, 마찬가지로 제2펄스신호(ψ2)의 H레벨과 제3펄스신호(ψ3)의 H레벨이 중복되지 않는 것이 바람직하다.
이점에서, 제1실시예에서는 상술한 바와 같이 각종의 의존성을 발진회로(14-1)와, 생성회로(16-1)로 거의 동일하게 할 수 있기 때문에 조건이 변화해도 펄스신호가 상기와 같이 중복되지 않고 항상 정상인 펄스신호를 발생할 수 있다.
다음에, 본 발명의 제2실시예에 따른 반도체 회로장치에 대해 설명한다.
제7도는 본 발명의 제2실시예에 따른 반도체 회로장치를 나타낸 도면으로 제7도(a)는 개략적인 구성을 나타낸 블록도, 제7도(b)는 제7도(a)에 나타낸 구동회로의 구성을 나타낸 회로도이다.
제7도(a)에 나타낸 바와 같이 구동회로(10-2)에는 초기동작을 인가하는 리셋트신호(RESET)가 입력된다. 구동회로(10-2)는 리셋트신호(RESET)를 받고, 2상의 펄스신호(ψ1, ψ2)를 출력한다. 이들 펄스신호(ψ1, ψ2)는 차지펌프회로(12-2)에 입력된다. 차지펌프회로(12-2)는 펄스신호(ψ1, ψ2)를 받고, 전원전압(VCC)을 이 전원전압(VCC)보다도 높은 어느 전압 VPP로 승압한다.
다음에, 구동회로(10-2)에 대해 설명한다.
제7도(b)에 나타낸 바와 같이 구동회로(10-2)는 기본 펄스 발진회로(14-2), 펄스신호 생성회로(16-2)로 구성된다. 그리고, 생성회로(16-2)는 복수의 게이트회로(40-1~40-5) 및 게이트회로(42-1)가 직렬로 접속되면서 게이트회로(42-1)의 출력을 게이트회로(42-1)의 입력에 접속함으로써 카운터회로를 구성하고 있다.
게이트회로(40-1~40-5) 및 게이트회로(42-1)의 게이트는 각각 기본 펄스(Q0)가 공급된다. 제1펄스신호(ψ1)는 게이트회로(40-1)의 출력과 게이트회로(40-2)의 입력과의 상호 접속점으로부터 압출(押出)되고 제2펄스신호(ψ2)는 게이트회로(40-4)의 출력과 게이트회로(40-5)의 입력과의 상호 접속점으로부터 압출된다.
제8도는 제7도(b)에 나타낸 게이트회로의 회로도이며, 제8도(a)는 게이트회로(40-1~40-5)의 회로도, 제8도(b)는 게이트회로(42)의 회로도이다.
제8도(a)에 나타낸 바와 같이 게이트회로(40-1~40-5)는 그 입력과 그 출력과의 사이에 NMOS와 PMOS로 이루어진 전송게이트(44-1~44-4)를 소정의 수만큼 직렬접속함으로써 구성되어 있다. 기본 펄스(Q0)는 전송게이트(44-1)의 NMOS의 게이트, 전송게이트(44-2)의 PMOS의 게이트, 전송게이트(44-3)의 PMOS의 게이트, 전송게이트(44-4)의 NMOS의 게이트에 입력된다. 더욱이, 기본 펄스(Q0)는 인버터(46)를 매개로 전송게이트(44-1)의 PMOS의 게이트, 전송게이트(44-2)의 NMOS의 게이트, 전송게이트(44-3)의 NMOS의 게이트, 전송게이트(44-4)의 PMOS의 게이트에 입력된다.
제1출력신호(OUT1)는 전송게이트(44-4)의 출력으로부터 압출되며, 제2출력신호(OUT2)는 전송게이트(44-2)의 출력으로부터 압출된다.
이와 같은 구성이라면, 펄스형상의 입력신호(IN)에 대해 타이밍이 반주기 지연된 펄스형상의 제1출력신호(OUT1)와 타이밍이 한주기 지연된 펄스형상의 제2출력신호(OUT2)가 얻어진다.
더욱이, 펄스형상의 입력신호(IN) 및 출력신호(OUT1, OUT2)의 펄스폭(H레벨인 기간)은 각각 기본 펄스(Q0)의 한주기로 된다.
낸드게이트(48-1)와 인버터(50-1)로 구성되는 회로 및 낸드게이트(48-2)와 인버터(50-2)로 구성되는 회로는 각각 게이트회로(40-1~40-5)에 초기 동작을 인가하는 회로이며, 이 회로에는 리셋트신호(RESET)가 공급된다.
게이트회로(42-1)는 제8도(b)에 나타낸 바와 같이 기본적으로 게이트회로(40-1~40-5)와 동일한 구성이다. 상이점은 낸드게이트(48-1)와 인버터(50-1)로 구성되는 회로 및 낸드게이트(48-2)와 인버터(50-2)로 구성되는 회로의 접속상태이다. 즉, 초기동작을 인가하는 회로가 다르다.
더욱이, 제7도(b)에 나타낸 회로(16-2)에서는 게이트회로(40-1~40-5, 42-1)에 있어서의 출력은 어느것이나 제1출력(OUT1)이며, 이것을 다음 단의 게이트회로에 접속하고 있다. 그리고, 제2출력(OUT2)은 이 예에서는 사용하지 않는다.
다음에, 제7도(b)에 나타낸 펄스신호 생성회로(16-2)의 동작에 대해 설명한다. 제9도는 제7도(b)에 나타낸 생성회로(16-2)의 입력파형 및 출력파형을 나타낸 도면이다.
제9도에 나타낸 기간(τ4)은 제1펄스신호(ψ1)의 하강으로부터 제2펄스신호(ψ2)의 상승까지의 기간 및 제2펄스신호(ψ2)의 하강으로부터 제1펄스신호(ψ1)의 상승까지의 기간(도시않음)을 나타내고 있다.
기간(τ5)은 제1펄스신호(ψ1) 및 제2펄스신호(ψ2)가 H레벨로 되어있는 기간을 나타내고 있다.
제7도(b)에 나타낸 생성회로(16-2)의 구성이라면 동작타임의 비가 (2)식처럼 설정된다.
τ4 : τ5 = 2 : 1 ……………… (2)
제2실시예에 있어서도 제1실시예와 마찬가지로 기본 펄스(Q0)의 주기(T)가 변화해도 상기 τ4 : τ5 = 2 : 1의 관계를 유지할 수 있다.
또, 전원전압(VCC)이 트랜지스터 임계치(Vth) 및 온도변화에 대한 의존 특성을 기본 펄스 발진회로(14-2)와 펄스신호 생성회로(16-2)로 거의 동일하게 할 수 있기 때문에 제1펄스신호(ψ1)와 제2펄스신호(ψ2)가 서로 중복되지 않고 항상 매칭이 취해진 펄스신호를 얻을 수 있다.
다음에, 차지펌프회로에 대해 설명한다.
제10도는 2상펄스로 구동되는 차지펌프회로의 일례를 나타낸 회로도이다.
제10도에 있어서, 참조부호(52-1~52-5)는 NMOS로 참조부호(VCC)는 전원전압이고 참조부호(VPP)는 출력전압이다. 또, 참조부호(54-1~54-5)는 캐패시터이다.
제10도에 나타낸 차지펌프회로(12-2)에서는 NMOS(52-2, 52-4)를 제1펄스신호(ψ1)로 구동시키고, NMOS(52-3, 52-5)를 제2펄스신호(ψ2)로 구동시킴으로써 전원전압(VCC)을 전원전압(VCC)보다도 높은 정의 어느 전압(VPP)까지 승압한다.
다음에, 본 발명의 제3실시예에 따른 반도체 회로장치에 대해 설명한다.
제3실시예에 있어서는 차지펌프회로를 구동시키고, 접지전위(VSS)보다도 낮은 부(負)의 어느 전압(VBB)을 생성하는 예를 들어 설명하는 것으로 한다. 제16도에는 그와 같은 강압(降壓)되는 차지펌프회로의 일례가 나타내져 있다. 제16도에 나타낸 차지펌프회로는 예컨대, 셀프·서브바이어스회로 등에 이용된다.
제11도는 본 발명의 제3실시예에 따른 반도체 회로장치를 나타낸 도면으로 제11도(a)는 개략적인 구성을 나타낸 블록도, 제11도(b)는 제11도(a)중의 구동회로의 기본구성을 나타낸 블록도이다.
제11도(a)에 나타낸 바와 같이 구동회로(10-3)에는 초기 동작을 인가하는 리셋트신호(RESET) 및 입력 펄스(CLK)가 입력된다. 구동회로(10-3)는 리셋트신호(RESET) 및 입력펄스(CLK)를 받고, 6상의 펄스신호(ψ1~ψ6)를 출력한다. 펄스신호(ψ1~ψ6)는 차지펌프회로(12-3)에 입력된다. 차지펌프회로(12-3)는 펄스신호(ψ1~ψ6)를 받고, 접전전위(VSS)를 부(負)의 어느 전압(VBB)까지 강압(降壓)한다.
제3실시예에 따른 장치에서는 구동회로(10-3)의 외부로부터 입력 펄스(CLK)를 도입하도록 하고 있다. 이 경우의 입력펄스(CLK)는 예컨대, 메모리 장치의 동작타이밍을 측정하기 때문에 생성되는 내부클록등으로 대용할 수 있다. 또, 입력펄스(CLK)는 구동회로중에 새로운 발진회로를 부가하고 제1 및 제2실시예와 같이 구동회로중에 독자적으로 생성하도록 해도좋다.
다음에, 구동회로(10-3)에 대해 설명한다.
제11도(b)에 나타낸 바와 같이 구동회로(10-3)는 기본 펄스 발진회로(14-3), 펄스신호 생성회로(16-3)로 구성된다.
다음에, 발진회로(14-3)에 대해 설명한다.
제12도는 제11도(b)에 나타낸 발진회로(14-3)의 회로도이다.
제12도에 나타낸 바와 같이 발진회로(14-3)는 게이트회로(40-6~40-4) 및 게이트회로(42-2)가 직렬로 접속되면서 게이트회로(42-2)의 출력을 게이트회로(40-6)의 입력에 접속되어 구성되고 있다. 이에 의해 발진회로(14-3)는 카운터회로를 구성하고 있다.
더욱이, 게이트회로(40-6~40-14)의 회로구성은 제8도(a)에 나타낸 게이트회로와 동일하며, 또 게이트회로(42-2)의 회로구성은 제8도(b)에 나타낸 게이트회로와 동일하다.
게이트회로(40-6~40-14) 및 게이트회로(42-2)에는 각각 입력펄스(CLK)가 공급된다. 제1기본 펄스(Q0)는 게이트회로(40-6)의 제2출력(OUT2)으로부터 압출되고, 제2기본 펄스(Q1)는 게이트회로(40-6)의 출력과 게이트(40-7)의 입력과의 상호 접속점(게이트회로(40-6)의 제1출력(OUT1))으로부터 압출된다. 이하 마찬가지로하여 제3기본 펄스(Q2)는 게이트회로(40-7)의 제2출력(OUT2)으로부터 제4기본 펄스(Q3)는 게이트회로(40-7)의 제1출력(OUT1)으로부터 제5기본 펄스(Q4)는 게이트회로(40-8)의 제2출력(OUT2)으로부터 제6기본 펄스(Q5)는 게이트회로(40-8)의 제1출력(OUT1)으로부터, …, 제19기본 펄스(Q18)는 게이트회로(42-2)의 제2출력(OUT2)으로부터 제20기본 펄스(Q19)는 게이트회로(42-2)의 제1출력(OUT1)으로부터 각각 압출된다.
다음에, 제12도에 나타낸 발진회로의 동작에 대해 설명한다.
제14도는 제12도에 나타낸 발진회로(14-3)의 입력파형 및 출력파형을 나타낸 도면이다.
제14도에 나타낸 바와 같이 발진회로(14-3)는 기본 펄스(Q0~Q19)를 각각 입력펄스(CLK)에 대해 반주기씩 지연되도록하여 발진한다.
다음에, 생성회로(16-3)에 대해 설명한다.
제13도는 제11도(b)에 나타낸 생성회로(16-3)의 회로도이다.
제13도에 나타낸 바와 같이 생성회로(16-3)는 발진회로(14-3)로부터 발진된 기본 펄스(Q0~Q19)중 Q1, Q2, Q4, Q5, Q8, Q9, Q11, Q12, Q14, Q15, Q18 및 Q19의 12개를 받는다.
먼저, 제10기본 펄스(Q9)는 제1노아게이트(56-1)의 제1입력에 입력된다. 제3기본 펄스(Q2)는 제2노아게이트(56-2)의 제1입력에 입력된다.
제2노아게이트(56-2)의 출력은 제1노아게이트(56-1)의 제2입력에 접속된다. 제1노아게이트(56-1)의 출력은 제2노아게이트(56-2)의 제2입력에 접속됨과 더불어 제1인버터(58-1)의 입력에 접속된다. 제1인버터(58-1)의 출력은 제1펄스신호(ψ1)로 된다.
제5기본 펄스(Q4)는 제3노아게이트(56-3)의 제1입력에 입력된다. 제6기본 펄스(Q5)는 제3노아게이트(56-3)의 제2입력에 입력되고, 제3노아게이트(56-3)의 출력은 제2펄스신호(ψ2)로 된다.
제2기본 펄스(Q1)는 제4노아게이트(56-4)의 제1입력에 입력된다. 제9기본 펄스(Q8)는 제4노아게이트(56-4)의 제2입력에 입력되고, 제4노아게이트(56-3)의 제3펄스신호(ψ3)로 된다.
제20기본 펄스(Q19)는 제5노아게이트(56-5)의 제1입력에 입력된다. 제13기본 펄스(Q12)는 제6노아게이트(56-6)의 제1입력에 입력된다. 제6노아게이트(56-6)의 출력은 제5노아게이트(56-5)의 제2입력에 접속된다. 제5노아게이트(56-5)출력은 제6노아게이트(56-6)의 제2입력에 접속됨과 더불어 제2인버터(58-2)의 입력에 접속된다. 제2인버터(58-2)의 출력은 제4펄스신호(ψ4)로 된다.
제15기본 펄스(Q14)는 제7노아게이트(56-7)의 제1입력에 입력된다. 제16기본 펄스(Q15)는 제7노아게이트(56-7)의 제2입력에 입력되고, 제7노아게이트(56-7)의 출력은 제5펄스신호(ψ5)로 된다.
제12기본 펄스(Q11)는 제8노아게이트(56-8)의 제1입력에 입력된다. 제19기본 펄스(Q18)는 제8노아게이트(56-8)의 제2입력에 입력되고, 제8노아게이트(56-8)의 출력은 제6펄스신호(ψ6)로 된다.
다음에, 제13도에 나타낸 생성회로의 동작에 대해 설명한다.
제15도는 제13도에 나타낸 생성회로(16-3)의 출력파형을 나타낸 도면이다.
제15도에 나타낸 기간(τ6)은 제2펄스(ψ2)가 L로 되어 있는 기간 또는 제5펄스(ψ5)가 L레벨로 되어 있는 기간을 나타내고 있다.
또, 기간(τ7)은 제3펄스(ψ3)의 상승으로부터 제2펄스(ψ2)의 하강까지의 기간 및 제2펄스(ψ2)의 상승으로부터 제3펄스신호(ψ3)의 하강까지의 기간을 나타내고 있다. 더욱이, 기간(τ7)은 제6펄스(ψ6)의 상승으로부터 제5펄스(ψ5)의 하강까지의 기간 및 제5펄스(ψ5)의 상승으로부터 제6펄스(ψ6)의 하강까지의 기간을 나타내고 있다.
또, 기간(τ8)은 제1펄스(ψ1)의 하강으로부터 제3펄스(ψ3)의 하강까지의 기간 및 제3펄스(ψ3)의 하강으로부터 제1펄스신호(ψ1)의 상승까지의 기간을 나타내고 있다. 더욱이, 기간(τ8)은 제4펄스(ψ4)의 하강으로부터 제6펄스(ψ6)의 상승까지의 기간 및 제6펄스(ψ6)의 하강으로부터 제4펄스의 상승까지의 기간을 나타내고 있다.
또, 기간(τ9)은 제1펄스(ψ1)의 상승으로부터 제3펄스(ψ3)의 상승까지의 기간 및 제3펄스(ψ3)의 하강으로부터 제1펄스신호(ψ1)의 하강까지의 기간을 나타내고 있다. 더욱이, 기간(τ9)은 제6펄스(ψ6)의 하강으로부터 제4펄스(ψ4)의 하강까지의 기간 및 제4펄스(ψ4)의 상승으로부터 제6펄스(ψ6)의 상승까지의 기간을 나타내고 있다.
또, 기간(τ10)은 제3펄스(ψ3)의 상승으로부터 제6펄스(ψ6)의 하강까지의 기간 및 제6펄스(ψ6)의 상승으로부터 제3펄스(ψ3)의 하강까지의 기간을 나타내고 있다.
제3실시예에 있어서도, 제1 및 제2실시예와 마찬가지로 기본 펄스의 주기가 변화되어도 제15도에 나타낸 것과 같은 동작타이밍의 비는 변하지 않는다.
따라서, 제1펄스신호(ψ1)의 L레벨의 기간과 제4펄스신호(ψ4)의 L레벨의 기간, 제2펄스신호(ψ2)의 L레벨의 기간과 제3펄스신호(ψ3)의 L레벨의 기간, 제5펄스신호(ψ5)의 L레벨의 기간과 제6펄스신호(ψ6)L레벨의 기간이 서로 중복되지 않고 매칭이 취해진 펄스신호를 얻을 수 있다.
다음에, 차지펌프회로에 대해 설명한다.
제16도는 6상펄스로 구동되는 차지펌프회로의 일례를 나타낸 회로도이다. 상술한 바와 같이 제16도에 나타낸 차지펌프회로는 부의 어느 전압(VBB)을 생성하는 것이다.
제16도에 있어서, 참조부호(60-1~60-10)은 PMOS로 참조부호(VSS)는 접지전위이고, 참조부호(VBB)는 부의 출력전압이다. 또, 참조부호(62-1, 62-6)는 캐패시터이다.
더욱이, 제16도에 나타낸 회로상태에서 접지전위(VSS)를 전원전압(VCC)로 바꾸어놓고, PMOS(60-1~60-10)를 전부 NMOS로해서 제15도에 나타낸 펄스신호(ψ1~ψ6)의 출력파형을 전부 역상(H레벨의 기간을 전부 L레벨의 기간으로 하고, 한편 L레벨의 기간을 전부 H레벨의 기간으로 한다)으로 하면, 전원전압(VCC)보다도 높은 정(正)의 어느 출력전압(VPP)이 얻어진 차지펌프회로로 된다.
다음에, 본 발명의 제4실시예에 따른 반도체 회로장치에 대해 설명한다.
제4실시예는 기본적으로 제3실시예에 준하는 것으로 그 개략적인 구성을 나타낸 블록은 제11도(a) 및 제11도(b)에 의해 나타낼 수 있다.
먼저, 기본 펄스 발진회로에 대해 설명한다.
제17도는 발진회로의 회로도이다. 제17도에 나타낸 발진회로(14-4)는 제11도(b)는 나타낸 발진회로(14-3)의 블록에 대해서는 끼울 수 있다.
제17도에 나타낸 바와 같이 발진회로(14-4)는 게이트회로(40-15~40-18) 및 게이트회로(42-3)가 직렬로 접속되면서 게이트회로(42-3)의 출력을 게이트회로(40-15)의 입력에 접속되어 구성된다. 이에 의해 발진회로(14-4)는 카운터회로를 구성한다.
더욱이, 게이트회로(40-15~40-18)의 회로구성은 제8도(a)에 나타낸 회로와 동일하며, 또 게이트회로(42-3)의 회로구성은 제8도(b)에 나타낸 회로의 마찬가지이다.
게이트회로(40-15~40-18) 및 게이트회로(42-3)의 게이트에는 각각 입력펄스(CLK)가 공급된다. 제1기본 펄스(Q0)는 게이트회로(40-15)의 제2출력(OUT2)에서 압출되며, 제2기본 펄스(Q1)는 게이트회로(40-15)의 출력과 게이트회로(40-16)의 입력과의 상호 접속점(게이트회로40-15의 제1출력(OUT1))으로부터 압출된다. 이하, 마찬가지로 해서 제3기본 펄스(Q2)는 게이트회로(40-16)의 제2출력(OUT2)으로부터, 제4기본 펄스(Q3)는 게이트회로(40-16)의 제1출력(OUT1)으로부터, 제5기본 펄스(Q4)는 게이트회로(40-17)의 제2출력(OUT2)으로부터, 제6기본 펄스(Q5)는 게이트회로(40-17)의 제1출력(OUT1)으로부터, …, 제9기본 펄스(Q8)는 게이트회로(42-3)의 제2출력(OUT2)으로부터, 제10기본 펄스(Q9)는 게이트회로(42-3)의 제1출력(OUT1)으로부터 각각 압출된다.
다음에, 제17도에 나타낸 발진회로(14-4)의 동작에 대해 설명한다.
제19도는 제17도에 나타낸 발진회로(14-4)의 입력파형 및 출력파형을 나타낸 도면이다.
제19도에 나타낸 바와 같이 발진회로(14-4)는 기본 펄스(Q0~Q9)를 각각 입력펄스(CLK)에 대해 반주기씩 지연되도록하여 발진한다.
다음에, 펄스신호 생성회로에 대해 설명한다.
제18도는 생성회로의 회로도이다. 제18도에 나타낸 생성회로(16-4)는 제11도(b)에 나타낸 생성회로(16-3)의 블록에 대해서는 끼워넣을 수 있다.
제18도에 나타낸 바와 같이 생성회로(16-3)는 발진회로(14-4)로부터 발진된 기본 펄스(Q0~Q9)중 Q0, Q1, Q4, Q5, Q8, Q9의 6개를 받는다.
먼저, 제1기본 펄스(Q0)는 제1노아게이트(64-1)의 제1입력에 입력된다. 제10기본 펄스(Q9)는 제1노아게이트(64-1)의 제2입력에 입력된다. 제1노아게이트(64-1)의 출력은 제1낸드게이트(66-1)의 제1입력에 접속됨과 더불어 제1이진카운터(18-4)의 입력 및 제2낸드게이트(66-2)의 제1입력에 접속된다. 제1이진카운터(18-4)의 출력은 제1인버터(68-1)의 입력에 접속됨과 더불어 제2낸드게이트(66-2)의 제2입력에 접속된다. 제1인버터(68-1)의 출력은 제1펄스신호(ψ1)로 됨과 더불어 제3낸드게이트(66-3)의 제1입력에 접속된다. 도, 제2낸드게이트(66-2)의 출력은 제4펄스신호(ψ4)로 됨과 더불어 제4낸드게이트(66-4)의 제1입력에 접속된다.
제5기본 펄스(Q4)는 제2노아게이트(64-2)의 제1입력에 입력된다. 제6기본 펄스(Q5)는 제2노아게이트(64-2)의 제2입력에 입력된다. 제2노아게이트(64-2)의 출력은 제2인버터(68-2)의 입력에 접속된다. 제2인버터(68-2)의 출력은 제3낸드게이트(66-3)의 제2입력에 접속됨과 더불어 제4낸드게이트(66-4)의 제2입력에 접속된다. 제3낸드게이트(66-3)의 출력은 제5펄스신호(ψ5)로 된다. 또, 제4낸드게이트(66-4)의 출력은 제2펄스신호(ψ2)로 된다.
제2기본 펄스(Q1)는 제5낸드게이트(66-5)의 제1입력에 접속됨과 더불어 제2이진카운터(18-5)의 입력 및 제6낸드게이트(66-6)의 제1입력에 접속된다. 제2이진카운터(18-5)의 출력은 제3인버터(68-3)의 입력에 접속됨과 더불어 제6낸드게이트(66-6)의 제2입력에 접속된다. 제3인버터(68-3)의 출력은 제5낸드게이트(66-5)의 제2입력에 접속된다.
제9기본 펄스(Q8)는 제7낸드게이트(66-7)의 제1입력에 접속됨과 더불어 제3이진카운터(18-6)의 입력 및 제8낸드게이트(66-8)의 제1입력에 접속된다.
제3이진카운터(18-6)의 출력은 제4인버터(68-4)의 입력에 접속됨과 더불어 제8낸드게이트(66-8)의 제2입력에 접속된다. 제4인버터(68-4)의 출력은 제7낸드게이트(66-7)의 제2입력에 접속된다.
제5낸드게이트(66-5)의 출력은 제9낸드게이트(66-9)의 제1입력에 접속된다. 제6낸드게이트(66-6)의 출력은 제10낸드게이트(66-10)의 제1입력에 접속된다. 제7낸드게이트(66-7)의 출력은 제9낸드게이트(66-9)의 제2입력에 접속된다. 제8낸드게이트(66-8)의 출력은 제10낸드게이트(66-10)의 제2입력에 접속된다.
제9낸드게이트(66-9)의 출력은 제5인버터(68-5)의 입력에 접속된다. 제5인버터(68-5)의 출력은 제3펄스신호(ψ3)로 된다. 제10낸드게이트(66-10)의 출력은 제6인버터(68-6)의 입력에 접속된다. 제6인버터(68-6)의 출력은 제6펄스신호(ψ6)로 된다.
더욱이, 이진카운터(18-4~18-6)의 회로구성은 제2도에 나타낸 이진카운터와 마찬가지이다.
다음에, 제18도에 나타낸 생성회로의 동작에 대해 설명한다.
제18도에 나타낸 생성회로(16-4)의 출력파형은 기본적으로 제13도에 나타낸 생성회로(16-3)와 동일하며, 그 개략적인 출력파형은 제15도에 의해 나타낼 수 있다.
제4실시예에 있어서도 제1~제3실시예와 마찬가지로 기본 펄스의 주기가 변화해도 제15도에 나타낸 것과 같은 동작타이밍의 비는 변하지 않는다.
따라서, 제1펄스신호(ψ1)와 제4펄스신호(ψ4) 및 제2펄스신호(ψ2)와 제3펄스신호(ψ3), 제5펄스신호(ψ5)와 제6펄스신호(ψ6)가 서로 중복되지 않고, 매칭이 취해진 신호를 얻을 수 있다.
다음에, 본 발명에 따른 반도체 회로장치를 EPROM, EEPROM 일괄 소거형 EEPROM, 낸드형 EEPROM 등의 불휘발성 반도체 메모리에 이용된 예에 대해 설명한다.
제20도는 본 발명에 따른 반도체 회로장치를 탑재한 불휘발성 반도체 메모리의 개략적인 한 구성을 나타낸 블록도이다.
제20도에 나타낸 바와 같이 기본 펄스 발진회로(14) 및 펄스신호 생성회로(16)로 구성된 구동회로(10)는 구동용 펄스신호(ψ1~ψn)를 차지펌프회로(12)에 공급한다. 또, 메모리셀 어레이(70), 열디코더(72) 및 행디코더(74)를 각각 주요한 구성으로 하는 메모리부가 설치되어 있다. 차지펌프회로(12)는 펄스신호(ψ1~ψn)를 받음으로써 구동되고, 예컨대 행디코더(74)에 승압전압(VPP)을 공급한다.
더욱이, 제20도에 나타낸 블록은 일례이며, 그외 다양한 블록구성이 가능하다.
다음에, 본 발명의 제5실시예에 따른 반도체 회로장치에 대해 설명한다.
제21도는 본 발명의 제5실시예에 따른 반도체 회로장치의 개략적인 구성을 나타낸 블록도이다.
제21도에 나타낸 바와 같이 제5실시예에 따른 반도체 회로장치는 제1~제4실시예에 있어서 설명한 바와 같은 구동회로(10)를 구비하면서 승압전압(VPP)의 레벨을 검지하고, 이 검지내용에 기초한 검지신호(K)를 기본 펄스 발진회로(14-5)에 피드백하는 검지회로(76)를 거듭 구비한 것이다.
여기서, 검지신호(K)는 승압전압(VPP)의 레벨이 소정치보다도 낮은 때는 기본 펄스(Q0~Qn)의 주파수를 높이고, 승압전압(VPP)의 레벨이 소정치에 도달했을 때 기본 펄스(Q0~Qn)의 주파수를 낮추는 동작을 갖춘다.
다음에, 발진회로(14-5)에 대해 설명한다.
제22도는 제21도에 나타낸 발진회로(14-5)의 회로도이다.
제22도에 나타낸 바와 같이 발진회로(14-5)는 제1입력에 리셋트신호(RESET)가 입력되는 낸드게이트(78), 낸드게이트(78)의 출력~낸드게이트(78)의 제2입력간에 인버터(82-1~82-4)와 게이트회로(80-1~80-5)를 서로 직렬로 접속한 회로로 구성되어 있다.
다음에, 게이트회로(80-1~80-5)에 대해 설명한다.
제23도는 제22도에 나타낸 게이트회로(80-1~80-5)의 회로도이다.
제23도에 나타낸 바와 같이 게이트회로(80-1~80-5)는 NMOS와 PMOS로 된 전송게이트(84-1~84-3)를 포함한다. 전송게이트(84-1)는 전송게이트(84-2)와 직렬로 접속됨과 더불어 이들 전송게이트(84-1, 84-2)는 입력과 출력간에 직렬로 설치된다. 전송게이트(84-3)는 입력과 출력간에 전송게이트(84-1) 및 전송게이트(84-2)에 대해 병렬로 설치된다. 검지신호(K)는 전송게이트(84-1)의 NMOS의 게이트, 전송게이트(84-2)의 NMOS의 게이트 및 전송게이트(84-3)의 PMOS의 게이트에 입력된다. 또, 검지신호(K)는 인버터(86-1)를 매개로 하기 때문에 전송게이트(84-1)의 PNMOS의 게이트, 전송게이트(84-2)의 PMOS의 게이트 및 전송게이트(84-3)의 NMOS의 게이트에 입력된다.
제22도에 나타낸 게이트회로(80-1)에서는 그 입력신호(IN)가 낸드게이트(78)의 출력이며, 한편 그 출력신호(OUT)를 인버터(82-1)의 입력에 공급한다.
이하, 마찬가지로 게이트회로(80-2)에 있어서의 입력신호(IN)는 인버터(82-1)의 출력이며, 그 출력신호(OUT)를 인버터(82-2)의 입력에 공급하고, …, 게이트회로(80-5)에 있어서의 입력신호(IN)는 인버터(82-4)의 출력이며, 그 출력신호(OUT)를 기본 펄스(Q0)로 함과 더불어 낸드게이트(78)의 제2입력에 공급한다.
상기의 구성을 갖춘 발진회로(14-5)라면, 검지신호(K)가 L레벨인 때, 전송게이트(84-3)가 도통되기 때문에 단주기(고주파수)에서 기본 펄스(Q0)를 발진하고, 한편 검지신호(K)가 H레벨인 때 전송게이트(84-1) 및 전송게이트(84-2) 2개가 도통되기 때문에 장주기(조고주파수)로 기본 펄스(Q0)를 발진한다.
다음에, 검지회로(76)에 대해 설명한다.
제24도는 제21도에 나타낸 검지회로(76)의 회로도이다.
제24도에 나타낸 바와 같이 드레인과 게이트를 단락한 NMOS(88-1~88-4)가 직렬로 접속되고, 그 일단으로 되는 NMOS(88-1)의 드레인은 다시, 전압(VPP)이 인가되는 승압선(90)에 접속된다. 또, 그 타단으로 되는 NMOS(88-4)의 소스는 공핍형의 NMOS(92-1)의 드레인에 접속된다. NMOS(92-2)의 소스는 공핍형의 NMOS(92-2)의 드레인에 접속된다. NMOS(92-1)와 NMOS(92-2)의 소스는 공핍형의 NMOS(92-2)의 드레인에 접속된다. NMOS(92-1)와 NMOS(92-2)와의 상호 접속점은 인버터(94-1)의 입력에 접속되고, 그 출력은 인버터(94-2)의 입력에 접속된다. 인버터(94-2)의 출력은 검지신호(K)로 된다.
상기의 구성을 갖춘 검지회로(76)라면 승압선(90)의 전위가 소정의 레벨이하인 때, L레벨의 검지신호(K)를 출력한다. 그리고, 상기의 발진회로(14-5)로부터 기본 펄스(Q0)를 단주기(고주파수)에서 발진시킨다.
또, 승압선(90)의 전위가 소정의 레벨에 도달했을 때, 검지회로(76)는 H레벨의 검지신호(K)를 출력한다. 그리고, 상기의 발진회로(14-5)로부터 기본펄스(Q0)를 장주기(저주파수)에서 발진시킨다.
다음에, 제5실시예에 따른 반도체 회로장치의 동작에 대해 설명한다.
제25도(a)는 제5실시예에 따른 반도체 회로장치가 구비된 구동회로의 입력파형 및 출력파형을 나타낸 파형도이다.
제25도(a)에 나타낸 바와 같이 검지신호(K)가 L레벨인 사이(間), 기본 펄스(Q0)는 높은 주파수로 출력된다. 기본 펄스(Q0)가 고주파인 사이 펄스신호(ψ1, ψ2)도 높은 주파수로 출력되고, 차지펌프회로가 고주파의 펄스신호로 구동된다.
더욱이, 차지펌프회로의 출력전압(VPP)이 소정의 전위 레벨에 도달하면, 검지신호(K)는 H레벨로 되며, 그리고 기본 펄스(Q0)의 주파수가 낮아진다. 기본 펄스(Q0)가 저주파인 사이, 펄스신호(ψ1, ψ2)가 낮은 주파수로 출력되고, 차지펌프회로는 저주파의 펄스신호로 출력된다.
상기와 같이 본 발명에 따른 반도체 회로장치에서는 기본 펄스(Q0)의 주파수를 변화시켜도 펄스신호(ψ1, ψ2)의 동작타이밍의 비율이 변화하지 않기 때문에 기본 펄스(Q0)가 고주파 또는 저주파 어느 기간에 있어서도 차지펌프회로가 오동작하지 않는다.
더욱이, 기본 펄스(Q0)의 주파수를 높이고, 구동용의 펄스신호(ψ1, ψ2)의 주파수를 높이는 것에 의한 이점은 차지펌프회로의 승압능력이 향상되는 것이다. 즉, 차지펌프회로를 주파수의 펄스신호로 구동시킴으로써 출력전압(VPP)이 소정의 전위레벨에 도달할 때 까지의 시간(t)을 단축시킬 수 있고, 장치의 동작의 고속화에 기여한다.
더욱이, 출력전압(VPP)이 소정의 전위레벨에 도달한 후, 기본 펄스(Q0)의 주파수를 낮추고, 펄스신호(ψ1, ψ2)의 주파수를 낮추는 것에 의한 이점은 소비전력이 절감되는 것이다.
이와 같이 펄스신호(ψ1, ψ2)의 주파수를 상기와 같은 타이밍으로 적절히 조절함으로써 동작의 고속화와 소비전력의 절감화를 동시에 달성할 수 있다.
더욱이, 제25도(b)에 펄스신호(ψ1, ψ2)의 주파수를 변화시키지 않은 경우의 파형도를 비교예로서 나타내 둔다.
상기 각 실시예에 의해 설명한 본 발명에 의하면, 차지펌프회로(12)를 구동시키기 위한 복수의 펄스신호(ψ1~ψn)를 카운터회로가 이용된 구동회로(10)에 의해 생성한다.
예컨대, 제1 및 제2실시예에 의해 설명한 회로장치에서는 펄스신호 생성회로(16-1~16-2)에 카운터회로를 이용한다. 그리고, 생성회로(16-1~16-2)는 각각 기본 펄스 발진회로(14)에 발생된 기본 펄스(Q0)를 카운트하고 카운트함으로써 얻어진 신호를 논리합성하여 펄스신호(ψ1~ψn)를 얻는다. 이 때문에 기본 펄스(Q0)의 주파수가 변화해도 펄스신호(ψ1~ψn)의 동작타이밍은 항상 일정한 비율이 유지된다.
또, 펄스신호(ψ1~ψn)를 발진회로(14)에 의해 발생된 기본 펄스(Q0)를 카운트하는 것으로 얻기 때문에 전원전압이나 온도 및 반도체 장치의 제조 시의 가공오차에 의한 의존성을 발진회로(14)의 그것에 거의 동일하게 할 수 있으며, 펄스신호(ψ1~ψn)의 매칭이 붕괴되고, 차지펌프회로가 정상적으로 동작하지 않게 된다는 사태도 회피할 수 있다.
또, 예컨대 제3실시예에 의해 설명한 회로장치에서는 입력펄스(CLK)의 공급을 받는 기본 펄스 발진회로(14-3)에 카운트회로를 이용하고 있다. 이와 같이 해도 상기와 마찬가지인 효과를 얻을 수 있다.
더욱이, 예컨대 제4실시예에 따라 설명한 회로장치에서는 기본 펄스 발진회로(14-4) 및 펄스신호 생성회로(16-4)에 각각 카운터회로를 이용하고 있다. 이와 같이 해도 상기와 마찬가지인 효과를 얻을 수 있다.
또, 제1~제4실시예에 따라 설명한 회로장치에서는 기본 펄스(Q0~Qn)나 입력펄스(CLK)의 주파수가 변화해도 오동작하지 않는 것으로부터 예컨대, 제5실시예와 같이 출력전압의 레벨을 검지하고, 검지된 출력전압의 레벨에 따라 구동회로(10-5)가 시동되는 펄스신호(ψ1~ψn)의 주파수를 변화시키는 것이 가능하게 된다.
그리고, 제5실시예에 따라 설명한 회로장치에서는 검지된 출력전압의 레벨에 따라 구동회로(10-5)가 시동되는 펄스신호(ψ1~ψn)의 주파수를 변화시키는 것으로 동작의 고속화와 소비전력의 절감화를 동시에 달성할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 조건이 변화해도 정상인 펄스신호를 발생시킬 수 있는 회로를 구비한 반도체 회로장치 및 펄스생성방법을 제공할 수 있다.

Claims (29)

  1. 발진신호를 출력하기 위한 발진회로와; 발진신호의 발진 카운팅을 기초로 서로 다른 위상을 갖춤과 더불어 각각 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춘 구동신호를 발생시키기 위한 구동신호발생기 및; 제1전원전위의 전위레벨을 제1전위레벨로부터 제1전위레벨과 다른 제2전위레벨로 시프팅하고, 제2전위레벨을 갖춘 제2전원전위를 출력하기 위해, 제1전위레벨을 갖춘 제1전원전위를 공급받고, 구동신호에 의해 구동되는 전원전위레벨 시프팅회로를 구비하여 구성된 것을 특징으로 하는 반도체 회로장치.
  2. 제1항에 있어서, 상기 구동신호발생기가 발진신호의 주파수와 상관없이 일정한 동작시간비에 따른 구동신호를 발생시키고, 구동신호를 기초로 상기 전원전위레벨 시프팅회로를 구동시키는 것을 특징으로 하는 반도체 회로장치.
  3. 제2항에 있어서, 상기 구동신호발생기는 상기 발진회로에 의해 출력된 발진회로가 공급되는 카운터를 포함하는 것을 특징으로 하는 반도체 회로장치.
  4. 제3항에 있어서, 상기 카운터가 각각 입력 게이트부로 이루어진 다수의 게이트회로와 제1 및 제2단을 갖춘 전류경로를 포함하고, 상기 게이트회로는 상기 게이트회로계의 각 게이트회로의 전류경로의 제1단이 상기 게이트회로계의 바로 이전의 게이트회로의 전류경로의 제2단에 연결됨과 더불어 상기 게이트회로계의 마지막 게이트회로의 전류경로의 제2단이 상기 게이트회로계의 제1게이트회로의 전류경로의 제1단에 연결되도록 직렬로 연결되며, 상기 게이트회로계의 각 게이트회로의 입력게이트부가 상기 발진회로에 의해 출력된 발진신호를 공급받도록 된다는 것을 특징으로 하는 반도체 회로장치.
  5. 제4항에 있어서, 구동신호가 상기 게이트회로계의 상기 게이트회로 사이의 접속노드로부터 추출되는 것을 특징으로 하는 반도체 회로장치.
  6. 제4항에 있어서, 상기 게이트회로가 각각 직렬로 연결된 다수의 전송게이트를 포함하는 것을 특징으로 하는 반도체 회로장치.
  7. 제6항에 있어서, 구동신호가 상기 게이트회로계의 상기 게이트회로 사이의 접속노드로부터 추출되는 것을 특징으로 하는 반도체 회로장치.
  8. 제1항에 있어서, 상기 전원전위레벨 시프팅회로가 차지펌프회로를 포함하는 것을 특징으로 하는 반도체 회로장치.
  9. 제1항에 있어서, 제2전위레벨에 따라 상기 발진회로에 의해 출력된 발진신호의 발진주기를 차징하기 위한 차징수단을 더 구비하여 구성된 것을 특징으로 하는 반도체 회로장치.
  10. 발진신호를 출력하기 위한 발진회로와; 상기 발진회로에 의해 출력된 발진신호의 발진을 카운팅하기 위한 카운터회로와, 서로 다른 위상을 갖춘 구동신호를 발생시키도록 발진신호와 상기 카운터회로의 출력을 논리적으로 결합하기 위한 논리회로를 포함하고, 구동신호가 각각 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춘 구동신호발생기 및; 제1전원전위의 전위레벨을 제1전위레벨로부터 제1전위레벨과 다른 제2전위레벨로 시프팅하고, 제2전위레벨을 갖춘 제2전원전위를 출력하기 위해, 제1전위레벨을 갖춘 제1전원전위를 공급받고, 구동신호에 의해 구동되는 전원전위레벨 시프팅회로를 구비하여 구성된 것을 특징으로 하는 반도체 회로장치.
  11. 제10항에 있어서, 상기 구동신호발생기가 발진신호의 주파수와 상관없이 일정한 동작시간비에 따른 구동신호를 발생시키고, 구동신호를 기초로 상기 전원전위레벨 시프팅회로를 구동시키는 것을 특징으로 하는 반도체 회로장치.
  12. 제10항에 있어서, 상기 카운터회로가 상기 발진회로에 의해 출력된 발진신호가 공급되는 이진카운터를 포함하는 것을 특징으로 하는 반도체 회로장치.
  13. 제10항에 있어서, 상기 전원전위레벨 시프팅회로가 차지펌프회로를 포함하는 것을 특징으로 하는 반도체 회로장치.
  14. 공급된 발진신호의 발진 카운팅을 기초로 각각 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춘 구동신호를 발생시키기 위한 구동신호발생기와; 상기 구동신호에 의해 구동되는 회로를 구비하여 구성되과; 상기 회로는 제1전위레벨로부터 제1전위레벨과 다른 제2전위레벨로 제1전원전위의 전위레벨을 시프팅함과 더불어 제2전위레벨을 갖춘 제2전원전위를 출력하기 위해, 제1전원전위를 갖춘 제1전원전위가 공급되는 전원전위레벨 시프팅회로를 포함하고, 이 전원전위레벨 시프팅회로는 구동신호에 의해 구동되는 것을 특징으로 하는 반도체 회로장치.
  15. 제14항에 있어서, 상기 구동신호발생기가 발진신호의 주파수와 상관없이 일정한 동작시간비에 따른 구동신호를 발생시키고, 구동신호를 기초로 상기 전원전위레벨 시프팅회로를 구동시키는 것을 특징으로 하는 반도체 회로장치.
  16. 제15항에 있어서, 상기 구동신호발생기가 발진신호의 발진을 카운트하기 위한 적어도 하나의 카운터를 포함하는 것을 특징으로 하는 반도체 회로장치.
  17. 제16항에 있어서, 상기 전원전위레벨 시프팅회로가 차지펌프회로를 포함하는 것을 특징으로 하는 반도체 회로장치.
  18. 발진신호를 출력하기 위한 발진회로와; 발진신호의 발진 카운팅을 기초로 각각 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춘 구동신호를 발생시키기 위한 구동신호발생기 및; 상기 구동신호에 의해 구동되고, 제1전위레벨로부터 제1전위레벨과 다른 제2전위레벨로 제1전원전위의 전위레벨을 시프팅함과 더불어 제2전위레벨을 갖춘 제2전원전위를 출력하기 위해, 제1전원전위를 갖춘 제1전원전위가 공급되는 전원전위레벨 시프팅회로를 포함하는 회로를 구비하여 구성된 것을 특징으로 하는 반도체 회로장치.
  19. 제18항에 있어서, 상기 구동신호발생기가 발진신호의 주파수와 상관없이 일정한 동작시간비에 따른 구동신호를 발생시키고, 구동신호를 기초로 상기 전원전위레벨 시프팅회로를 구동시키는 것을 특징으로 하는 반도체 회로장치.
  20. 제19항에 있어서, 상기 구동신호발생기가 발진신호의 발진을 카운트하기 위한 적어도 하나의 카운터를 포함하는 것을 특징으로 하는 반도체 회로장치.
  21. 제18항에 있어서, 상기 발진회로가 링오실레이터로 이루어진 것을 특징으로 하는 반도체 회로장치.
  22. 발진신호를 출력하기 위한 발진회로와; 각각 발진신호의 발진카운팅을 기초로 한 위상을 갖추고, 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춤과 더불어 동작시간비가 발진 주파수와 상관없이 일정한 구동신호를 발생시키기 위한 구동신호발생기 및; 구동신호에 의해 구동되는 차지펌프회로를 구비하여 구성된 것을 특징으로 하는 반도체 회로장치.
  23. 제22항에 있어서, 상기 차지펌프회로가 전원전압(Vcc) 보다 더 포지티브인 전압을 출력하는 것을 특징으로 하는 반도체 회로장치.
  24. 제22항에 있어서, 상기 차지펌프회로가 전원전압(Vcc) 보다 더 네가티브인 전압을 출력하는 것을 특징으로 하는 반도체 회로장치.
  25. 행 및 열로 배열된 메모리셀로 이루어진 메모리셀 어레이와; 이 메모리셀 어레이의 행을 선택하기 위한 행디코더; 상기 메모리셀 어레이의 열을 선택하기 위한 열디코더; 발진신호를 출력하기 위한 발진회로; 각각 발진신호의 발진카운팅을 기초로 한 위상을 갖추고, 발진신호의 신호엣지부와 동기되는 신호엣지부를 갖춤과 더불어 동작시간비가 상기 발진회로에 의해 출력된 발진신호의 주파수와 상관없이 일정한 구동신호를 발생시키기 위한 구동신호발생기 및; 상기 행디코더에 전압을 출력하기 위해 구동신호에 의해 구동되는 차지펌프회로를 구비하여 구성된 것을 특징으로 하는 반도체 회로장치.
  26. 제25항에 있어서, 상기 차지펌프회로가 전원전압(Vcc) 보다 더 포지티브인 전압을 출력하는 것을 특징으로 하는 반도체 회로장치.
  27. 전원전위레벨을 시프트하기 위한 전원전위레벨 시프터와; 이 전원전위레벨 시프터를 구동시키고, 적어도 하나의 기본펄스의 발진의 카운팅에 응답하여 각각 상기 기본 펄스의 펄스엣지와 동기하는 펄스엣지를 갖춤과 더불어 위상이 서로 다른 적어도 2개의 구동펄스를 출력하며, 구동신호의 동작시간비가 적어도 하나의 기본 펄스의 주파수와 상관없이 일정한 구동기(driver)를 구비하여 구성되고; 상기 전원전위레벨 시프터가 상기 구동펄스에 의해 구동되는 것을 특징으로 하는 반도체 회로장치.
  28. 제27항에 있어서, 상기 구동펄스가 상기 기본 펄스의 반주기의 N배(여기서, N은 정수)만큼 큰 펄스폭을 갖춘 것을 특징으로 하는 반도체 회로장치.
  29. 전원전위레벨을 시프팅하기 위한 전원전위레벨 시프터와; 이 전원전위레벨 시프터를 구동시키고, 적어도 2개의 기본 펄스의 발진의 카운팅에 응답하여 각각 상기 기본 펄스의 펄스엣지와 동기하는 펄스엣지를 갖춤과 더불어 위상이 서로 다른 적어도 4개의 구동펄스를 출력하는 구동기를 구비하여 구성되고; 상기 적어도 2개의 기본 펄스는 각각 동일한 주기를 갖춘 제1기본펄스와 제2기본펄스를 갖추고, 상기 제1 및 제2기본 펄스의 위상이 상기 주기의 1/4에 의해 서로 어긋나며; 상기 구동펄수가; 상기 제1기본 펄스의 펄스엣지와 동기되는 펄스엣지를 각각 갖추고, 기본 펄스의 반주기의 5배 만큼 큰 하이레벨 주기와, 기본 펄스의 상기 반주기의 3배 만큼 큰 로우레벨주기를 교대로 반복하며, 위상이 상기 기본 펄스의 반주기의 4배 만큼 큰 주기에 의해 서로 어긋나는 제1 및 제2구동펄스와; 상기 제2기본 펄스의 펄스엣지와 동기되는 펄스엣지를 각각 갖추고, 기본 펄스의 상기 반주기의 2배 만큼 큰 하이레벨 주기와, 기본 펄스의 상기 반주기의 6배 만큼 큰 로우레벨주기를 교대로 반복하며, 위상이 상기 기본 펄스의 상기 반주기의 2배 만큼 큰 주기에 의해 서로 어긋나는 제3 및 제4구동펄스를 포함하고; 주기(τ1)와 주기(τ2) 및 주기(τ3) 사이의 관계가 τ1 : τ2 : τ3 = 2 : 1 : 4로 표현되고, 여기서, 주기(τ1)는 제1구동펄스의 상승펄스엣지로부터 제2구동펄스의 하강펄스엣지까지와, 제2구동펄스의 상승펄스엣지로부터 제1구동펄스의 하강펄스엣지까지이고, 주기(τ2)는 제2구동펄스의 하강펄스엣지로부터 제3구동펄스의 상승펄스엣지까지와, 제3구동펄스의 하강펄스엣지로부터 제2구동펄스의 상승펄스엣지까지이며, 주기(τ3)는 제3구동펄스와 제4구동펄스가 하이레벨일 때이고, 상기 전원전위레벨 시프터가 상기 구동펄스에 의해 구동되는 것을 특징으로 하는 반도체 회로장치.
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