JP2002520979A - 基板バイアスを使用したｃｍｏｓ遅延回路 - Google Patents
基板バイアスを使用したｃｍｏｓ遅延回路Info
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- JP2002520979A JP2002520979A JP2000560661A JP2000560661A JP2002520979A JP 2002520979 A JP2002520979 A JP 2002520979A JP 2000560661 A JP2000560661 A JP 2000560661A JP 2000560661 A JP2000560661 A JP 2000560661A JP 2002520979 A JP2002520979 A JP 2002520979A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
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- Pulse Circuits (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 既知の遅延要素の場合、電圧制御電流源は供給電圧の一部を消費してしまうが、本発明の目的は、これを除去する改良された遅延要素を提供すること。
【解決手段】 遅延要素（DL）を伝播する信号を一遅延だけ遅延させる遅延要素（DL）は、ソース、ドレイン、ゲートとバックゲート（BO）を有している電界効果トランジスタ（T1）を有している。バックゲート（BG）は、制御電圧を受信するように構成されている。制御電圧（Vcntrl）は、電界効果トランジスタ（T1）を流れる電流を制御する。この結果、遅延も、制御電圧（Vcntrl）によって制御することが出来る。
Description
【０００１】
本発明は、ソース、ドレイン、ゲートとバックゲートを有する電界効果トラン
ジスタを有する、遅延要素を伝播する信号を一遅延遅延させる、遅延要素に関す
る。
ジスタを有する、遅延要素を伝播する信号を一遅延遅延させる、遅延要素に関す
る。
【０００２】
このような遅延要素は、欧州特許出願EP 0 661 809 A1から既知である。遅延
要素の遅延を変化させるために、電圧制御電流源が、電界効果トランジスタのソ
ース電極と直列に配置されている。電圧制御電流源によって、電界効果トランジ
スタを流れる電流を変化させ、これにより遅延要素の遅延を変化させることが出
来る。これは、この遅延要素を特に電圧制御発振器の使用に適したものにする。
要素の遅延を変化させるために、電圧制御電流源が、電界効果トランジスタのソ
ース電極と直列に配置されている。電圧制御電流源によって、電界効果トランジ
スタを流れる電流を変化させ、これにより遅延要素の遅延を変化させることが出
来る。これは、この遅延要素を特に電圧制御発振器の使用に適したものにする。
【０００３】 既知の遅延要素の場合、電圧制御電流源は供給電圧の一部を消費する。今日、
低い供給電圧で作動することができる電子回路のニーズがあるので、供給電圧の
部分の消費は不利である。
低い供給電圧で作動することができる電子回路のニーズがあるので、供給電圧の
部分の消費は不利である。
【０００４】
本発明の目的は、上述した不利な点を除去する改良された遅延要素を提供する
ことである。
ことである。
【０００５】 この目的のために、本発明によると、第一パラグラフにおいて定義される型の
遅延要素は、前記バックゲートが、前記遅延要素の前記遅延を制御する制御電圧
を受信するように構成されていることを特徴とする。このようにして、電界効果
トランジスタを流れる電流を、制御電圧によって変化させることが実現できる。
遅延要素は、前記バックゲートが、前記遅延要素の前記遅延を制御する制御電圧
を受信するように構成されていることを特徴とする。このようにして、電界効果
トランジスタを流れる電流を、制御電圧によって変化させることが実現できる。
【０００６】 この遅延要素は、ソースと、電界効果トランジスタのドレインに結合されてい
るドレインと、電界効果トランジスタのゲートに結合されているゲートとを有す
る別の電界効果トランジスタを更に含むことができる。電界効果トランジスタの
ソースは、供給電圧を供給する電圧供給源の第一端子に接続されている。別のト
ランジスタのソースは、電圧供給源の第二端子に接続されている。こうすること
により、供給電圧全体が、遅延要素に対して使用可能となる。このことは、既知
の遅延要素と対照的である。
るドレインと、電界効果トランジスタのゲートに結合されているゲートとを有す
る別の電界効果トランジスタを更に含むことができる。電界効果トランジスタの
ソースは、供給電圧を供給する電圧供給源の第一端子に接続されている。別のト
ランジスタのソースは、電圧供給源の第二端子に接続されている。こうすること
により、供給電圧全体が、遅延要素に対して使用可能となる。このことは、既知
の遅延要素と対照的である。
【０００７】 本発明は、請求項1と2に記載の発明の遅延要素を含むオシレータにも関する。
オシレータの振動周波数が遅延要素の遅延に依存するので、振動周波数は、遅延
要素の遅延を制御する制御電圧によって制御することができる。振動周波数は、
非常に広い周波数範囲で、制御電圧に対して、実質的に線形とみなせる。
オシレータの振動周波数が遅延要素の遅延に依存するので、振動周波数は、遅延
要素の遅延を制御する制御電圧によって制御することができる。振動周波数は、
非常に広い周波数範囲で、制御電圧に対して、実質的に線形とみなせる。
【０００８】 本発明は、請求項4に記載の発明の前述のオシレータを含むフェーズロックド
ループ（PLL）回路にも関する。このように、供給電圧を局所的に増大するd.c./
d.c.アップコンバータを必要としない低電圧のフェーズロックドループ回路が、
得られる。これは、本発明のフェーズロックドループ回路が単純化される利点を
有する。他の利点は、フェーズロックドループ回路を集積回路に組み込む場合、
それが必要とするチップ面積が小さくなることである。
ループ（PLL）回路にも関する。このように、供給電圧を局所的に増大するd.c./
d.c.アップコンバータを必要としない低電圧のフェーズロックドループ回路が、
得られる。これは、本発明のフェーズロックドループ回路が単純化される利点を
有する。他の利点は、フェーズロックドループ回路を集積回路に組み込む場合、
それが必要とするチップ面積が小さくなることである。
【０００９】
本発明を、添付の図面を参照して更に詳細に説明する。これらの図において、
同様な機能または目的を有する部分または要素には、同じ参照符号が付してある
。
同様な機能または目的を有する部分または要素には、同じ参照符号が付してある
。
【００１０】 図1は、入力端子IPと、出力端子OPと、制御端子CNTRLとを有する遅延要素DLを
示す。遅延要素DLには、第一供給端子SVTと第二供給端子RFを有する電圧供給源S
Vによって電力が供給される。遅延要素DLは、第一供給端子SVTに接続されている
ソースを有する電界効果トランジスタT1と、出力端子OPに接続されているドレイ
ンと、入力端子IPに接続されているゲートと、制御端子CNTRLに接続されている
バックゲートBGとを有する。負荷インピーダンスZは、出力端子OPと第二供給端
子RFとの間に接続されている。入力端子IPと第二供給端子RFとの間に加えられる
入力信号Uiは、遅延要素DLを介して伝播し、出力端子OPと第二供給端子RFの間に
出力信号Uoを生成する。図1に示されるように遅延要素DLは、入力信号Uiを逆出
力信号Uoに変換する以外に、遅延要素DLは入力信号Uiも遅延させる。遅延は、と
りわけ、電界効果トランジスタT1を流れる電流に依存する。電界効果トランジス
タT1のソースとバックゲートBG間に制御電圧Vcntrlを加えることによって、電界
効果トランジスタT1を流れる電流、したがって、遅延を、制御電圧Vcntrlの変化
によって変化させることができる。負荷インピーダンスは、例えば、抵抗でも良
いが、トランジスタの様な、これに代わる他のコンポーネントを使用することも
出来る。
示す。遅延要素DLには、第一供給端子SVTと第二供給端子RFを有する電圧供給源S
Vによって電力が供給される。遅延要素DLは、第一供給端子SVTに接続されている
ソースを有する電界効果トランジスタT1と、出力端子OPに接続されているドレイ
ンと、入力端子IPに接続されているゲートと、制御端子CNTRLに接続されている
バックゲートBGとを有する。負荷インピーダンスZは、出力端子OPと第二供給端
子RFとの間に接続されている。入力端子IPと第二供給端子RFとの間に加えられる
入力信号Uiは、遅延要素DLを介して伝播し、出力端子OPと第二供給端子RFの間に
出力信号Uoを生成する。図1に示されるように遅延要素DLは、入力信号Uiを逆出
力信号Uoに変換する以外に、遅延要素DLは入力信号Uiも遅延させる。遅延は、と
りわけ、電界効果トランジスタT1を流れる電流に依存する。電界効果トランジス
タT1のソースとバックゲートBG間に制御電圧Vcntrlを加えることによって、電界
効果トランジスタT1を流れる電流、したがって、遅延を、制御電圧Vcntrlの変化
によって変化させることができる。負荷インピーダンスは、例えば、抵抗でも良
いが、トランジスタの様な、これに代わる他のコンポーネントを使用することも
出来る。
【００１１】 図2は、本発明の遅延要素の別の実施例の回路ダイアグラムを示す。負荷イン
ピーダンスZ（図1参照）は、別の電界効果トランジスタT2によって形成されてい
る。別の電界効果トランジスタT2は、出力端子OPに接続されているドレイン、第
二供給端子REに接続されているソースと入力端子IPに接続されているゲートを有
する。電界効果トランジスタT1と別の電界効果トランジスタT2は、共に，インバ
ータの遅延（従って遅延要素の遅延）を制御電圧Vcntrlによって変化させること
ができる特別な特徴を有しているインバータ・ステージを形成する。電界効果ト
ランジスタT1のバックゲートBGに加える代わりに、制御電圧は、別の電界効果ト
ランジスタT2のバックゲートに加えることもできる。これに代えて電界効果トラ
ンジスタT1のバックゲートBGと別の電界効果トランジスタT2のバックゲートを、
制御電圧によって制御することもできる。これは、遅延の範囲がより大きくなる
という長所を有する。（しかしながら、多くのIC CMOS-プロセスにおいて、制御
電圧をPMOSTとN-MOSTの両方に加えることは、可能ではない）。
ピーダンスZ（図1参照）は、別の電界効果トランジスタT2によって形成されてい
る。別の電界効果トランジスタT2は、出力端子OPに接続されているドレイン、第
二供給端子REに接続されているソースと入力端子IPに接続されているゲートを有
する。電界効果トランジスタT1と別の電界効果トランジスタT2は、共に，インバ
ータの遅延（従って遅延要素の遅延）を制御電圧Vcntrlによって変化させること
ができる特別な特徴を有しているインバータ・ステージを形成する。電界効果ト
ランジスタT1のバックゲートBGに加える代わりに、制御電圧は、別の電界効果ト
ランジスタT2のバックゲートに加えることもできる。これに代えて電界効果トラ
ンジスタT1のバックゲートBGと別の電界効果トランジスタT2のバックゲートを、
制御電圧によって制御することもできる。これは、遅延の範囲がより大きくなる
という長所を有する。（しかしながら、多くのIC CMOS-プロセスにおいて、制御
電圧をPMOSTとN-MOSTの両方に加えることは、可能ではない）。
【００１２】 図3は、本発明の遅延要素DLを含むオシレータOSCの回路図を示す。一例として
、5つの遅延要素DLが、最後の遅延要素の出力端子が、カスケードされた要素の
第一遅延要素の入力端子に接続されているいわゆるリング・オシレータを形成す
るためにカスケードに配置されている。制御電圧を変化させることによって、電
界効果トランジスタを流れる電流は変化し、それによって、各遅延要素DLの遅延
は変化する。遅延が増大するにつれ、オシレータの振動周波数は減少するので、
振動周波数は、制御電圧Vcntrlによって制御することができる。
、5つの遅延要素DLが、最後の遅延要素の出力端子が、カスケードされた要素の
第一遅延要素の入力端子に接続されているいわゆるリング・オシレータを形成す
るためにカスケードに配置されている。制御電圧を変化させることによって、電
界効果トランジスタを流れる電流は変化し、それによって、各遅延要素DLの遅延
は変化する。遅延が増大するにつれ、オシレータの振動周波数は減少するので、
振動周波数は、制御電圧Vcntrlによって制御することができる。
【図1】本発明の遅延要素の一実施例の回路図である。
【図2】本発明の遅延要素の別の実施例の回路図である。
【図3】本発明の遅延要素を含むオシレータの回路図である。
IP 入力端子 OP 出力端子 CNTRL 制御端子 DL 遅延要素 SVT 第一供給端子 BG バックゲート OP 出力端子 RF 第二供給端子
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5J001 AA04 BB12 BB20 BB25 DD06 5J106 AA01 AA04 CC03 CC59 JJ01 KK40 LL01
Claims (5)
- 【請求項1】 ソース、ドレイン、ゲートとバックゲートを有する電界効果トラ
ンジスタを有する、遅延要素を伝播する信号を一遅延分遅延させる、遅延要素に
おいて、前記バックゲートが、前記遅延要素の前記遅延を制御する制御電圧を受
信するように構成されていることを特徴とする遅延要素。 - 【請求項2】 前記遅延要素が、更に、ソース、前記電界効果トランジスタの前
記ドレインに結合されているドレイン、および前記電界効果トランジスタの前記
ゲートに結合されているゲートを有する別の電界効果トランジスタ含むことを特
徴とする請求項1に記載の遅延要素。 - 【請求項3】 前記電界効果トランジスタの前記ソース電極が、電圧供給源の第
一タ端子に接続されていて、かつ前記別のトランジスタの前記ソース電極が、前
記電圧供給源の第二端子に接続されていることを特徴とする請求項2に記載の遅
延要素。 - 【請求項4】 請求項1に記載の遅延要素を含むオシレータ
- 【請求項5】 請求項4に記載のオシレータを含むフェーズロックドループ回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98202357.4 | 1998-07-14 | ||
| EP98202357 | 1998-07-14 | ||
| PCT/EP1999/004708 WO2000004638A1 (en) | 1998-07-14 | 1999-07-02 | Cmos delay circuit using substrate biassing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002520979A true JP2002520979A (ja) | 2002-07-09 |
Family
ID=8233925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000560661A Withdrawn JP2002520979A (ja) | 1998-07-14 | 1999-07-02 | 基板バイアスを使用したｃｍｏｓ遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP1016212A1 (ja) |
| JP (1) | JP2002520979A (ja) |
| KR (1) | KR20010030591A (ja) |
| WO (1) | WO2000004638A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172222A (ja) * | 2005-12-21 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JP2009135568A (ja) * | 2007-11-28 | 2009-06-18 | Denso Corp | パルス遅延回路及びその駆動方法、ａｄ変換回路、時間測定回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092548A (en) * | 1977-03-15 | 1978-05-30 | International Business Machines Corporation | Substrate bias modulation to improve mosfet circuit performance |
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| US4988960A (en) * | 1988-12-21 | 1991-01-29 | Yamaha Corporation | FM demodulation device and FM modulation device employing a CMOS signal delay device |
| JPH0715313A (ja) * | 1993-06-18 | 1995-01-17 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
| JP2822881B2 (ja) * | 1994-03-30 | 1998-11-11 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH0823271A (ja) * | 1994-07-08 | 1996-01-23 | Matsushita Electric Ind Co Ltd | Ｃｍｏｓ論理回路 |
-
1999
- 1999-07-02 JP JP2000560661A patent/JP2002520979A/ja not_active Withdrawn
- 1999-07-02 EP EP99931253A patent/EP1016212A1/en not_active Withdrawn
- 1999-07-02 WO PCT/EP1999/004708 patent/WO2000004638A1/en not_active Application Discontinuation
- 1999-07-02 KR KR1020007002633A patent/KR20010030591A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172222A (ja) * | 2005-12-21 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 電源回路 |
| JP2009135568A (ja) * | 2007-11-28 | 2009-06-18 | Denso Corp | パルス遅延回路及びその駆動方法、ａｄ変換回路、時間測定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000004638A1 (en) | 2000-01-27 |
| EP1016212A1 (en) | 2000-07-05 |
| KR20010030591A (ko) | 2001-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060905 |