KR19990078246A - 위상동기루프의챠지펌프회로 - Google Patents

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Abstract

위상 동기 루프(PLL)의 챠지 펌프 회로는 제 1 및 제 2 정전류원, 제 1 및 제 2 전류 미러 회로와, 제 1 및 제 2 아날로그 스위치 회로를 포함한다. 제 1 및 제 2 정전류원은 정전류를 발생한다. 제 1 전류 미러 회로는 제 1 정전류원에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를 출력 단자에 공급한다. 제 1 전류 미러 회로는 제 1 정전류원에 접속된 제 1 트랜지스터와 출력 단자에 접속된 제 2 트랜지스터를 갖는다. 제 2 전류 미러 회로는 제 2 정전류원에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를 출력 단자에 공급한다. 제 2 전류 미러 회로는 제 2 정전류원에 접속된 제 3 트랜지스터와 출력 단자에 접속된 제 4 트랜지스터를 갖는다. 제 1 아날로그 스위치 회로는 제 1 및 제 2 트랜지스터의 게이트 사이에 접속되고, 제 1 제어 펄스에 의해 턴-온/턴-오프된다. 제 2 아날로그 스위치 회로는 제 3 및 제 4 트랜지스터의 게이트 사이에 접속되고, 제 2 제어 펄스에 의해 턴-온/턴-오프된다.

Description

위상 동기 루프의 챠지 펌프 회로{Charge pump circuit for PLL}
본 발명은 PLL(Phase Locked Loop)의 챠지 펌프 회로에 관한 것으로, 특히, 위상 처리(phasing), 주파수 승산(frequency multiplication) 및 클럭 복구(clock recovery)와 같은 기능을 필요로 하는 집적 회로에 사용되는 PLL의 챠지 펌프 회로에 관한 것이다.
종래의 기술에 있어서, 위상 처리, 주파수 승산 및 클럭 복구와 같은 기능을 필요로 하는 CMOS IC(상보형 금속-산화물 반도체 집적 회로)는 주파수를 제어하기 위해 PLL을 사용한다.
도7은 일반적인 PLL의 기본 장치를 도시한 도면이다. 도7에 도시된 것 처럼, PLL(1)은 위상 검출기(PD)(2), 인버터(3), 챠지 펌프 회로(4), 로우 패스 필터(LPF)(5), 전압 제어 발진기(VCO)(6) 및, 주파수 분할기(6a)로 구성된다.
위상 검출기(2)는 기준 클럭의 위상과 주파수 분할기(6a)의 출력의 위상을 비교한다. 주파수 분할기(6a)의 출력의 위상이 기준 클럭의 위상보다 느릴 때, 위상 검출기(2)는 주파수를 증가시키는 펄스(UP 신호로서 지칭됨)를 출력한다. 주파수 분할기의 출력 위상이 기준 클럭의 위상보다 빠를 때, 위상 검출기(2)는 주파수를 감소시키는 펄스(DN 신호로서 지칭됨)를 출력한다. UP 신호에 대해서는 인버터(3)에 의해 반전된 UP 신호가 이용된다.
챠지 펌프 회로(4)의 출력은 저항기(5a) 및 캐패시터(5b)로 구성된 LPF(5)에 접속된다. 챠지 펌프 회로(4)는 챠지 펌프 회로(4)가 DN 신호를 수신할 때 LPF(5)의 캐패시터(5b)의 전하를 방출하고, 챠지 펌프 회로(4)가 반전된 UP 신호를 수신할 때 LPF(5)의 캐패시터(5b)의 전하를 축적한다. 챠지 펌프 회로(4)의 펄스 출력은 LPF(5)에 의해 DC 아날로그 신호로 변환된다.
VCO(6)는 LPF(5)의 아날로그 신호 출력을 수신하여 일정한 주파수 신호를 출력한다. 주파수 분할기(6a)는 카운터로 구성되고, VCO(6)의 출력을 N(임의 자연수)으로 분할하여 분할된 출력을 위상 검출기(2)에 공급한다.
PLL 회로(1)에 있어서, 위상 검출기(2), 챠지 펌프 회로(4), VCO(6) 및, 주파수 분할기(6a)는 하나의 루프를 형성하고, 이러한 루프는 위상을 제어하는데, 즉 위상 검출기(2)에 대한 2개의 입력 신호의 주파수가 서로 동일하게 되도록 제어한다. VCO(6)의 출력 주파수는 입력 주파수의 N배가 된다. N의 값을 임으로 설정함으로써, 입력 주파수의 임의 자연 배수의 주파수를 얻을 수 있다.
도8a 및 도8b를 참조하여 종래의 챠지 펌프 회로를 설명한다. 도8a 및 도8b에 도시된 것 처럼, 전원(VDD)은 정전류원(22)에 접속되고, 정전류원(22)은 PMOS 트랜지스터(20)의 소스에 접속된다. 접지는 정전류원(23)에 접속되고, 정전류원(23)은 NMOS 트랜지스터(21)의 소스에 접속된다. PMOS 및 NMOS 트랜지스터(20 및 21)의 드레인은 다음 단의 LPF에 접속된다.
도8a는 반전된 UP 신호를 공급하는 경우를 개략적으로 도시한 도면이다. 즉, 반전된 UP 신호가 "L" 레벨일 때, 아날로그 스위치로서 역할을 하는 PMOS 트랜지스터(20)는 턴-온되어 LPF에 전류(iOH)를 공급한다.
전원(VDD)과 노드(C) 사이에는 기생 용량(Cfp)이 존재한다. PMOS 트랜지스터(20)가 OFF 상태에서 ON 상태로 전환할 때, PMOS 트랜지스터(20)의 소스측 전위, 즉 노드(C)의 전위는 전원 전위에서 필터 전위로 변화하고, 이러한 전위차 및 기생 용량(Cfp)에 기초한 전류(icfp)가 LPF로 흐른다.
도8b는 DN 신호를 공급하는 경우를 개략적으로 도시한 도면이다. 즉, DN 신호가 "H" 레벨일 때, 아날로그 스위치로서 역할을 하는 NMOS 트랜지스터(21)는 턴-온되어 LPF에 전류(iOL)를 공급한다.
노드(D)와 접지 사이에는 기생 용량(Cfn)이 존재한다. NMOS 트랜지스터(21)가 OFF 상태에서 ON 상태로 전환할 때, NMOS 트랜지스터(21)의 소스측 전위, 즉 노드(D)의 전위는 접지 전위에서 필터 전위로 변화하고, 이러한 전위차 및 기생 용량(Cfn)에 기초한 전류(icfn)가 LPF로 흐른다.
결과적으로, 챠지 펌프 회로의 출력에서는 다음과 같은 문제가 발생한다.
도9는 도8a 및 도8b에 도시된 챠지 펌프 회로의 출력 전류를 도시한 도면이다. 도9에 도시된 것 처럼, 전류(icfp 및 icfn)로 인하여 챠지 펌프 회로의 출력 전류에 오버슈트(overshoots)를 발생하고, 그로 인해, VCO에서 지터(jitters)를 야기시킨다. 이러한 위상은 지터를 갖는 VCO의 출력에 의해 영구적으로 및 반복적으로 제어되어, 그 결과로서 시스템에서 에러를 야기시킨다.
오버슈트 전류의 값은 LPF의 전위와 전원 전압 사이의 전위에 기생 용량의 크기를 곱한 값이 된다. 이러한 이유로, 트랜지스터(20 및 21)가 OFF 상태로 될 때 LPF의 전위와 동일한 노드(C 및 D)의 전위를 형성함으로써 오버슈트를 제거할 수 있다.
이러한 관점으로부터, 종래의 기술은 도10에 도시된 것과 같은 챠지 펌프 회로가 제시되었다.
도10은 출력 전류내의 오버슈트를 억제하는 기능을 갖는 종래의 챠지 펌프 회로를 도시한 도면이다. 도10에 도시된 것 처럼, 아날로그 스위치를 구성하는 CMOS 트랜지스터(30 및 31)는 전원(VDD)과 접지 사이에 배치된 두 개의 정전류원(32 및 33) 사이에 직렬 접속된다. CMOS 트랜지스터(30 및 31) 각각은 PMOS 및 NMOS 트랜지스터의 병렬 회로로 구성된다.
한 단자가 전원(VDD)에 접속된 정전류원(32)의 다른 단자는 CMOS 트랜지스터(34)의 한 단자에 접속된다. 한 단자가 접지에 접속된 정전류원(33)의 다른 단자는 CMOS 트랜지스터(35)의 한 단자에 접속된다.
CMOS 트랜지스터(30 및 31) 사이의 접속점은 연산 증폭기(36)의 입력 단자와 LPF에 접속된다. 연산 증폭기(36)의 출력 단자는 자신의 반전 입력 단자, CMOS 트랜지스터(34)의 다른 단자 및, CMOS 트랜지스터(35)의 다른 단자에 접속된다.
연산 증폭기(36)는 발진을 방지하기 위한 위상 보상 캐패시터(도시하지 않음)를 포함한다.
CMOS 트랜지스터(30 및 31)와 CMOS 트랜지스터(34 및 35)는 반대 위상에서 동작한다. 다시 말해, CMOS 트랜지스터(30 및 31)는 OFF 상태에서 동작하지만, CMOS 트랜지스터(34 및 35)는 ON 상태에서 동작한다. 노드(E 및 G)의 전위는 연산 증폭기(36)에서 피드백에 의해 노드(F)의 전위(예를 들어, LPF의 전위)와 동일하게 형성된다. CMOS 트랜지스터(30 및 31)가 턴-온되어도, 노드(E 및 G)의 전위는 변화하지 않고, 출력 전류에 오버슈트는 발생되지 않는다.
그러나, 연산 증폭기(36)의 캐패시터(도시하지 않음)는 약 6pF의 용량을 갖는다. 그러한 챠지 펌프 회로가 실제로 칩 상에 놓이게 될 때, 캐패시터(5b)는 레이아웃 면적에 대해 큰 면적을 차지하는데, 이는 칩의 소형화에 방해가 된다.
본 발명의 목적은 어떠한 연산 증폭기를 사용하지 않고 칩을 소형화할 수 있는 PLL의 챠지 펌프 회로를 제공하는 것이다.
본 발명의 다른 목적은 출력 파형에서 발생되는 오버슈트를 억제하면서 안정적으로 동작이 가능한 PLL의 챠지 펌프 회로를 제공하는 것이다.
상술한 목적을 달성하기 위하여, 본 발명에 따라, 정전류를 발생하는 제 1 및 제 2 정전류원, 제 1 정전류원에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를 출력 단자에 공급하는 제 1 전류 미러 회로로서, 제 1 정전류원에 접속된 제 1 트랜지스터와 출력 단자에 접속된 제 2 트랜지스터를 갖는 제 1 전류 미러 회로, 제 2 정전류원에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를 출력 단자에 공급하는 제 2 전류 미러 회로로서, 제 2 정전류원에 접속된 제 3 트랜지스터와 출력 단자에 접속된 제 4 트랜지스터를 갖는 제 2 전류 미러 회로, 제 1 및 제 2 트랜지스터의 게이트 사이에 접속되고, 제 1 제어 펄스에 의해 턴-온/턴-오프되는 제 1 아날로그 스위치 회로와, 제 3 및 제 4 트랜지스터의 게이트 사이에 접속되고, 제 2 제어 펄스에 의해 턴-온/턴-오프되는 제 2 아날로그 스위치 회로를 포함하는 PLL의 챠지 펌프 회로가 제공된다.
도1은 본 발명의 제 1 실시예에 따른 PLL의 챠지 펌프 회로를 도시한 회로도.
도2는 본 발명의 제 2 실시예에 따른 PLL의 챠지 펌프 회로를 도시한 회로도.
도3은 본 발명의 제 3 실시예에 따른 PLL의 챠지 펌프 회로를 도시한 회로도.
도4는 본 발명의 제 4 실시예에 따른 PLL의 챠지 펌프 회로를 도시한 회로도.
도5는 본 발명의 제 5 실시예에 따른 PLL의 챠지 펌프 회로를 도시한 회로도.
도6은 도1에 도시된 챠지 펌프 회로의 출력 전류를 도시한 파형도.
도7은 일반적인 PLL을 도시한 블록도.
도8a 및 도8b는 PLL의 종래의 챠지 펌프 회로의 예를 도시한 회로도.
도9는 도8a 및 도8b에 도시된 챠지 펌프 회로의 출력 전류를 도시한 파형도.
도10은 PLL의 종래의 챠지 펌프 회로의 다른 예를 도시한 회로도.
*도면의 주요 부분에 대한 부호의 간단한 설명*
7, 9...PMOS 트랜지스터
8, 13...제 1 및 제 2 아날로그 스위치 회로
10, 11...정전류원
13, 14...NMOS 트랜지스터
21, 22...제 1 및 2 전류 미러 회로
81...CMOS 트랜지스터
82...PMOS 트랜지스터
다음은, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
[제 1 실시예]
도1은 본 발명의 제 1 실시예에 따른 PLL의 챠지 펌프 회로를 도시한 도면이다. 도1에 있어서, 제 1 실시예의 챠지 펌프 회로는, PMOS 트랜지스터(7 및 9)로 구성된 제 1 전류 미러 회로(21), NMOS 트랜지스터(13 및 14)로 구성된 제 2 전류 미러 회로(22), 정전류원(10 및 11)과, 제 1 및 제 2 아날로그 스위치 회로(8 및 13)로 구성되어 있다.
전원(VDD)에 접속된 소스와 정전류원(10)에 접속된 드레인을 갖는 PMOS 트랜지스터(7)와, 전원(VDD)에 접속된 소스를 갖는 PMOS 트랜지스터(9)는 상술한 것 처럼 제 1 전류 미러 회로(21)를 구성한다. 전달 게이트와 같은 역할을 하는 CMOS 트랜지스터(81)와 PMOS 트랜지스터(82)로 구성된 제 1 아날로그 스위치 회로(8)는 PMOS 트랜지스터(7 및 9)의 게이트 사이에 접속된다.
제 1 아날로그 스위치 회로(8)에 있어서, CMOS 트랜지스터(81)는 PMOS 트랜지스터(7 및 9)의 게이트 사이에 직렬 접속되고, PMOS 트랜지스터(82)는 전원(VDD)과 PMOS 트랜지스터(9)의 게이트 사이에 접속된다. PMOS 트랜지스터 측상의 CMOS 트랜지스터(81)의 게이트는 반전된 UP 신호를 수신하고, NMOS 트랜지스터측상의 게이트는 UP 신호를 수신한다. PMOS 트랜지스터(82)의 게이트는 UP 신호를 수신한다.
접지에 접속된 소스와 정전류원(11)에 접속된 드레인을 갖는 NMOS 트랜지스터(12)와, 접지에 접속된 소스를 갖는 NMOS 트랜지스터(14)는 상술한 것 처럼 제 2 전류 미러 회로(22)를 구성한다. 전달 게이트와 같은 역할을 하는 CMOS 트랜지스터(131)와 NMOS 트랜지스터(132)로 구성된 제 2 아날로그 스위치 회로(13)는 NMOS 트랜지스터(12 및 14)의 게이트 사이에 접속된다.
제 2 아날로그 스위치 회로(13)에 있어서, CMOS 트랜지스터(131)는 NMOS 트랜지스터(12 및 14)의 게이트 사이에 직렬 접속되고, NMOS 트랜지스터(132)는 NMOS 트랜지스터(14)의 게이트와 접지 사이에 접속된다. PMOS 트랜지스터 측상의 CMOS 트랜지스터(131)의 게이트는 반전된 DN 신호를 수신하고, NMOS 트랜지스터 측상의 게이트는 DN 신호를 수신한다. NMOS 트랜지스터(132)의 게이트는 반전된 DN 신호를 수신한다.
전류 미러 회로(21 및 22)는 정전류원(10 및 11)에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를, 출력 단자를 통해 LPF에 공급한다. MOS 트랜지스터(7, 9, 12, 14, 81, 82, 131 및 132)는 MOSFET(전계 효과 트랜지스터)를 형성한다.
다음은 상술한 구성을 갖는 챠지 펌프 회로의 동작을 설명한다. UP 및 DN 신호 모두가 "L" 레벨에 있을 때, CMOS 트랜지스터(81 및 131) 모두는 OFF 상태로 되고, PMOS 및 NMOS 트랜지스터(82 및 132) 모두는 ON 상태에 있으며, PMOS 및 NMOS 트랜지스터(9 및 14) 모두는 OFF 상태로 된다. 따라서, LPF에는 어떠한 전류도 출력되지 않는다.
UP 신호가 "H" 레벨에 있을 때, CMOS 트랜지스터(81)는 턴-온되고, CMOS 트랜지스터(131)는 턴-오프된다. 전류 미러 회로(21)를 구성하는 PMOS 트랜지스터(7 및 9)의 게이트는 PMOS 트랜지스터(7 및 9)의 미러 비율에 대응하는 전류가 PMOS 트랜지스터(9)에 흐르도록 접속된다. 그러한 전류는 PMOS 트랜지스터(9)를 통해 전원(VDD)에서 LPF로 흐른다.
DN 신호가 "H" 레벨에 있을 때, CMOS 트랜지스터(131)는 턴-온되고, NMOS 트랜지스터(132)는 턴-오프된다. 전류 미러 회로(22)를 구성하는 NMOS 트랜지스터(12 및 14)의 게이트는 NMOS 트랜지스터(12 및 14)의 미러 비율에 대응하는 전류가 NMOS 트랜지스터(14)를 통해 흐르도록 접속된다. 그러한 전류는 NMOS 트랜지스터(14)를 통해 LPF에서 접지로 흐른다.
본 발명의 제 1 실시예에 따라, PMOS 및 NMOS 트랜지스터(9 및 14)가 선택적으로 턴-온되어도, 도6에 도시된 것 처럼, PMOS 및 NMOS 트랜지스터(9 및 14)의 소스측 상의 전위는 변화하지 않고, 출력 전류에 오버슈트가 발생되지 않는다.
[제 2 실시예]
도2는 본 발명의 제 2 실시예에 따른 챠지 펌프 회로를 도시한 도면이다. 도2에 있어서, 도1에 도시된 동일한 참조 부호는 동일한 부분을 나타낸다. 제 2 실시예에 있어서, PMOS 및 NMOS 트랜지스터(83 및 133)는 CMOS 트랜지스터(81 및 131)에 각각 대치한다.
제 2 실시예의 동작은 다음과 같이 도1에서와 동일하다.
UP 및 DN 신호 모두가 "L" 레벨에 있을 때, PMOS 및 NMOS 트랜지스터(83 및 133) 모두는 OFF 상태로 되고, PMOS 및 NMOS 트랜지스터(82 및 132) 모두는 ON 상태로 되며, PMOS 및 NMOS 트랜지스터(9 및 14) 모두는 OFF 상태로 된다. 따라서, LPF에는 어떠한 전류도 출력되지 않는다.
UP 신호가 "H" 레벨에 있을 때, PMOS 트랜지스터(83)는 턴-온되고, PMOS 트랜지스터(82)는 턴-오프된다. 전류 미러 회로를 구성하는 PMOS 트랜지스터(7 및 9)의 게이트는 PMOS 트랜지스터(7 및 9)의 미러 비율에 대응하는 전류가 PMOS 트랜지스터(9)에 흐르도록 접속된다. 그러한 전류는 PMOS 트랜지스터(9)를 통해 전원(VDD)에서 LPF에 흐른다.
DN 신호가 "H" 레벨에 있을 때, NMOS 트랜지스터(133)는 턴-온되고, NMOS 트랜지스터(132)는 턴-오프된다. 전류 미러 회로를 구성하는 NMOS 트랜지스터(12 및 14)의 게이트는 NMOS 트랜지스터(12 및 14)의 미러 비율에 대응하는 전류가 NMOS 트랜지스터(14)를 통해 흐르도록 접속된다. 그러한 전류는 NMOS 트랜지스터(14)를 통해 LPF에서 접지로 흐른다.
본 발명의 제 2 실시예에 따라, PMOS 및 NMOS 트랜지스터(9 및 14)가 선택적으로 턴-온되어도, 제 1 실시예와 마찬가지로, PMOS 및 NMOS 트랜지스터(9 및 14)의 소스측 상의 전위는 변화하지 않고, 출력 전류에 오버슈트가 발생되지 않는다.
[제 3 실시예]
도3은 본 발명의 제 3 실시예에 따른 챠지 펌프 회로를 도시한 도면이다. 도3에 있어서, 도1에 도시된 동일한 참조 부호는 동일한 부분을 나타낸다. 제 3 실시예에 있어서, NMOS 및 PMOS 트랜지스터(84 및 134)는 CMOS 트랜지스터(81 및 131)에 각각 대치한다.
제 3 실시예의 동작은 다음과 같이 도1에서와 동일하다.
UP 및 DN 신호 모두가 "L" 레벨에 있을 때, NMOS 및 PMOS 트랜지스터(84 및 134) 모두는 OFF 상태로 되고, PMOS 및 NMOS 트랜지스터(82 및 132) 모두는 ON 상태로 되며, PMOS 및 NMOS 트랜지스터(9 및 14) 모두는 OFF 상태로 된다. 따라서, LPF에는 어떠한 전류도 출력되지 않는다.
UP 신호가 "H" 레벨에 있을 때, NMOS 트랜지스터(84)는 턴-온되고, PMOS 트랜지스터(82)는 턴-오프된다. 전류 미러 회로를 구성하는 PMOS 트랜지스터(7 및 9)의 게이트는 PMOS 트랜지스터(7 및 9)의 미러 비율에 대응하는 전류가 PMOS 트랜지스터(9)에 흐르도록 접속된다. 그러한 전류는 PMOS 트랜지스터(9)를 통해 전원(VDD)에서 LPF로 흐른다.
DN 신호가 "H" 레벨에 있을 때, PMOS 트랜지스터(134)는 턴-온되고, NMOS 트랜지스터(132)는 턴-오프된다. 전류 미러 회로를 구성하는 NMOS 트랜지스터(12 및 14)의 게이트는 NMOS 트랜지스터(12 및 14)의 미러 비율에 대응하는 전류가 NMOS 트랜지스터(14)를 통해 흐르도록 접속된다. 그러한 전류는 NMOS 트랜지스터(14)를 통해 LPF에서 접지로 흐른다.
본 발명의 제 3 실시예에 따라, PMOS 및 NMOS 트랜지스터(9 및 14)가 선택적으로 턴-온되어도, 제 1 실시예와 마찬가지로, PMOS 및 NMOS 트랜지스터(9 및 14)의 소스측 상의 전위는 변화하지 않고, 출력 전류에 오버슈트가 발생되지 않는다.
[제 4 실시예]
도4는 본 발명의 제 4 실시예에 따른 챠지 펌프 회로를 도시한 도면이다. 도4에 있어서, 도1에 도시된 동일한 참조 부호는 동일한 부분을 나타낸다. 제 4 실시예에 있어서, PMOS 및 NMOS 트랜지스터(7 및 12)의 게이트[도4의 노드(A 및 B)]와 접지 사이에는 캐패시터(85 및 135)가 각각 배치된다. 제 4 실시예의 동작은 도1과 동일하다.
본 발명의 제 4 실시예에 따라, PMOS 및 NMOS 트랜지스터(9 및 14)가 반복적으로 턴-온/턴-오프되어도, 노드(A 및 B)에서의 전위는 거의 변화하지 않는다.
제 4 실시예에 사용된 캐패시터(85 및 135)는 도10의 연산 증폭기(36)에 포함된 캐패시터처럼 큰 용량이 될 필요는 없고, 약 1/3 이하의 값이면 충분하다. 칩 상의 레이아웃 면적에 대한 캐패시터의 점유 비율은 도10에 도시된 회로에서 보다 작게 되고, 실제 이용에서 허용 가능한 범위내에 존재한다. 이들 캐패시터는 도2 또는 도3에 도시된 회로에 배치되거나 도5에 도시된 회로(이하에 설명됨)에 배치될 때, 동일한 효과를 얻을 수 있다.
[제 5 실시예]
도5는 본 발명의 제 5 실시예에 따른 챠지 펌프 회로를 도시한 도면이다. 도5에 있어서, 도1에 도시된 동일한 참조 부호는 동일한 부분을 나타낸다. 제 5 실시예는 UP 및 DN 신호에 따라 PMOS 및 NMOS 트랜지스터(9 및 14)의 위상과 반대 위상으로 동작하는 더미 트랜지스터(15 및 16)를 채용한다.
특히, 제 5 실시예에 있어서, 도1과 동일한 정전류원(10 및 11)이 배치되고, PMOS 트랜지스터로부터 형성되는 더미 트랜지스터(15)는 PMOS 트랜지스터(9)와 LPF의 출력 단자 사이에 접속된다. 더미 트랜지스터(15)를 구동시키기 위하여, 정전류원(10)과 PMOS 트랜지스터(7) 사이의 접속점과 더미 트랜지스터(15)의 게이트 사이에는 CMOS 트랜지스터(86)가 접속된다. 더미 트랜지스터(15)의 게이트와 전원(VDD) 사이에는 PMOS 트랜지스터가 접속된다.
유사하게, NMOS 트랜지스터로부터 형성되는 더미 트랜지스터(16)는 NMOS 트랜지스터(14)와 LPF의 출력 단자 사이에 접속된다. 더미 트랜지스터(16)를 구동시키기 위하여, 정전류원(11)과 전원(VDD) 사이의 접속점과 더미 트랜지스터(16)의 게이트 사이에는 CMOS 트랜지스터(136)가 접속된다. 더미 트랜지스터(16)의 게이트와 접지 사이에는 NMOS 트랜지스터(137)가 접속된다.
더미 트랜지스터(15 및 16)의 각각의 게이트 면적은 PMOS 및 NMOS 트랜지스터(9 및 14)의 면적의 약 절반이 된다. 더미 트랜지스터(15 및 16)가 반대 위상의 신호에 의해 동작하기 때문에, PMOS 및 NMOS 트랜지스터(9 및 14) 사이의 필드 스루 노이즈(field through noise)를 감소시킬 수 있다.
더미 트랜지스터(15 및 16)가 도2 내지 도4 중 한 도면에 도시된 회로에 배치될 때, 동일한 효과를 얻을 수 있다.
상술한 것 처럼, 본 발명에 따라, 어떠한 연산 증폭기를 사용하지 않고 스위치에서 발생되는 기생 용량에 의한 전류를 감소시킬 수 있다. 위상 보상 캐패시터가 배치될 필요가 없기 때문에, 종래의 챠지 펌프 회로와 비교했을 때 칩 상의 레이아웃 면적을 감소시킬 수 있다.

Claims (11)

  1. 위상 동기 루프(PLL)의 챠지 펌프 회로에 있어서,
    정전류를 발생하는 제 1 및 제 2 정전류원(10, 11);
    상기 제 1 정전류원에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를 출력 단자에 공급하는 제 1 전류 미러 회로(21)로서, 상기 제 1 정전류원에 접속된 제 1 트랜지스터(7)와 출력 단자에 접속된 제 2 트랜지스터(9)를 갖는 제 1 전류 미러 회로(21);
    상기 제 2 정전류원에 의해 발생된 정전류에 대응하는 값을 갖는 정전류를 출력 단자에 공급하는 제 2 전류 미러 회로(22)로서, 상기 제 2 정전류원에 접속된 제 3 트랜지스터(13)와 출력 단자에 접속된 제 4 트랜지스터(14)를 갖는 제 2 전류 미러 회로(22);
    상기 제 1 및 제 2 트랜지스터의 게이트 사이에 접속되고, 제 1 제어 펄스에 의해 턴-온/턴-오프되는 제 1 아날로그 스위치 회로(8)와;
    상기 제 3 및 제 4 트랜지스터의 게이트 사이에 접속되고, 제 2 제어 펄스에 의해 턴-온/턴-오프되는 제 2 아날로그 스위치 회로(13)를 포함하는 것을 특징으로 하는 위상 동기 루프의 챠지 펌프 회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 아날로그 스위치 회로는 복수의 MOSFET를 포함하는 위상 동기 루프의 챠지 펌프 회로.
  3. 제 2 항에 있어서, 상기 제 1 아날로그 스위치 회로는,
    상기 제 1 및 제 2 트랜지스터의 게이트 사이에 직렬 접속되어 전달 게이트로서 역할을 하는 제 1 CMOS 트랜지스터(81)와,
    상기 제 2 트랜지스터의 게이트와 전원(VDD) 사이에 접속된 PMOS 트랜지스터(82)를 포함하고,
    상기 제 2 아날로그 스위치 회로는,
    상기 제 3 및 제 4 트랜지스터의 게이트 사이에 직렬 접속되어 전달 게이트로서 역할을 하는 제 2 CMOS 트랜지스터(131)와,
    상기 제 4 트랜지스터의 게이트와 접지 사이에 접속된 NMOS 트랜지스터(132)를 포함하는 위상 동기 루프의 챠지 펌프 회로.
  4. 제 3 항에 있어서, 상기 CMOS 및 PMOS 트랜지스터의 게이트에는 위상 동기 루프의 출력 주파수를 증가시키기 위한 제 1 제어 펄스가 공급되고,
    상기 CMOS 트랜지스터의 게이트에는 제 1 제어 펄스의 반전된 신호가 공급되며,
    상기 CMOS 트랜지스터의 게이트에는 위상 동기 루프의 출력 주파수를 감소시키기 위한 제 2 제어 펄스가 공급되고,
    상기 CMOS 및 NMOS 트랜지스터의 게이트에는 제 2 제어 펄스의 반전된 신호가 공급되는 위상 동기 루프의 챠지 펌프 회로.
  5. 제 2 항에 있어서, 상기 제 1 아날로그 스위치 회로는,
    상기 제 1 및 제 2 트랜지스터의 게이트 사이에 직렬 접속된 제 1 PMOS 트랜지스터(83)와,
    상기 제 2 트랜지스터의 게이트와 전원(VDD) 사이에 접속된 제 2 PMOS 트랜지스터(82)를 포함하고,
    상기 제 2 아날로그 스위치 회로는,
    상기 제 3 및 제 4 트랜지스터의 게이트 사이에 직렬 접속된 제 1 NMOS 트랜지스터(133)와,
    상기 제 4 트랜지스터의 게이트와 접지 사이에 접속된 제 2 NMOS 트랜지스터(132)를 포함하는 위상 동기 루프의 챠지 펌프 회로.
  6. 제 5 항에 있어서, 상기 제 2 PMOS 트랜지스터의 게이트에는 위상 동기 루프의 출력 주파수를 증가시키기 위한 제 1 제어 펄스가 공급되고,
    상기 제 1 PMOS 트랜지스터의 게이트에는 제 1 제어 펄스의 반전된 신호가 공급되며,
    상기 제 1 NMOS 트랜지스터의 게이트에는 위상 동기 루프의 출력 주파수를 감소시키기 위한 제 2 제어 펄스가 공급되고,
    상기 제 2 NMOS 트랜지스터의 게이트에는 제 1 제어 펄스의 반전된 신호가 공급되는 위상 동기 루프의 챠지 펌프 회로.
  7. 제 2 항에 있어서, 상기 제 1 아날로그 스위치 회로는,
    상기 제 1 및 제 2 트랜지스터의 게이트 사이에 직렬 접속된 제 1 NMOS 트랜지스터(84)와,
    상기 제 2 트랜지스터의 게이트와 전원(VDD) 사이에 접속된 제 1 PMOS 트랜지스터(82)를 포함하고,
    상기 제 2 아날로그 스위치 회로는,
    상기 제 3 및 제 4 트랜지스터의 게이트 사이에 직렬 접속된 제 2 PMOS 트랜지스터(134)와,
    상기 제 4 트랜지스터의 게이트와 접지 사이에 접속된 제 2 NMOS 트랜지스터(132)를 포함하는 위상 동기 루프의 챠지 펌프 회로.
  8. 제 7 항에 있어서, 상기 제 1 NMOS 및 PMOS 트랜지스터의 게이트에는 위상 동기 루프의 출력 주파수를 증가시키기 위한 제 1 제어 펄스가 공급되고,
    상기 제 2 PMOS 및 NMOS 트랜지스터의 게이트에는 위상 동기 루프의 출력 주파수를 감소시키기 위한 제 2 제어 펄스가 공급되는 위상 동기 루프의 챠지 펌프 회로.
  9. 제 1 항에 있어서, 상기 제 2 트랜지스터와 출력 단자 사이에 접속되어 상기 제 2 트랜지스터의 위상과 반대 위상에서 동작하는 제 1 더미 트랜지스터(15)와;
    상기 제 4 트랜지스터와 입력 단자 사이에 접속되어 상기 제 4 트랜지스터의 위상과 반대 위상에서 동작하는 제 2 더미 트랜지스터(16)를 더 포함하는 위상 동기 루프의 챠지 펌프 회로.
  10. 제 1 항에 있어서, 상기 제 1 트랜지스터의 게이트와 전원에 접속된 제 1 캐패시터(85)와;
    상기 제 3 트랜지스터의 게이트와 접지 사이에 접속된 제 2 캐패시터(135)를 더 포함하는 위상 동기 루프의 챠지 펌프 회로.
  11. 제 1 항에 있어서, 상기 제 1 및 제 2 제어 펄스는 위상 동기 루프의 위상과 기준 클럭의 위상을 비교하는 위상 검출기(2)로부터 출력되는 위상 동기 루프의 챠지 펌프 회로.
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