JP2021136574A - チャージポンプ回路、ｐｌｌ回路および発振器 - Google Patents

チャージポンプ回路、ｐｌｌ回路および発振器 Download PDF

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Abstract

【課題】設計によって消費電力を選択する自由度が小さかった。【解決手段】位相差電流を第１のノードに出力するチャージポンプ回路であって、高電位電源ノードと前記第１のノードとの間に接続された第１の電流源と、低電位電源ノードと前記第１のノードとの間に接続された第２の電流源と、前記第１の電流源と前記第１のノードとの間に接続された第１のスイッチと、前記第２の電流源と前記第１のノードとの間に接続された第２のスイッチと、前記第１の電流源と第２のノードとの間に接続された第３のスイッチと、前記第２の電流源と前記第２のノードとの間に接続された第４のスイッチと、前記第１のノードに負のオフセット電流を供給する第３の電流源と、前記第１のノードに入力側が接続され、前記第２のノードに出力側が接続されるプッシュ型差動増幅回路と、を備えるチャージポンプ回路を構成する。【選択図】図２

Description

本発明は、チャージポンプ回路、ＰＬＬ回路および発振器に関する。
従来、基準信号とフィードバック信号との位相差に応じて、後段のローパスフィルターから電流を引き込み、または、ローパスフィルターに電流を供給できるように、スイッチによって状態を切り替えるチャージポンプ回路が知られている。このような電流の引き込みと電流の供給を切り替える際に生じる電流誤差を低減するため、演算増幅回路が利用されている。例えば、特許文献１においては、ローパスフィルターに接続されている端子と、接続されていない端子との間にボルテージフォロア回路を挿入することにより、電流の引き込みと供給との切替における電流誤差を低減する回路が開示されている。
特開２０１１−１３０５１８号公報
従来技術においては、ボルテージフォロア回路で定電流源（Ｉ１，Ｉ２）と同じ電流を流し、また、引き込む必要がある。このため、設計によって消費電力を選択する自由度が小さかった。
上記課題を解決するためのチャージポンプ回路は、位相差電流を第１のノードに出力するチャージポンプ回路であって、高電位電源ノードと第１のノードとの間に接続された第１の電流源と、低電位電源ノードと第１のノードとの間に接続された第２の電流源と、第１の電流源と第１のノードとの間に接続された第１のスイッチと、第２の電流源と第１のノードとの間に接続された第２のスイッチと、第１の電流源と第２のノードとの間に接続された第３のスイッチと、第２の電流源と第２のノードとの間に接続された第４のスイッチと、第１のノードに負のオフセット電流を供給する第３の電流源と、第１のノードに入力側が接続され、第２のノードに出力側が接続されるプッシュ型差動増幅回路と、を備える。
また、基準信号の位相とフィードバック信号の位相とを比較し、位相遅れ制御信号または位相進み制御信号を位相差信号として出力する位相比較器と、位相差信号を位相差電流に変換する上述のチャージポンプ回路と、チャージポンプ回路が出力する位相差電流を平滑化された電圧に変換するローパスフィルターと、ローパスフィルターの出力電圧を制御電圧として、制御電圧に応じて周波数が変化する出力信号を出力する電圧制御発振回路と、電圧制御発振回路の出力から位相比較器の入力に至る信号経路上に設けられ、フィードバック信号を出力する分周回路と、を備えるＰＬＬ回路が構成されても良い。さらに、当該ＰＬＬ回路と、振動子を発振させ、ＰＬＬ回路に基準信号を供給する発振回路と、を備える発振器が構成されても良い。
本発明の一実施形態にかかる発振器の構成図である。 フラクショナルＮ−ＰＬＬ回路を示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路に関連する信号のタイミングチャートを示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路を示す図である。 プル型差動増幅回路を示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路に関連する信号のタイミングチャートを示す図である。 プッシュ型差動増幅回路を示す図である。 チャージポンプ回路を示す図である。 プッシュ型差動増幅回路を示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路に関連する信号のタイミングチャートを示す図である。 プル型差動増幅回路を示す図である。 チャージポンプ回路を示す図である。 チャージポンプ回路を示す図である。
ここでは、下記の順序に従って本発明の実施の形態について説明する。
（１）発振器の構成：
（１−１）フラクショナルＮ−ＰＬＬ回路の構成：
（１−２）チャージポンプ回路の構成：
（１−３）プッシュ型差動増幅回路の具体例：
（１−４）変形例：
（２）第２実施形態：
（３）他の実施形態：
（１）発振器の構成：
図１は本発明の一実施形態にかかる発振器の構成図である。発振器１は、発振回路２と振動子３とを含む発振器であり、発振回路２と振動子３は不図示のパッケージに収容されている。本実施形態では、振動子３は、基板材料として水晶を用いた水晶振動子であり、例えば、ＡＴカットやＳＣカットの水晶振動子が用いられる。振動子３は、ＳＡＷ（Surface Acoustic Wave）共振子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。また、振動子３の基板材料としては、水晶の他、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子３の励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
発振回路２は、電源端子であるＶｃｃ端子、接地端子であるＧＮＤ端子、差動出力端子であるＯＵＴ＿Ｐ端子及びＯＵＴ＿Ｎ端子、外部インターフェース用のＳＤＡ端子及びＳＣＬ端子、振動子３との接続端子であるＸＩ端子及びＸＯ端子が設けられている。Ｖｃｃ端子、ＧＮＤ端子、ＯＵＴ＿Ｐ端子、ＯＵＴ＿Ｎ端子、ＳＤＡ端子及びＳＣＬ端子は、発振器１の外部端子（不図示）にも接続される。
本実施形態では、発振回路２は、発振用回路１０、フラクショナルＮ−ＰＬＬ回路２０、分周回路３０、出力回路４０、レギュレーター５０、レギュレーター６０、制御回路７０、シリアルインターフェース（Ｉ／Ｆ）回路８０及び不揮発メモリー９０を含んで構成される。なお、本実施形態の発振回路２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。発振回路２は、１チップ化された半導体集積回路（ＩＣ：integrated circuit）であってもよいし、複数チップのＩＣで構成されていてもよいし、一部がディスクリート部品で構成されていてもよい。
発振用回路１０は、振動子３を発振させるための回路であり、振動子３の出力信号を増幅して振動子３にフィードバックする。発振用回路１０は、振動子３の発振に基づくクロック信号（発振信号）ＲＥＦＣＬＫを出力する。例えば、振動子３と発振用回路１０により構成される発振回路は、ピアース発振回路、インバーター型発振回路、コルピッツ発振回路、ハートレー発振回路などの種々のタイプの発振回路であってもよい。
フラクショナルＮ−ＰＬＬ回路２０は、制御回路７０から入力される分周比に応じて、クロック信号ＲＥＦＣＬＫの周波数（リファレンス周波数）を整数倍または（整数＋分数）倍したクロック信号ＰＬＬＣＬＫを生成する。ここで、分周比の整数部分（整数分周比）をＮ、分数部分（分数分周比）をＦ／Ｍとすると、クロック信号ＲＥＦＣＬＫの周波数ｆREFCLKとクロック信号ＰＬＬＣＬＫの周波数ｆPLLCLKとの間には、次式（１）の関係が成り立つ。
Figure 2021136574
分周回路３０は、フラクショナルＮ−ＰＬＬ回路２０が出力するクロック信号ＰＬＬＣＬＫを、制御回路７０から入力される出力分周比Ｐ（Ｐは１以上の整数）で分周し、クロック信号ＣＬＫＯを生成する。ここで、クロック信号ＰＬＬＣＬＫの周波数ｆPLLCLKとクロック信号ＣＬＫＯの周波数ｆCLKOとの間には、次式（２）の関係が成り立つ。
Figure 2021136574
従って、式（１）と式（２）より、クロック信号ＲＥＦＣＬＫの周波数ｆREFCLKとクロック信号ＣＬＫＯの周波数ｆCLKOとの間には、次式（３）の関係が成り立つ。
Figure 2021136574
出力回路４０は、分周回路３０が出力するクロック信号ＣＬＫＯを、非反転信号ＣＫＰと反転信号ＣＫＮとから成る差動信号に変換する。この非反転信号ＣＫＰは出力端子ＯＵＴ＿Ｐから外部に出力され、反転信号ＣＫＮは出力端子ＯＵＴ＿Ｎから外部に出力される。出力回路４０は、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）回路、ＰＥＣＬ（Positive Emitter Coupled Logic）回路、ＬＶＰＥＣＬ（Low Voltage PECL）回路等の差動出力回路であってもよい。ただし、出力回路４０は、シングルエンドの出力回路であってもよい。
レギュレーター５０は、Ｖｃｃ端子から供給される電源電圧Ｖｃｃに基づき、Ｖｃｃよりも低い一定電圧Ｖｒｅｇ１を生成する。この一定電圧Ｖｒｅｇ１は、発振用回路１０の電源電圧及びフラクショナルＮ−ＰＬＬ回路２０の一部の回路の電源電圧として供給される。
レギュレーター６０は、Ｖｃｃ端子から供給される電源電圧Ｖｃｃに基づき、Ｖｃｃよりも低い一定電圧Ｖｒｅｇ２を生成する。この一定電圧Ｖｒｅｇ２は、フラクショナルＮ−ＰＬＬ回路２０の一部の回路及び分周回路３０の電源電圧として供給される。
本実施形態では、一定電圧Ｖｒｅｇ１と一定電圧Ｖｒｅｇ２は同じ電圧であるが、Ｖｒｅｇ１を電源電圧とする回路とＶｒｅｇ２を電源電圧とする回路とのインターフェース部分で誤動作が生じない限りにおいて、Ｖｒｅｇ１とＶｒｅｇ２が異なっていてもよい。
本実施形態では、シリアルインターフェース回路８０は、Ｉ2Ｃ規格のデジタルインターフェース回路であり、ＳＤＡ端子からシリアルデータ信号が入出力され、ＳＣＬからクロック信号が入力される。このＳＤＡ端子とＳＣＬ端子及びシリアルインターフェース回路８０を介して、外部装置から、制御回路７０が有する不図示の制御レジスターや不揮発メモリー９０に対するリード／ライトが可能に構成される。なお、シリアルインターフェース回路８０は、Ｉ2Ｃ以外の通信規格のインターフェース回路であってもよい。また、発振器１は、インターフェース専用の外部端子（図１では、ＳＤＡ端子及びＳＣＬ端子）を備えていなくてもよく、例えば、外部からモードを切り替えることで、ＯＵＴ＿Ｐ端子やＯＵＴ＿Ｎ端子、あるいは不図示の機能端子がインターフェース用の外部端子に兼用される構成であってもよい。
制御回路７０は、不図示の制御レジスターを有し、制御レジスターの設定値に応じて、発振用回路１０、フラクショナルＮ−ＰＬＬ回路２０及び分周回路３０の各動作を制御する。制御レジスターには、発振用回路１０の周波数調整値等の設定、フラクショナルＮ−ＰＬＬ回路２０の整数分周比Ｎや分数分周比Ｆ／Ｍの設定、分周回路３０の出力分周比Ｐの設定などが可能である。本実施形態では、外部装置が、シリアルインターフェース回路８０を介して、整数分周比Ｎ、分数分周比Ｆ／Ｍ、出力分周比Ｐを設定してフラクショナルＮ−ＰＬＬ回路２０に供給する。そして、分周回路３０は、出力分周比Ｐに応じてクロック信号ＰＬＬＣＬＫを分周し、ＯＵＴ＿Ｐ端子及びＯＵＴ＿Ｎ端子から式（３）により決まる周波数のクロック信号が出力される。
不揮発メモリー９０は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）等で実現され、発振器１の起動時（電源投入時）に必要なデータなどが記憶される。例えば、不揮発メモリー９０には、発振制御用回路の周波数調整等の制御データ、整数分周比Ｎ、分数分周比Ｆ／Ｍ及び出力分周比Ｐの各初期値などが記憶されていてもよい。制御回路７０は、発振器１の起動時（電源投入時）などに、不揮発メモリー９０に記憶されているデータを読み出して制御レジスターに設定し、各種の制御を行う。
（１−１）フラクショナルＮ−ＰＬＬ回路の構成：
図２は、第１実施形態におけるフラクショナルＮ−ＰＬＬ回路２０の構成例を示す図である。図２に示すように、フラクショナルＮ−ＰＬＬ回路２０は、位相比較器（ＰＦＤ：Phase Frequency Detector）２１、チャージポンプ回路（ＣＰ：Charge Pump）２２、ローパスフィルター（ＬＰＦ：Lowpass Filter）２３、電圧制御発振回路（ＶＣＯ）２４、分周回路２５、分周設定回路２７及びクロック生成回路２８を含んで構成される。
位相比較器２１は、発振用回路１０が出力するクロック信号ＲＥＦＣＬＫの位相と分周回路２５が出力するフィードバック信号であるクロック信号ＦＢＣＬＫの位相とを比較し、比較結果をパルス電圧として出力する。
チャージポンプ回路２２は、位相比較器２１が出力するパルス電圧を電流に変換する。ローパスフィルター２３は、チャージポンプ回路２２が出力する電流を平滑化し、電圧に変換する。電圧制御発振回路２４は、ローパスフィルター２３の出力電圧を制御電圧として、制御電圧に応じて周波数が変化するクロック信号ＰＬＬＣＬＫを出力する。電圧制御発振回路２４は、制御電圧範囲に対して複数の出力周波数範囲を設定可能であってもよい。
分周回路２５は、電圧制御発振回路２４の出力から電圧制御発振回路２４の入力に至る信号経路上に設けられ、分周設定回路２７の出力信号を分周比として、電圧制御発振回路２４が出力するクロック信号ＰＬＬＣＬＫを分周したクロック信号ＦＢＣＬＫを出力する。分周設定回路２７の出力信号の時間平均値は、制御回路７０から入力される整数分周比Ｎと分数分周比Ｆ／Ｍとの和（Ｎ＋Ｆ／Ｍ）と一致する。そして、クロック信号ＲＥＦＣＬＫの位相とクロック信号ＦＢＣＬＫの位相が同期した定常状態では、式（１）で計算されるクロック信号ＰＬＬＣＬＫの周波数がクロック信号ＲＥＦＣＬＫの周波数と一致し、これによりクロック信号ＣＬＫＯは式（３）で表される所望の周波数（目標周波数）となる。
分周設定回路２７は、分数分周比Ｆ／Ｍを用いてデルタシグマ変調を行い、分周回路２５の分周比を設定する。本実施形態では、分周設定回路２７は、デルタシグマ変調回路１２０と加減算回路１３０を含んで構成される。デルタシグマ変調回路１２０は、クロック生成回路２８が出力するクロック信号ＤＳＭＣＬＫに同期して、分数分周比Ｆ／Ｍを積分して量子化するデルタシグマ変調を行う。加減算回路１３０は、デルタシグマ変調回路１２０が出力するデルタシグマ変調信号と整数分周比Ｎとを加減算する。この加減算回路１３０の出力信号は、分周設定回路２７の出力信号として分周回路２５に入力される。分周設定回路２７の出力信号は、整数分周比Ｎの付近の範囲の複数の整数分周比が時系列に変化し、その時間平均値はＮ＋Ｆ／Ｍと一致する。
例えば、クロック信号ＲＥＦＣＬＫの周波数を１００ＭＨｚ、クロック信号ＰＬＬＣＬＫの目標周波数を３４２５ＭＨｚとすると、分周設定回路２７の出力信号の時間平均値、すなわち分周回路２５の分周比の時間平均値は３４．２５となる必要がある。そこで、整数分周比Ｎを３４に、分数分周比Ｆ／Ｍを０．２５に設定すべきである。
３４．２５は非整数であるため、デルタシグマ変調回路１２０によるデルタシグマ変調により分周回路２５の分周比（整数値）を時系列的に変化させることにより近似的に３４．２５の分周比を実現する。例えば、ある所定期間を複数の期間に分割し、分割した複数の期間の３／４では分周回路２５の分周比を３４とし、残りの１／４の期間では分周回路２５の分周比を３５とすれば、当該所定期間内のクロック信号ＦＢＣＬＫのパルス数で考えると３４．２５分周に近似することができる。
（１−２）チャージポンプ回路の構成：
以上のように、本実施形態にかかる発振器１は、チャージポンプ回路２２を備えている。チャージポンプ回路２２は、位相比較器２１が出力するパルス電圧を電流に変換し、変換された電流がローパスフィルター２３で平滑化されて電圧に変換される。チャージポンプ回路２２に関しては、従来技術のように、電圧フォロア回路を備える構成が知られている。しかし、従来の構成においては、電圧フォロア回路を利用して流すべき電流値に制約があり、この結果、電圧フォロア回路における消費電量を選択する自由度が小さかった。
図３は、本実施形態にかかるチャージポンプ回路２２の従来技術であるチャージポンプ回路２２０の回路を示す図である。チャージポンプ回路２２０は、図２に示されるチャージポンプ回路２２を置換することによって用いられる回路である。具体的には、チャージポンプ回路２２０は、図３に示すように、第１の電流源Ｉ１と、第２の電流源Ｉ２と、第１のスイッチＳ１〜第４のスイッチＳ４と、演算増幅回路Ａ１とを備えている。
チャージポンプ回路２２０は、電源電圧が供給される電源端子と、ＧＮＤ端子との間の回路として構成される。電源端子には、例えば、上述のレギュレーター５０が生成した電源電圧Ｖｒｅｇ１が供給される。チャージポンプ回路２２０においては、当該電源端子が高電位電源ノードＮｖ、ＧＮＤ端子が低電位電源ノードＮｇである。
第１の電流源Ｉ１は、高電位電源ノードＮｖと第１のノードＮ１との間に接続され、第２の電流源Ｉ２は、低電位電源ノードＮｇと第１のノードＮ１との間に接続される。また、第１のスイッチＳ１は、第１の電流源Ｉ１と第１のノードＮ１との間に接続され、第２のスイッチＳ２は、第２の電流源Ｉ２と第１のノードＮ１との間に接続される。さらに、第３のスイッチＳ３は、第１の電流源Ｉ１と第２のノードＮ２との間に接続され、第４のスイッチＳ４は、第２の電流源Ｉ２と第２のノードＮ２との間に接続される。
演算増幅回路Ａ１の出力端子は、第２のノードＮ２に接続され、演算増幅回路Ａ１の非反転入力端子は第１のノードＮ１に接続される。演算増幅回路Ａ１の反転入力端子は演算増幅回路Ａ１の出力端子に接続され、電圧フォロア回路が構成されている。なお、演算増幅回路Ａ１の非反転入力端子は図３において＋と表記され、反転入力端子は図３において−と表記されている。なお、第１のノードＮ１は、位相差電流が出力されるノードＶｃであり、後段のローパスフィルター２３の入力ノードである。
第１のスイッチＳ１〜第４のスイッチＳ４は、位相比較器２１が出力する位相遅れ制御信号および位相進み制御信号に応じて動作するスイッチである。なお、本実施形態においては、クロック信号ＲＥＦＣＬＫが、フィードバックされたクロック信号ＦＢＣＬＫよりも進んでいる場合に位相進み制御信号が出力される。また、クロック信号ＲＥＦＣＬＫが、フィードバックされたクロック信号ＦＢＣＬＫよりも遅れている場合に位相遅れ制御信号が出力される。本実施形態においては、位相進み制御信号をＵＰ信号、位相遅れ制御信号をＤＯＷＮ信号と呼ぶ。
そして、第１のスイッチＳ１は、ＵＰ信号がハイレベルの場合にオン、ローレベルの場合にオフになる。第２のスイッチＳ２は、ＤＯＷＮ信号がハイレベルの場合にオン、ローレベルの場合にオフになる。第３のスイッチＳ３は、ＵＰ信号がハイレベルの場合にオフ、ローレベルの場合のオンになる。第４のスイッチＳ４は、ＤＯＷＮ信号がハイレベルの場合にオフ、ローレベルの場合にオンになる。
チャージポンプ回路２２０は、これらのＵＰ信号、ＤＯＷＮ信号に応じてクロック信号ＦＢＣＬＫの位相を進め、または遅らせるように第１のノードＮ１からローパスフィルター２３に出力される電流を制御する。図４は、クロック信号ＲＥＦＣＬＫ、クロック信号ＦＢＣＬＫ、ＵＰ信号、ＤＯＷＮ信号の関係を示す図である。図４においては、クロック信号ＲＥＦＣＬＫに対してクロック信号ＦＢＣＬＫが遅れている例を示している。この場合、クロック信号ＲＥＦＣＬＫがハイレベルであるがクロック信号ＦＢＣＬＫがローレベルである期間にＵＰ信号が出力される。この例においてクロック信号ＲＥＦＣＬＫは進んでいるため、ＤＯＷＮ信号は出力されない。この状態をＵＰ＝１，ＤＯＷＮ＝０と呼ぶ。
一方、クロック信号ＲＥＦＣＬＫに対してクロック信号ＦＢＣＬＫが進んでいる場合、クロック信号ＦＢＣＬＫがハイレベルであるがクロック信号ＲＥＦＣＬＫがローレベルである期間にＤＯＷＮ信号が出力される。この場合クロック信号ＲＥＦＣＬＫは遅れているため、ＵＰ信号は出力されない。この状態をＵＰ＝０，ＤＯＷＮ＝１と呼ぶ。また、クロック信号ＲＥＦＣＬＫとクロック信号ＦＢＣＬＫの位相が一致している場合、ＵＰ信号もＤＯＷＮ信号も出力されない。この状態は、フラクショナルＮ−ＰＬＬ回路２０がロックした状態である。この状態をＵＰ＝０，ＤＯＷＮ＝０と呼ぶ。
以上のように、チャージポンプ回路２２０においては、ＵＰ信号およびＤＯＷＮ信号の組み合わせが異なる３個の状態が想定され、各状態に応じた電流を出力すれば、クロック信号ＦＢＣＬＫがクロック信号ＲＥＦＣＬＫに一致するように制御することができる。
例えば、ＵＰ＝１，ＤＯＷＮ＝０の場合、チャージポンプ回路２２０が第１のノードＮ１に供給する電流を増加させれば、クロック信号ＦＢＣＬＫの位相を進めることができる。従って、ＵＰ＝１，ＤＯＷＮ＝０の場合に、図３に示すように、第１のスイッチＳ１，第２のスイッチＳ２，第３のスイッチＳ３，第４のスイッチＳ４のそれぞれを、オン，オフ，オフ，オンとすれば、第１の電流源Ｉ１によって第１のノードＮ１からローパスフィルター２３側に電流を供給することができる。また、この状態においては、第３のスイッチＳ３がオフ、第４のスイッチＳ４がオンであるため、演算増幅回路Ａ１の出力端子から第２のノードＮ２、第４のスイッチＳ４、第２の電流源Ｉ２を経て低電位電源ノードＮｇに電流が流れる。図３においては、これらの電流を破線の矢印によって示している。
ＵＰ＝０，ＤＯＷＮ＝１の場合、チャージポンプ回路２２０が第１のノードＮ１に供給する電流を減少させれば、クロック信号ＦＢＣＬＫの位相を遅らせることができる。従って、ＵＰ＝０，ＤＯＷＮ＝１の場合に、図５に示すように、第１のスイッチＳ１，第２のスイッチＳ２，第３のスイッチＳ３，第４のスイッチＳ４のそれぞれを、オフ，オン，オン，オフとすれば、第２の電流源Ｉ２によって第１のノードＮ１から低電位電源ノードＮｇ側に電流を引き抜くことができる。また、この状態においては、第３のスイッチＳ３がオン、第４のスイッチＳ４がオフであるため、第１の電流源Ｉ１から演算増幅回路Ａ１の出力端子側に電流が流れる。図５においては、これらの電流を破線の矢印によって示している。
さらに、ＵＰ＝０，ＤＯＷＮ＝０の場合、チャージポンプ回路２２０から第１のノードＮ１に電流を供給する必要はないし、第１のノードＮ１から電流を引き抜く必要はない。従って、ＵＰ＝０，ＤＯＷＮ＝０の場合に、図６に示すように、第１のスイッチＳ１，第２のスイッチＳ２，第３のスイッチＳ３，第４のスイッチＳ４のそれぞれを、オフ，オフ，オン，オンとすれば、第１のノードＮ１に電流を供給せず、引き抜きもしない状態になる。この際、電流は、第１の電流源Ｉ１および第２の電流源Ｉ２を経て低電位電源ノードＮｇに流れる。図６においては、これらの電流を破線の矢印によって示している。なお、チャージポンプ回路２２０においては、この状態において第１の電流源Ｉ１から出力された電流が第２の電流源Ｉ２を流れるため、第１の電流源Ｉ１、第２の電流源によって供給され、また、引き抜かれる電流値が同一になるように設計されている。
以上のように、チャージポンプ回路２２０においては、ＵＰ信号とＤＯＷＮ信号との組み合わせに応じて状態が切り替わるため、電圧フォロア回路として機能する演算増幅回路Ａ１が存在しなければ、第１のノードＮ１や第２のノードＮ２の電圧がスイッチの切り替えに応じて大きく変動し得る。例えば、図３に示す状態において演算増幅回路Ａ１が存在しない場合、第３のスイッチＳ３がオフ、第４のスイッチＳ４がオンであるため、ノードＮｙの電圧は低電位電源ノードＮｇに近づく。
ローパスフィルター２３の入力端子に接続されている第１のノードＮ１の電圧は、低電位電源ノードＮｇの電圧と異なるが、図３に示す状態から図５に示す状態に切り替わると、ノードＮｙが第１のノードＮ１に接続されるため、第１のノードＮ１において急激に電圧が変動し得る。ノードＮｘについても同様であり、演算増幅回路Ａ１が存在しなければ、ノードＮｘの電圧が高電位電源ノードＮｖの電圧に近づき、図５に示す状態から図３に示す状態に切り替わった場合に、第１のノードＮ１の電圧が急激に変動する。
しかし、第１のノードＮ１と第２のノードＮ２との間に電圧フォロア回路として機能する演算増幅回路Ａ１が接続されていると、第１のノードＮ１と第２のノードＮ２の電圧が同一になるように制御される。従って、スイッチの切り替えにともなう第１のノードＮ１の電圧変動が抑制され、ローパスフィルター２３および電圧制御発振回路２４における動作を安定化することができる。
このように電圧フォロア回路として機能する演算増幅回路Ａ１は、図３に示されるように第２の電流源Ｉ２側への電流の供給が可能であると共に、図５に示されるように第１の電流源Ｉ１から供給される電流を引き込む必要がある。このための構成としては、例えば、プッシュプル型の演算増幅回路が挙げられる。しかし、プッシュプル型の演算増幅回路はトランジスターの数が比較的多く、ノイズが多くなるという問題がある。
そこで、図７に示されるようなプル型の演算増幅回路Ａ１における出力段に第２の電流源Ｉ２と同等の電流供給能力を有する電流源を設ける構成が採用され得る。すなわち、演算増幅回路Ａ１によってプッシュプルの一方であるプル動作を行う構成とし、かつ、プッシュ側については、第１の電流源Ｉ１や第２の電流源Ｉ２と同一の電流供給能力を有する電流源Ｉｃｐで補う構成が採用され得る。
具体的には図７に示す演算増幅回路Ａ１は、オペアンプＡ１１を備えており、非反転入力端子は第１のノードＮ１（チャージポンプ回路２２０の出力ノードＶｃ）に接続され、出力端子にはＮＭＯＳトランジスターＴ１のゲートが接続される。オペアンプＡ１１の反転入力端子は、第２のノードＮ２に接続される。また、第２のノードＮ２と高電位電源ノードＮｖとの間には、電流源Ｉｃｐが接続される。さらに、ＮＭＯＳトランジスターＴ１のドレインは第２のノードＮ２に接続され、ＮＭＯＳトランジスターＴ１のソースは低電位電源ノードＮｇに接続される。
このような演算増幅回路Ａ１が利用されたチャージポンプ回路２２０において、図３に示すようにＵＰ＝１，ＤＯＷＮ＝０の状態が実現される場合、図７に示す破線のように演算増幅回路Ａ１から第２の電流源Ｉ２に向けて電流が流れる必要がある。従って、電流源Ｉｃｐの電流供給能力は第２の電流源Ｉ２と同一である必要があり、第２の電流源Ｉ２と同一の電流値の電流が演算増幅回路Ａ１を流れる。チャージポンプ回路２２０において、図５に示すようにＵＰ＝０，ＤＯＷＮ＝１の状態が実現される場合、図７に示す一点鎖線のように演算増幅回路Ａ１に対して第１の電流源Ｉ１から電流が供給される。
一方、チャージポンプ回路２２０において、図６に示すようにＵＰ＝０，ＤＯＷＮ＝０の状態が実現される場合、演算増幅回路Ａ１に対して第２のノードＮ２から電流を供給する必要はなく、第２のノードＮ２から電流を引き抜く必要もない。しかし、演算増幅回路Ａ１においては、電流源Ｉｃｐを備えているため、この場合でも第２の電流源Ｉ２による電流と同等の電流がＮＭＯＳトランジスターＴ１を通って流れる。
すなわち、従来のチャージポンプ回路２２０においては、電流の供給、引き抜きを行わない状態であっても常に第２の電流源Ｉ２による電流と同等の電流が、演算増幅回路Ａ１を流れる。そして、ＵＰ＝０，ＤＯＷＮ＝０の状態は、フラクショナルＮ−ＰＬＬ回路２０がロックしている状態であるため、通常は当該ロックしている状態が他の状態より長い。従って、従来のチャージポンプ回路２２０にかかる演算増幅回路Ａ１においては、電流の供給、引き抜きに関与しない電流が長期間にわたって流れ続け、消費電力が増えてしまう。
しかしながら、従来のチャージポンプ回路２２０において、演算増幅回路Ａ１を構成する電流源Ｉｃｐは、第２の電流源Ｉ２と同等の電流を流す電流供給能力が必要であり、電流値を抑制するように設計変更することができない。そこで、本実施形態にかかるチャージポンプ回路２２においては、上述の３個の状態のうちの一つ、ＵＰ＝０，ＤＯＷＮ＝１が発生しない（または、ほぼ発生しない）ようにした。
具体的には、チャージポンプ回路２２においては、従来のチャージポンプ回路２２０における演算増幅回路Ａ１の代わりにプッシュ型差動増幅回路Ａｐが用いられ、さらに、第１のノードＮ１と低電位電源ノードＮｇとの間に第３の電流源Ｉ３が接続される。図８は、本実施形態にかかるチャージポンプ回路２２の構成を示す図である。なお、プッシュ型差動増幅回路Ａｐの具体例は後述する。
図８において、チャージポンプ回路２２０と同一の構成については、同一の符号を付して示している。第３の電流源Ｉ３は、第１のノードＮ１に負のオフセット電流を供給する電流源である。すなわち、第３の電流源Ｉ３は、第１のノードＮ１から、常時電流を引き抜く電流源として機能する。図９は、チャージポンプ回路２２を利用した場合のクロック信号ＲＥＦＣＬＫ、クロック信号ＦＢＣＬＫ、ＵＰ信号、ＤＯＷＮ信号の関係を説明するための図である。図９においては、フラクショナルＮ−ＰＬＬ回路２０がロックしている状態を示している。すなわち、本実施形態にかかるチャージポンプ回路２２においては、第３の電流源Ｉ３で、常に第１のノードＮ１から電流を引き抜いている。このため、当該第３の電流源Ｉ３によって引き抜かれる電流によって、クロック信号ＦＢＣＬＫの位相には、常に位相量を遅らせる方向（図面右方向）への一定のオフセットｄｆが与えられる。
図９に示す例においては、クロック信号ＲＥＦＣＬＫよりもクロック信号ＦＢＣＬＫがオフセットｄｆだけ遅れているため、当該オフセットｄｆに相当する期間だけＵＰ＝１，ＤＯＷＮ＝０の状態になる。この場合、図８に示すように、第１のスイッチＳ１〜第４のスイッチＳ４のそれぞれが、オン，オフ，オフ，オンになる。このため、第１の電流源Ｉ１から第１のノードＮ１に対して電流が供給される。本実施形態においては、クロック信号ＲＥＦＣＬＫに対するクロック信号ＦＢＣＬＫの遅れが、位相のオフセットｄｆと一致した場合に、クロック信号ＦＢＣＬＫの位相が変化せず、ロックした状態になる。すなわち、ＵＰ＝１，ＤＯＷＮ＝０の期間に当該第１の電流源Ｉ１から供給される電流と、第３の電流源Ｉ３で引き抜かれる電流とが釣り合う状態がロック状態である。図９に示す例であれば、位相のオフセットｄｆ，第１の電流源から供給される電流Ｉｃ1，第３の電流源で引き抜かれる電流Ｉｃ3の間に、（ｄｆ×Ｉｃ1＝２π×Ｉｃ3）の関係が成り立つ場合にロック状態になる。
本実施形態においては、以上の構成によってクロック信号ＦＢＣＬＫの位相がクロック信号ＲＥＦＣＬＫよりも遅れるようにオフセットされるため、ＤＯＷＮ＝１の状態が発生しない（または、ほぼ発生しない）。従って、本実施形態におけるプッシュ型差動増幅回路Ａｐにおいては、ＵＰ＝０，ＤＯＷＮ＝１における動作を想定する必要がなくなる。
そこで、本実施形態にかかるチャージポンプ回路２２において、第２のノードＮ２からプッシュ型差動増幅回路Ａｐに引き込む電流を引き込む必要はない。このためにチャージポンプ回路２２が備えるボルテージフォロア回路は、プッシュ型差動増幅回路Ａｐとなっている。
図１０は、プッシュ型差動増幅回路Ａｐの構成例を示す図である。図１０に示すプッシュ型差動増幅回路Ａｐは、出力段Ｏｓと差動段Ｄｓとを含む。出力段Ｏｓは、ＰＭＯＳトランジスターＴｐ１と第４の電流源Ｉ４とを備える。ＰＭＯＳトランジスターＴｐ１は、高電位電源ノードＮｖと第２のノードＮ２との間に設けられ、ＰＭＯＳトランジスターＴｐ１のソースが高電位電源ノードＮｖ、ドレインが第２のノードＮ２に接続される。第４の電流源Ｉ４は、第２のノードＮ２と低電位電源ノードＮｇとの間に設けられる。
差動段ＤｓはオペアンプＡｐ１を備えており、非反転入力端子は第１のノードＮ１（チャージポンプ回路２２の出力ノードＶｃ）に接続され、出力端子にはＰＭＯＳトランジスターＴｐ１のゲートが接続される。オペアンプＡｐ１の反転入力端子は、第２のノードＮ２に接続される。
このようなプッシュ型差動増幅回路Ａｐが利用されたチャージポンプ回路２２において、図３に示すようにＵＰ＝１，ＤＯＷＮ＝０の状態が実現される場合、図１０に示す破線のようにプッシュ型差動増幅回路Ａｐから第２のノードＮ２側に電流が流れる必要がある。この電流は、オペアンプＡｐ１の制御に応じてＰＭＯＳトランジスターＴｐ１が動作することにより、高電位電源ノードＮｖ側から供給される。一方、チャージポンプ回路２２においてはＵＰ＝０，ＤＯＷＮ＝１の状態が実現されないように構成されている。従って、プッシュ型差動増幅回路Ａｐは第２のノードＮ２から第１の電流源Ｉ１による電流のような大電流を引き込む必要はない。
さらに、チャージポンプ回路２２において、図１１に示すようにＵＰ＝０，ＤＯＷＮ＝０の状態が実現される場合、プッシュ型差動増幅回路Ａｐに対して第２のノードＮ２から電流を供給必要はなく、第２のノードＮ２から電流を引き抜く必要もない。従って、この状態においてプッシュ型差動増幅回路Ａｐには、一点鎖線に示すように、高電位電源ノードＮｖからＰＭＯＳトランジスターＴｐ１、第４の電流源Ｉ４を経て低電位電源ノードＮｇに電流が流れればよい。この電流の電流値は、定電流源である第４の電流源Ｉ４によって流れる電流値であるが、第４の電流源Ｉ４は、第１の電流源Ｉ１から電流を引き込む必要がなく、第２の電流源Ｉ２に電流を供給する必要もない。
従って、第４の電流源Ｉ４の電流供給能力は、第１の電流源Ｉ１、第２の電流源Ｉ２に依存しない。このため、第４の電流源Ｉ４は、プッシュ型差動増幅回路Ａｐを動作させるために充分な電流を供給できる程度の電流供給能力があれば良い。例えば、第４の電流源Ｉ４の電流供給能力を、第１の電流源Ｉ１および第２の電流源Ｉ２よりも小さくすれば、従来のチャージポンプ回路２２０よりも消費電力を低減することができる。具体的には、多くの場合、第４の電流源Ｉ４によって流れる電流Ｉｂは、第１の電流源Ｉ１および第２の電流源Ｉ２によって流れる電流Ｉｃに対してＩｂ＜＜Ｉｃとすることが可能である。例えば、Ｉｂが２０〜３０μＡ、Ｉｃが４００〜８００μＡというオーダーで設計することが容易になる。
また、第４の電流源Ｉ４の電流供給能力が、第１の電流源Ｉ１、第２の電流源Ｉ２に依存しないため、フラクショナルＮ−ＰＬＬ回路２０におけるクロック信号ＲＥＦＣＬＫの周波数に応じた設計を行う自由度も向上する。具体的には、ＰＭＯＳトランジスターＴｐ１に流れる電流は、第４の電流源Ｉ４に依存する。また、第４の電流源Ｉ４の電流供給能力が大きくなるほど、ＰＭＯＳトランジスターＴｐ１に流れ得る電流の最大値も大きくなる。そして、ＰＭＯＳトランジスターＴｐ１に流れ得る電流量の最大値が大きくなることは、オペアンプＡｐ１のゲインが大きくなることを意味する。
オペアンプＡｐ１のゲインが大きくなると、第１のノードＮ１の電圧と第２のノードＮ２の電圧とを一致させるための電圧フォロア回路としての動作の即応性が高くなる。クロック信号ＲＥＦＣＬＫの周波数が高くなる場合、電圧フォロア回路の即応性を高める必要が生じる場合がある。本実施形態にかかるチャージポンプ回路２２であれば、第４の電流源Ｉ４の電流供給能力を変化させることができるため、クロック信号ＲＥＦＣＬＫの周波数が高い場合に応じた設計を行うことも容易である。
本実施形態にかかるチャージポンプ回路２２において、第３の電流源Ｉ３は、クロック信号ＦＢＣＬＫの位相にオフセットｄｆが与えられることにより、実質的にＵＰ＝０，ＤＯＷＮ＝１の状態が発生しないように構成されていれば良い。従って、定電流源としての第３の電流源Ｉ３における電流供給能力は、第１の電流源Ｉ１および第２の電流源Ｉ２よりも小さくてよい。
また、第３の電流源Ｉ３によってクロック信号ＦＢＣＬＫの位相にオフセットｄｆを与える構成によれば、位相比較器の不感帯による位相設定精度の低下を防止することができる。具体的には、位相比較器においては、一般的に、クロック信号ＦＢＣＬＫとクロック信号ＲＥＦＣＬＫとの位相差に応じてＵＰ信号やＤＯＷＮ信号を出力し、チャージポンプ回路や電圧制御発振回路等で位相差を調整する。しかし、ＵＰ信号やＤＯＷＮ信号が過度に短いパルスになると、位相差があっても検出されなくなるという問題がある。
すなわち、位相比較器２１においては、クロック信号ＦＢＣＬＫの位相が遅れている場合、進んでいる場合の双方に関し、位相のずれを検出できない不感帯が存在する。図４および図９においては、破線によって不感帯Ｚを示している。図４に示す例は、ＵＰ信号が不感帯に含まれる例である。従って、この例に示すようなクロック信号ＲＥＦＣＬＫとクロック信号ＦＢＣＬＫとにおける位相の微小なずれは位相比較器２１において検出されない。
一方、本実施形態にかかるチャージポンプ回路２２においては、第３の電流源Ｉ３で常にクロック信号ＦＢＣＬＫの位相をオフセットさせる。この結果、上述のように、チャージポンプ回路２２を利用した位相比較器２１においては、クロック信号ＲＥＦＣＬＫに対するクロック信号ＦＢＣＬＫの遅れが位相のオフセットｄｆと一致した場合にロックした状態になる。すなわち、チャージポンプ回路２２が第３の電流源Ｉ３を備えることにより、ロックした状態におけるＵＰ信号のパルス幅が図９に示すように、図４と比較して大きくなる。このため、ロックする前のＵＰ信号のパルス幅が不感帯に含まれるような状況は発生しない。従って、本実施形態にかかるチャージポンプ回路２２を利用すれば、位相比較器の不感帯による位相設定精度の低下を防止することができる。
以上のように、第３の電流源Ｉ３による位相のオフセットｄｆで位相設定精度の低下を防止するためには、ロックした状態のＵＰ信号のパルス幅が不感帯に含まれない程度に広くなるように第３の電流源Ｉ３の電流値が設計されていればよい。なお、第１の電流源Ｉ１，第２の電流源Ｉ２，第３の電流源Ｉ３，第４の電流源Ｉ４は定電流源であり、種々の回路で構成されて良く、カレントミラー回路によって構成されても良いし、自己バイアスされたデプレション型ＭＯＳトランジスター等によって構成されても良い。
（１−３）プッシュ型差動増幅回路の具体例：
図１２は、プッシュ型差動増幅回路Ａｐの具体例を示す図である。プッシュ型差動増幅回路Ａｐは差動段Ｄｓと出力段Ｏｓとを備えている。本例において、出力段Ｏｓは、高電位電源ノードＮｖと第２のノードＮ２との間に接続された上述のＰＭＯＳトランジスターＴｐ１を備える。また、第２のノードＮ２と低電位電源ノードＮｇとの間には第４の電流源Ｉ４として機能するＮＭＯＳトランジスターが接続される。なお、本例において、ＰＭＯＳトランジスターＴｐ１のゲートとドレインとの間にはコンデンサーＣ１が接続される。
差動段Ｄｓは、ＰＭＯＳトランジスターＴｐ２，Ｔｐ３、ＮＭＯＳトランジスターＴｎ１，Ｔｎ２，Ｔｎ３によって構成された差動増幅回路を備える。具体的には、ＰＭＯＳトランジスターＴｐ２のソースは高電位電源ノードＮｖに接続され、ドレインはＮＭＯＳトランジスターＴｎ２のドレインに接続される。ＮＭＯＳトランジスターＴｎ２のソースは、ノードＮｄ１に接続される。ＮＭＯＳトランジスターＴｎ１は、ドレインがノードＮｄ１に接続され、ソースが低電位電源ノードＮｇに接続される。
さらに、ＰＭＯＳトランジスターＴｐ３のソースは高電位電源ノードＮｖに接続され、ドレインはＮＭＯＳトランジスターＴｎ３のドレインに接続される。ＮＭＯＳトランジスターＴｎ３のソースは、ノードＮｄ１に接続される。そして、ＰＭＯＳトランジスターＴｐ２，Ｔｐ３のゲート同士が接続され、さらにこれらのゲートはＰＭＯＳトランジスターＴｐ３のドレインに接続される。また、ＮＭＯＳトランジスターＴｎ２のドレインはＰＭＯＳトランジスターＴｐ１のゲートに接続され、ＮＭＯＳトランジスターＴｎ２のゲートは、第１のノードＮ１に接続される。さらに、ＮＭＯＳトランジスターＴｎ３のゲートは第２のノードＮ２に接続される。
以上の構成により、プッシュ型差動増幅回路Ａｐは、差動増幅回路によって制御されるＰＭＯＳトランジスターＴｐ１と、第４の電流源Ｉ４とを備えた電圧フォロア回路として機能する。例えば、第１のノードＮ１における電圧が上がるとＮＭＯＳトランジスターＴｎ２のドレインの電圧が下がる。この結果、ＰＭＯＳトランジスターＴｐ１のゲートに作用する電圧が下がることで、ＰＭＯＳトランジスターＴｐ１に流れる電流が増加し、第２のノードＮ２の電圧が上がる。このように、プッシュ型差動増幅回路Ａｐは、第１のノードＮ１と第２のノードＮ２の電圧を一致させるように機能する。むろん、図１２に示すプッシュ型差動増幅回路Ａｐの構成は一例であり、他にも種々の構成が採用されてよい。
（１−４）変形例：
上述の実施形態は一例であり、各種の付加的な回路が設けられてもよい。図１３は、チャージポンプ回路２２においてＵＰ＝０，ＤＯＷＮ＝１の状態の発生を許容した回路を示している。具体的には、図１３に示すチャージポンプ回路２２ａは、図８に示すチャージポンプ回路２２に対して第５のスイッチＳ５および第５の電流源Ｉ５が追加された構成である。すなわち、第２のノードＮ２と低電位電源ノードＮｇとの間には、第５のスイッチＳ５と第５の電流源Ｉ５とが直列に接続されている。
第５のスイッチＳ５は第２のスイッチＳ２と同一のタイミングでオン、オフする。すなわち、第４のスイッチＳ４と相補的にオンおよびオフが制御される。このため、図１３に示されるように、ＵＰ＝０，ＤＯＷＮ＝１の状態において第５の電流源Ｉ５はオンになる。この状態においては第３のスイッチＳ３もオンになるため、第１の電流源Ｉ１から供給された電流は第５のスイッチＳ５を経て第５の電流源Ｉ５を通る。第５の電流源Ｉ５の電流供給能力は、第１の電流源Ｉ１と同一である。従って、第１の電流源Ｉ１から供給された電流は、第２のノードＮ２からプッシュ型差動増幅回路Ａｐ側に流れることはなく、第５の電流源Ｉ５側に流れる。
このため、ＵＰ＝０，ＤＯＷＮ＝１の状態が発生したとしても、プッシュ型差動増幅回路Ａｐは、図８と同一の構成によって実現可能である。なお、チャージポンプ回路２２ａにおいても第３の電流源Ｉ３を備えるため、クロック信号ＦＢＣＬＫの位相にオフセットｄｆを与えることができる。従って、ＵＰ＝０，ＤＯＷＮ＝１の状態があり得ることはほぼ想定しなくてもよいが、フラクショナルＮ−ＰＬＬ回路２０の動作を開始した初期においては、クロック信号ＲＥＦＣＬＫとクロック信号ＦＢＣＬＫとの位相差が大きく異なる場合がある。
このように、位相差が大きく、クロック信号ＦＢＣＬＫがクロック信号ＲＥＦＣＬＫの位相より遅れることがあり得る構成であるならば、図１３に示すチャージポンプ回路２２ａが好ましい。この構成によれば、ＵＰ＝０，ＤＯＷＮ＝１の状態によってクロック信号ＦＢＣＬＫの位相を進めることが可能である。従って、クロック信号ＦＢＣＬＫとクロック信号ＲＥＦＣＬＫの位相が大きくずれたとしても両者を一致させることができる。
なお、第５の電流源Ｉ５は第５のスイッチＳ５がオンにならなければ電流が流れないため、第５の電流源Ｉ５を設けることによって継続的な消費電力が増大することはない。また、第５の電流源Ｉ５は、定電流源であれば良く、例えば、カレントミラー回路や自己バイアスされたデプレション型ＭＯＳトランジスター等によって構成可能である。
図１４は、チャージポンプ回路２２の消費電力を抑制する構成を備えた回路を示している。具体的には、図１４に示すチャージポンプ回路２２ｂは、図８に示すチャージポンプ回路に対して第６のスイッチＳ６が追加された回路である。すなわち、第２の電流源Ｉ２と第２のノードＮ２との間において、第４のスイッチＳ４と直列になるように第６のスイッチＳ６が接続される。また、第６のスイッチＳ６は、第１のスイッチＳ１と相補的にオンおよびオフが制御される。
このため、図１４に示されるように、ＵＰ＝１，ＤＯＷＮ＝０の状態において第６のスイッチＳ６がオフになり、この状態において、一点鎖線で示す電流は流れない。図１４においては、電流が流れないことを×によって示している。以上の構成によれば、ＵＰ＝１，ＤＯＷＮ＝０の状態においてプッシュ型差動増幅回路Ａｐは、図１０に示された破線のように電流を第２のノードＮ２に供給する必要はない。従って、ＵＰ＝１，ＤＯＷＮ＝０の状態においてプッシュ型差動増幅回路Ａｐが消費する電力を抑制することができる。
（２）第２実施形態：
上述の実施形態にかかるチャージポンプ回路２２００においては、上述の３個の状態のうちの一つ、ＵＰ＝０，ＤＯＷＮ＝１が発生しない構成としたが、ＵＰ＝１，ＤＯＷＮ＝０が発生しないように構成されても良い。
具体的には、このような構成は、従来のチャージポンプ回路２２０における演算増幅回路Ａ１がプル型差動増幅回路Ａｐｌに置換され、さらに、第１のノードＮ１と高電位電源ノードＮｖとの間に第３の電流源Ｉｌ３が接続されことで実現される。図１５は、本実施形態にかかるチャージポンプ回路２２００の構成を示す図である。以後、チャージポンプ回路２２，２２０と同一の構成については、同一の符号を付して示している。
第３の電流源Ｉｌ３は、第１のノードＮ１に正のオフセット電流を供給する電流源である。すなわち、第３の電流源Ｉｌ３は、第１のノードＮ１に対して、常時電流を供給する電流源として機能する。図１６は、チャージポンプ回路２２００を利用した場合のクロック信号ＲＥＦＣＬＫ、クロック信号ＦＢＣＬＫ、ＵＰ信号、ＤＯＷＮ信号の関係を説明するための図である。本実施形態においては、第３の電流源Ｉｌ３によって第１のノードＮ１に供給される電流によって、クロック信号ＦＢＣＬＫの位相には、常に位相量を進ませる方向（図面左方向）への一定のオフセットｄｆが与えられる。
本実施形態においては、当該オフセットｄｆにより、フラクショナルＮ−ＰＬＬ回路２０がロックした状態でオフセットｄｆに相当する期間にＤＯＷＮ信号が出力されてＵＰ＝０，ＤＯＷＮ＝１となる。そして、本実施形態においては、クロック信号ＦＢＣＬＫの位相がクロック信号ＲＥＦＣＬＫよりも進むようにオフセットされるため、ＵＰ＝１の状態が発生しない（または、ほぼ発生しない）。従って、本実施形態におけるプル型差動増幅回路Ａｐｌにおいては、ＵＰ＝１，ＤＯＷＮ＝０における動作を想定する必要がなくなる。
そこで、本実施形態にかかるチャージポンプ回路２２００において、プル型差動増幅回路Ａｐｌから第２のノードＮ２に電流を供給する必要はない。このためにチャージポンプ回路２２００が備えるボルテージフォロア回路は、プル型差動増幅回路Ａｐｌとなっている。
図１７は、プル型差動増幅回路Ａｐｌの構成例を示す図である。図１７に示すプル型差動増幅回路Ａｐｌは、出力段Ｏｓと差動段Ｄｓとを含む。出力段Ｏｓは、ＮＭＯＳトランジスターＴｌｎ１と第４の電流源Ｉｌ４とを備える。ＮＭＯＳトランジスターＴｌｎ１は、低電位電源ノードＮｇと第２のノードＮ２との間に設けられ、ＮＭＯＳトランジスターＴｌｎ１のソースが低電位電源ノードＮｇ、ドレインが第２のノードＮ２に接続される。第４の電流源Ｉｌ４は、第２のノードＮ２と高電位電源ノードＮｖとの間に設けられる。
差動段ＤｓはオペアンプＡｐｌ１を備えており、非反転入力端子は第１のノードＮ１（チャージポンプ回路２２００の出力ノードＶｃ）に接続され、出力端子にはＮＭＯＳトランジスターＴｌｎ１のゲートが接続される。オペアンプＡｐｌ１の反転入力端子は、第２のノードＮ２に接続される。
このようなプル型差動増幅回路Ａｐｌが利用されたチャージポンプ回路２２００において、ＵＰ＝０，ＤＯＷＮ＝１の状態が実現される場合、図１７に示す破線のように第２のノードＮ２からプル型差動増幅回路Ａｐｌに向けて電流が引き込まれる必要がある。この電流は、オペアンプＡｐｌ１の制御に応じてＮＭＯＳトランジスターＴｌｎ１が動作することにより、低電位電源ノードＮｇ側に引き込まれる。一方、チャージポンプ回路２２００においてはＵＰ＝１，ＤＯＷＮ＝０の状態が実現されないように構成されている。従って、プル型差動増幅回路Ａｐｌから第２のノードＮ２に対して第２の電流源Ｉ２による電流のような大電流を出力する必要はない。
さらに、チャージポンプ回路２２００において、ＵＰ＝０，ＤＯＷＮ＝０の状態が実現される場合、プル型差動増幅回路Ａｐｌに対して第２のノードＮ２から電流を供給する必要はなく、第２のノードＮ２から電流を引き抜く必要もない。従って、この状態においてプル型差動増幅回路Ａｐｌには、一点鎖線に示すように、高電位電源ノードＮｖから第４の電流源Ｉｌ４、ＮＭＯＳトランジスターＴｌｎ１を経て低電位電源ノードＮｇに電流が流れればよい。この電流の電流値は、定電流源である第４の電流源Ｉｌ４によって流れる電流値であるが、第４の電流源Ｉｌ４は、第１の電流源Ｉ１から電流を引き込む必要がなく、第２の電流源Ｉ２に電流を供給する必要もない。
従って、第４の電流源Ｉｌ４の電流供給能力は、第１の電流源Ｉ１、第２の電流源Ｉ２に依存しない。このため、第４の電流源Ｉｌ４は、プル型差動増幅回路Ａｐｌを動作させるために充分な電流を供給できる程度の電流供給能力があれば良い。例えば、第４の電流源Ｉｌ４の電流供給能力を、第１の電流源Ｉ１および第２の電流源Ｉ２よりも小さくすれば、従来のチャージポンプ回路２２０よりも消費電力を低減することができる。
また、第４の電流源Ｉｌ４の電流供給能力が、第１の電流源Ｉ１、第２の電流源Ｉ２に依存しないため、フラクショナルＮ−ＰＬＬ回路２０におけるクロック信号ＲＥＦＣＬＫの周波数に応じた設計を行う自由度も向上する。また、本実施形態にかかるチャージポンプ回路２２００であれば、第４の電流源Ｉｌ４の電流供給能力を変化させることができるため、クロック信号ＲＥＦＣＬＫの周波数が高い場合に応じた設計を行うことも容易である。
さらに、本実施形態においても第３の電流源Ｉｌ３によってクロック信号ＦＢＣＬＫの位相にオフセットｄｆを与えるため、位相比較器の不感帯による位相設定精度の低下を防止することができる。本実施形態においても、第１の電流源Ｉ１，第２の電流源Ｉ２，第３の電流源Ｉｌ３，第４の電流源Ｉｌ４は定電流源であり、種々の回路で構成されて良く、カレントミラー回路によって構成されても良いし、自己バイアスされたデプレション型ＭＯＳトランジスター等によって構成されても良い。また、プル型差動増幅回路Ａｐｌも種々の構成によって実現可能である。
本実施形態においても各種の付加的な回路が設けられてよい。図１８は、チャージポンプ回路２２００においてＵＰ＝１，ＤＯＷＮ＝０の状態の発生を許容した回路を示している。具体的には、図１８に示すチャージポンプ回路２２００ａは、図１５に示すチャージポンプ回路２２００に対して第５のスイッチＳｌ５および第５の電流源Ｉｌ５が追加された構成である。すなわち、第２のノードＮ２と高電位電源ノードＮｖとの間には、第５のスイッチＳｌ５と第５の電流源Ｉｌ５とが直列に接続されている。
第５のスイッチＳｌ５は第１のスイッチＳ１と同一のタイミングでオン、オフする。すなわち、第３のスイッチＳ３と相補的にオンおよびオフが制御される。このため、図１８に示されるように、ＵＰ＝１，ＤＯＷＮ＝０の状態において第５の電流源Ｉｌ５はオンになる。この状態においては第４のスイッチＳ４もオンになるため、第５の電流源Ｉｌ５から供給された電流は第２の電流源Ｉ２を通る。第５の電流源Ｉｌ５の電流供給能力は、第２の電流源Ｉ２と同一である。従って、第５の電流源Ｉｌ５から供給された電流は、第２のノードＮ２からプル型差動増幅回路Ａｐｌ側に流れることはなく、第２の電流源Ｉ２側に流れる。
このため、ＵＰ＝１，ＤＯＷＮ＝０の状態が発生したとしても、プル型差動増幅回路Ａｐｌは、図１５と同一の構成によって実現可能である。クロック信号ＦＢＣＬＫの位相がクロック信号ＲＥＦＣＬＫに対して遅れ、ＵＰ＝１，ＤＯＷＮ＝０の状態が発生したとしても、両者を一致させることができる。
図１９は、チャージポンプ回路２２００の消費電力を抑制する構成を備えた回路を示している。具体的には、図１９に示すチャージポンプ回路２２００ｂは、図１５に示すチャージポンプ回路に対して第６のスイッチＳｌ６が追加された回路である。すなわち、第１の電流源Ｉ１と第２のノードＮ２との間において、第３のスイッチＳ３と直列になるように第６のスイッチＳｌ６が接続される。また、第６のスイッチＳｌ６は、第２のスイッチＳ２と相補的にオンおよびオフが制御される。
このため、図１９に示されるように、ＵＰ＝０，ＤＯＷＮ＝１の状態において第６のスイッチＳｌ６がオフになり、この状態において、一点鎖線で示す電流は流れない。図１９においては、電流が流れないことを×によって示している。以上の構成によれば、ＵＰ＝０，ＤＯＷＮ＝１の状態においてプル型差動増幅回路Ａｐｌは、図１７に示された破線のように電流を第２のノードＮ２に供給する必要はない。従って、ＵＰ＝１，ＤＯＷＮ＝０の状態においてプル型差動増幅回路Ａｐｌが消費する電力を抑制することができる。
（３）他の実施形態：
上述の実施形態は本発明を実施するための例であり、他にも種々の実施形態を採用可能である。例えば、ＰＬＬ回路はフラクショナルＮ−ＰＬＬ回路ではなく、デルタシグマ変調回路１２０を備えないＰＬＬ回路、すなわち、クロック信号ＰＬＬＣＬＫを整数倍するＰＬＬ回路であってもよい。本発明の一実施形態にかかるＰＬＬ回路の適用対象は限定されず種々の対象、例えば、各種の電子機器、車両の電装品等に使用可能である。
チャージポンプ回路は、位相差電流を第１ノードに出力する回路であれば良い。すなわち、チャージポンプ回路は、位相比較器による比較結果に応じて、第１ノードからの電流の引き込みと、第１ノードに対する電流の供給の少なくとも一方を実施する回路であれば良い。位相差電流に応じたチャージポンプ回路の動作は、種々の動作であってよい。すなわち、チャージポンプ回路の動作は、フィードバック信号の位相を基準信号の位相に近づけるための位相差電流を第１ノードに出力することができればよい。
位相差電流は、ローパスフィルターを介して電圧制御発振回路に供給され、フィードバック信号の位相が基準信号の位相と異なる場合に、両者を近づけるための電流であれば良い。従って、位相差電流の第１ノードに対する出力とは、第１ノードに対して電流が供給される状態と、第１ノードから電流が引き込まれる状態との少なくとも一方を含む。
第１の電流源は、高電位電源ノードと第１のノードとの間に接続され、かつ、高電位電源ノードと第２のノードとの間に接続されていればよい。すなわち、第１の電流源は、第１のノードまたは第２のノードに対して既定の電流を供給し得る。高電位電源ノードは、低電位電源ノードと比較して高電位となるノードであり、例えば、プラス側電源である。第１の電流源は、当該高電位電源ノードから電力供給を受けて第１のノードまたは第２のノードに電流を供給することができればよい。
第２の電流源は低電位電源ノードと第１のノードとの間に接続され、かつ、低電位電源ノードと第２のノードとの間に接続されていればよい。すなわち、第２の電流源は、第１のノードまたは第２のノードから電流を引き抜き得る。低電位電源ノードは、高電位電源ノードと比較して低電位となるノードであり、例えば、例えば、グラウンドやマイナス側電源である。なお、第２の電流源によって流れる電流と第１の電流源によって流れる電流とは、同一であることが好ましく、両電流源の電流供給能力が同一であることが好ましい。
第１〜第４のスイッチや、第５、第６のスイッチは、２端子間に電流が流れる状態と流れない状態とを切り替えることができればよく、位相比較器の比較結果に応じて動作することができればよい。スイッチは、位相比較器からの信号に基づいて状態を切り替えることができればよく、この限りにおいてスイッチの数は任意である。また、信号に応じて状態を切り替えるための構成は、種々の構成を採用可能であり、例えばＭＯＳトランジスター、バイポーラトランジスター等のトランジスターであってもよいし、他にも、各種のスイッチが利用されて良い。
位相比較器からの信号は、位相比較器における比較結果を示していればよい。従って、位相比較器に対するクロック信号ＲＥＦＣＬＫの位相がフィードバック信号であるクロック信号ＦＢＣＬＫの位相よりも進んでいることを示すＵＰ信号と、遅れていることを示すＤＯＷＮ信号と、の双方または一方であってよい。
第３の電流源は、第１のノードに負のオフセット電流または正のオフセット電流を供給することができればよい。すなわち、第３の電流源は、第１のノードから常に電流を引き抜くか、第１のノードに対して常に電流を供給するか、いずれかであればよい。オフセット電流は、常時電流を引き抜くか、または、常時電流を供給することで、フィードバック信号の位相をオフセットすることができればよい。すなわち、オフセットされた位相差が生じた状態でＰＬＬ回路がロックするように構成することで、ＰＬＬ回路の不感帯の影響を受けない位相差でＰＬＬ回路がロックするように構成されていれば良い。なお、第３の電流源においては、フィードバック信号の位相をオフセットすることができればよい、従って、第３の電流源によって流れる電流は第１の電流源および第２の電流源より小さくてよく、第３の電流源の電流供給能力は第１の電流源および第２の電流源より低くてよい。
プッシュ型差動増幅回路およびプル型差動増幅回路は、第１のノードに入力側が接続され、第２のノードに出力側が接続されればよい。すなわち、プッシュ型差動増幅回路およびプル型差動増幅回路は、差動増幅回路の入力側と出力側とを同一の電位にさせるボルテージフォロアとして機能すればよい。
ただし、第３の電流源による電流が負のオフセット電流、正のオフセット電流のいずれであるのかに応じてプッシュ型、プル型のいずれかが選択される。すなわち、負のオフセット電流によって、フィードバック信号の位相が常時遅れるようにオフセットされる場合、ＤＯＷＮ信号が出力されない（またはほぼ出力されない）ように構成することができる。このため、第２のノードに接続された差動増幅回路から電流が出力されるように、プッシュ型差動増幅回路が採用されればよい。
一方、正のオフセット電流によって、フィードバック信号の位相が常時進むようにオフセットされる場合、ＵＰ信号が出力されない（またはほぼ出力されない）ように構成することができる。このため、差動増幅回路が第２のノードから電流を引き抜くように、プル型差動増幅回路が採用されればよい。
１…発振器、２…発振回路、３…振動子、１０…発振用回路、２０…フラクショナルＮ−ＰＬＬ回路、２１…位相比較器、２２，２２ａ，２２ｂ，２２０，２２００，２２００ａ，２２００ｂ…チャージポンプ回路、２３…ローパスフィルター、２４…電圧制御発振回路、２５…分周回路、２７…分周設定回路、２８…クロック生成回路、３０…分周回路、４０…出力回路、５０…レギュレーター、６０…レギュレーター、７０…制御回路、８０…シリアルインターフェース回路、９０…不揮発メモリー、１２０…デルタシグマ変調回路、１３０…加減算回路

Claims (12)

  1. 位相差電流を第１のノードに出力するチャージポンプ回路であって、
    高電位電源ノードと前記第１のノードとの間に接続された第１の電流源と、
    低電位電源ノードと前記第１のノードとの間に接続された第２の電流源と、
    前記第１の電流源と前記第１のノードとの間に接続された第１のスイッチと、
    前記第２の電流源と前記第１のノードとの間に接続された第２のスイッチと、
    前記第１の電流源と第２のノードとの間に接続された第３のスイッチと、
    前記第２の電流源と前記第２のノードとの間に接続された第４のスイッチと、
    前記第１のノードに負のオフセット電流を供給する第３の電流源と、
    前記第１のノードに入力側が接続され、前記第２のノードに出力側が接続されるプッシュ型差動増幅回路と、
    を備えるチャージポンプ回路。
  2. 前記プッシュ型差動増幅回路は、差動段と出力段とを含み、
    前記出力段は、
    前記高電位電源ノードと前記第２のノードとの間に設けられ、前記差動段の出力電圧により駆動されるＰＭＯＳトランジスターと、
    前記第２のノードと前記低電位電源ノードとの間に設けられた第４の電流源と、
    を含む、
    請求項１に記載のチャージポンプ回路。
  3. 前記第４の電流源は、
    前記第１の電流源および前記第２の電流源より電流供給能力が小さい、
    請求項２に記載のチャージポンプ回路。
  4. 前記第２のノードと前記低電位電源ノードとの間に直列に接続された第５のスイッチおよび第５の電流源をさらに備え、
    前記第５のスイッチは、前記第４のスイッチと相補的にオンおよびオフが制御される、
    請求項１〜請求項３のいずれか一項に記載のチャージポンプ回路。
  5. 前記第２の電流源と前記第２のノードとの間において、前記第４のスイッチと直列になるように接続された第６のスイッチをさらに備え、
    前記第６のスイッチは、前記第１のスイッチと相補的にオンおよびオフが制御される、
    請求項１〜請求項４のいずれか一項に記載のチャージポンプ回路。
  6. 位相差電流を第１のノードに出力するチャージポンプ回路であって、
    高電位電源ノードと前記第１のノードとの間に接続された第１の電流源と、
    低電位電源ノードと前記第１のノードとの間に接続された第２の電流源と、
    前記第１の電流源と前記第１のノードとの間に接続された第１のスイッチと、
    前記第２の電流源と前記第１のノードとの間に接続された第２のスイッチと、
    前記第１の電流源と第２のノードとの間に接続された第３のスイッチと、
    前記第２の電流源と前記第２のノードとの間に接続された第４のスイッチと、
    前記第１のノードに正のオフセット電流を供給する第３の電流源と、
    前記第１のノードに入力側が接続され、前記第２のノードに出力側が接続されるプル型差動増幅回路と、
    を備えるチャージポンプ回路。
  7. 前記プル型差動増幅回路は、差動段と出力段とを含み、
    前記出力段は、
    前記低電位電源ノードと前記第２のノードとの間に設けられ、前記差動段の出力電圧により駆動されるＮＭＯＳトランジスターと、
    前記第２のノードと前記高電位電源ノードとの間に設けられた第４の電流源と、
    を含む、
    請求項６に記載のチャージポンプ回路。
  8. 前記第４の電流源は、
    前記第１の電流源および前記第２の電流源より電流供給能力が小さい、
    請求項７に記載のチャージポンプ回路。
  9. 前記第２のノードと前記高電位電源ノードとの間に直列に接続された第５のスイッチおよび第５の電流源をさらに備え、
    前記第５のスイッチは、前記第３のスイッチと相補的にオンおよびオフが制御される、
    請求項６〜請求項８のいずれか一項に記載のチャージポンプ回路。
  10. 前記第１の電流源と前記第２のノードとの間において、前記第３のスイッチと直列になるように接続された第６のスイッチをさらに備え、
    前記第６のスイッチは、前記第２のスイッチと相補的にオンおよびオフが制御される、
    請求項６〜請求項９のいずれか一項に記載のチャージポンプ回路。
  11. 基準信号の位相とフィードバック信号の位相とを比較し、位相遅れ制御信号または位相進み制御信号を位相差信号として出力する位相比較器と、
    前記位相差信号を前記位相差電流に変換する請求項１〜請求項１０のいずれか一項に記載のチャージポンプ回路と、
    前記チャージポンプ回路が出力する前記位相差電流を平滑化された電圧に変換するローパスフィルターと、
    前記ローパスフィルターの出力電圧を制御電圧として、前記制御電圧に応じて周波数が変化する出力信号を出力する電圧制御発振回路と、
    前記電圧制御発振回路の出力から前記位相比較器の入力に至る信号経路上に設けられ、前記フィードバック信号を出力する分周回路と、
    を備えるＰＬＬ回路。
  12. 請求項１１に記載のＰＬＬ回路と、
    振動子を発振させ、前記ＰＬＬ回路に前記基準信号を供給する発振回路と、
    を備える発振器。
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