JP2001308653A - 増幅器 - Google Patents
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- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
Abstract
(57)【要約】
【課題】 温度特性に優れ、広い電源電圧範囲でクロス
オーバー歪みの少ない出力信号が得られる増幅器を提供
する。 【解決手段】 第２、第３の増幅器２、３の正相入力端
子に与える電圧値をそれぞれ第２のＰチャネルＭＯＳト
ランジスタＴｒ３、第２のＮチャネルＭＯＳトランジス
タＴｒ４のソースドレイン間電圧に応じたものとし、第
２、第３の増幅器２、３を介した第１の演算増幅器１の
出力信号によって電力バッファ４を構成する第１のＰチ
ャネルＭＯＳトランジスタＴｒ１、第１のＮチャネルＭ
ＯＳトランジスタＴｒ２を駆動するため、低い電源電圧
から電源電圧に依存しないアイドリング電流を得ること
ができ、広い電源電圧範囲でクロスオーバー歪みの少な
い出力信号が得られるとともに、その温度依存性を改善
することが可能となる。
オーバー歪みの少ない出力信号が得られる増幅器を提供
する。 【解決手段】 第２、第３の増幅器２、３の正相入力端
子に与える電圧値をそれぞれ第２のＰチャネルＭＯＳト
ランジスタＴｒ３、第２のＮチャネルＭＯＳトランジス
タＴｒ４のソースドレイン間電圧に応じたものとし、第
２、第３の増幅器２、３を介した第１の演算増幅器１の
出力信号によって電力バッファ４を構成する第１のＰチ
ャネルＭＯＳトランジスタＴｒ１、第１のＮチャネルＭ
ＯＳトランジスタＴｒ２を駆動するため、低い電源電圧
から電源電圧に依存しないアイドリング電流を得ること
ができ、広い電源電圧範囲でクロスオーバー歪みの少な
い出力信号が得られるとともに、その温度依存性を改善
することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、大出力電流の演算
増幅器に関するものであり、特に音響機器等に利用する
ヘッドフォン駆動用アンプ、スピーカー駆動用アンプ、
その他重負荷ドライブに適する増幅器に関するものであ
る。
増幅器に関するものであり、特に音響機器等に利用する
ヘッドフォン駆動用アンプ、スピーカー駆動用アンプ、
その他重負荷ドライブに適する増幅器に関するものであ
る。
【０００２】
【従来の技術】従来、大出力電流を得るための増幅器で
は、図１７、図１８及び図１９に示す回路構成のものが
ある。便宜上これらの図において、同一の構成要素は同
様の符号で示してある。図１７のものでは、負電源端子
ＶＳＳ（例えば、０Ｖ）にそのドレインを接続したＰチ
ャネルＭＯＳトランジスタＴｒ１と、正電源端子ＶＤＤ
（例えば、５Ｖ）にそのドレインを接続したＮチャネル
ＭＯＳトランジスタＴｒ２との互いのソースを接続して
出力端子ＯＵＴを設けて電力バッフアを構成し、演算増
幅器（以下、単にＯＰアンプと言う）1の出力端子と正
電源端子ＶＤＤとの間に正電源端子ＶＤＤ側から抵抗Ｒ
Ｎ１と定電圧回路ＶＮとを直列に接続してこれらの接続
点をＮチャネルＭＯＳトランジスタＴｒ２のゲートに接
続し、ＯＰアンプ１の出力端子と負電源端子ＶＳＳとの
間に負電源端子ＶＳＳ側から抵抗ＲＰ１と定電圧回路Ｖ
Ｐとを直列に接続してこれらの接続点をＰチャネルＭＯ
ＳトランジスタＴｒ１のゲートに接続し、図示しないが
出力端子ＯＵＴとＯＰアンプ１の負相入力端子ＶＩＮＮ
との間に帰還抵抗を接続して構成してある。また、図１
８及び図１９についても同様に帰還抵抗を設けてある。
定電圧回路ＶＰ、ＶＮは特に図示しないが公知の定電圧
回路であり、ＰチャネルＭＯＳトランジスタＴｒ１、Ｎ
チャネルＭＯＳＴｒ２に近接して配置し、これらと熱的
結合されたトランジスタ又はダイオード及び抵抗にて構
成される。これにより、ＰチャネルＭＯＳトランジスタ
Ｔｒ１、ＮチャネルＭＯＳトランジスタＴｒ２に温度補
償された所望のアイドリング電流を流し、ＯＰアンプ１
の負相入力端子ＶＩＮＮに印加される交流信号を温度変
動による歪少なく増幅する。ここで、ＰチャネルＭＯＳ
トランジスタＴｒ１、ＮチャネルＭＯＳトランジスタＴ
ｒ２は電流増幅のみを行なう。図１７の増幅器の入力信
号が無信号状態となるアイドリング時における各端子１
１、１２、１３での電圧と電源電圧との関係を図２０に
示し、図２１にＰチャネルＭＯＳトランジスタＴｒ１、
ＮチャネルＭＯＳトランジスタＴｒ２のドレイン電流、
すなわち、アイドリング電流ＩＩ１、ＩＩ２を示す。正
電源端子ＶＤＤの電圧をＶＤＤとし、負電源端子ＶＳＳ
の電圧をＶＳＳ（０Ｖ）とした。ＯＰアンプ１の正相入
力端子ＶＩＮＰは正電源端子ＶＤＤと負電源端子ＶＳＳ
との中間電位ＶＤＤ−（ＶＤＤ−ＶＳＳ）／２に固定さ
れており、アイドリング時にはＯＰアンプ１の負相入力
端子ＶＩＮＮにも中間電位が印加され、端子１１も同様
の電圧となる。
は、図１７、図１８及び図１９に示す回路構成のものが
ある。便宜上これらの図において、同一の構成要素は同
様の符号で示してある。図１７のものでは、負電源端子
ＶＳＳ（例えば、０Ｖ）にそのドレインを接続したＰチ
ャネルＭＯＳトランジスタＴｒ１と、正電源端子ＶＤＤ
（例えば、５Ｖ）にそのドレインを接続したＮチャネル
ＭＯＳトランジスタＴｒ２との互いのソースを接続して
出力端子ＯＵＴを設けて電力バッフアを構成し、演算増
幅器（以下、単にＯＰアンプと言う）1の出力端子と正
電源端子ＶＤＤとの間に正電源端子ＶＤＤ側から抵抗Ｒ
Ｎ１と定電圧回路ＶＮとを直列に接続してこれらの接続
点をＮチャネルＭＯＳトランジスタＴｒ２のゲートに接
続し、ＯＰアンプ１の出力端子と負電源端子ＶＳＳとの
間に負電源端子ＶＳＳ側から抵抗ＲＰ１と定電圧回路Ｖ
Ｐとを直列に接続してこれらの接続点をＰチャネルＭＯ
ＳトランジスタＴｒ１のゲートに接続し、図示しないが
出力端子ＯＵＴとＯＰアンプ１の負相入力端子ＶＩＮＮ
との間に帰還抵抗を接続して構成してある。また、図１
８及び図１９についても同様に帰還抵抗を設けてある。
定電圧回路ＶＰ、ＶＮは特に図示しないが公知の定電圧
回路であり、ＰチャネルＭＯＳトランジスタＴｒ１、Ｎ
チャネルＭＯＳＴｒ２に近接して配置し、これらと熱的
結合されたトランジスタ又はダイオード及び抵抗にて構
成される。これにより、ＰチャネルＭＯＳトランジスタ
Ｔｒ１、ＮチャネルＭＯＳトランジスタＴｒ２に温度補
償された所望のアイドリング電流を流し、ＯＰアンプ１
の負相入力端子ＶＩＮＮに印加される交流信号を温度変
動による歪少なく増幅する。ここで、ＰチャネルＭＯＳ
トランジスタＴｒ１、ＮチャネルＭＯＳトランジスタＴ
ｒ２は電流増幅のみを行なう。図１７の増幅器の入力信
号が無信号状態となるアイドリング時における各端子１
１、１２、１３での電圧と電源電圧との関係を図２０に
示し、図２１にＰチャネルＭＯＳトランジスタＴｒ１、
ＮチャネルＭＯＳトランジスタＴｒ２のドレイン電流、
すなわち、アイドリング電流ＩＩ１、ＩＩ２を示す。正
電源端子ＶＤＤの電圧をＶＤＤとし、負電源端子ＶＳＳ
の電圧をＶＳＳ（０Ｖ）とした。ＯＰアンプ１の正相入
力端子ＶＩＮＰは正電源端子ＶＤＤと負電源端子ＶＳＳ
との中間電位ＶＤＤ−（ＶＤＤ−ＶＳＳ）／２に固定さ
れており、アイドリング時にはＯＰアンプ１の負相入力
端子ＶＩＮＮにも中間電位が印加され、端子１１も同様
の電圧となる。
【０００３】また、図１８の増幅器は、正電源端子ＶＤ
Ｄにそのソースを接続したＰチャネルＭＯＳトランジス
タＴｒ１と、負電源端子ＶＳＳにそのソースを接続した
ＮチャネルＭＯＳトランジスタＴｒ２との互いのドレイ
ンを接続して出力端子ＯＵＴを設けて電力バッフアを構
成し、ＯＰアンプ１の出力端子と正電源端子ＶＤＤとの
間で抵抗ＲＰ１と抵抗ＲＰ２とを直列に接続し、これら
抵抗の互いの接続点をＰチャネルＭＯＳトランジスタＴ
ｒ１のゲートに接続してあり、ＯＰアンプ１の出力端子
と負電源端子ＶＳＳとの間で抵抗ＲＮ１と抵抗ＲＮ２と
を直列に接続してこれら抵抗の互いの接続点をＮチャネ
ルＭＯＳトランジスタＴｒ２のゲートに接続してなる。
ＰチャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯ
ＳトランジスタＴｒ２はそのゲートに抵抗の接続点に生
じるバイアス電圧とＯＰアンプ１の出力信号とを受け、
電流増幅及び電圧増幅を行う。図１８の増幅器のアイド
リング時における各端子２１、２２、２３での電圧と電
源電圧との関係を図２２に示し、図２３にＰチャネルＭ
ＯＳトランジスタＴｒ１、ＮチャネルＭＯＳトランジス
タＴｒ２のドレイン電流Ｉｄ１、Ｉｄ２を示す。
Ｄにそのソースを接続したＰチャネルＭＯＳトランジス
タＴｒ１と、負電源端子ＶＳＳにそのソースを接続した
ＮチャネルＭＯＳトランジスタＴｒ２との互いのドレイ
ンを接続して出力端子ＯＵＴを設けて電力バッフアを構
成し、ＯＰアンプ１の出力端子と正電源端子ＶＤＤとの
間で抵抗ＲＰ１と抵抗ＲＰ２とを直列に接続し、これら
抵抗の互いの接続点をＰチャネルＭＯＳトランジスタＴ
ｒ１のゲートに接続してあり、ＯＰアンプ１の出力端子
と負電源端子ＶＳＳとの間で抵抗ＲＮ１と抵抗ＲＮ２と
を直列に接続してこれら抵抗の互いの接続点をＮチャネ
ルＭＯＳトランジスタＴｒ２のゲートに接続してなる。
ＰチャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯ
ＳトランジスタＴｒ２はそのゲートに抵抗の接続点に生
じるバイアス電圧とＯＰアンプ１の出力信号とを受け、
電流増幅及び電圧増幅を行う。図１８の増幅器のアイド
リング時における各端子２１、２２、２３での電圧と電
源電圧との関係を図２２に示し、図２３にＰチャネルＭ
ＯＳトランジスタＴｒ１、ＮチャネルＭＯＳトランジス
タＴｒ２のドレイン電流Ｉｄ１、Ｉｄ２を示す。
【０００４】図１９の増幅器は、図１８のものにおいて
抵抗ＲＰ１、ＲＮ１を定電圧回路ＶＰ、ＶＮに置き換
え、これら定電圧回路ＶＰ、ＶＮにより、ＰチャネルＭ
ＯＳトランジスタＴｒ１、ＮチャネルＭＯＳトランジス
タＴｒ２のアイドリング電流を定め、これらトランジス
タを低インピーダンスで駆動することにより、ゲート容
量の影響を減じたものである。すなわち、図１８のもの
では低インピーダンス化のためには各抵抗の値を小さく
することとなるが、ＰチャネルＭＯＳトランジスタＴｒ
１、ＮチャネルＭＯＳトランジスタＴｒ２のドライバビ
リティを維持するためにはＯＰアンプ１への負担が大き
くなる。図３のものでは、このようなＯＰアンプ１への
負担を増大させず大出力電力を得ようとするものであ
る。
抵抗ＲＰ１、ＲＮ１を定電圧回路ＶＰ、ＶＮに置き換
え、これら定電圧回路ＶＰ、ＶＮにより、ＰチャネルＭ
ＯＳトランジスタＴｒ１、ＮチャネルＭＯＳトランジス
タＴｒ２のアイドリング電流を定め、これらトランジス
タを低インピーダンスで駆動することにより、ゲート容
量の影響を減じたものである。すなわち、図１８のもの
では低インピーダンス化のためには各抵抗の値を小さく
することとなるが、ＰチャネルＭＯＳトランジスタＴｒ
１、ＮチャネルＭＯＳトランジスタＴｒ２のドライバビ
リティを維持するためにはＯＰアンプ１への負担が大き
くなる。図３のものでは、このようなＯＰアンプ１への
負担を増大させず大出力電力を得ようとするものであ
る。
【０００５】
【発明が解決しようとする課題】図１７の増幅器では、
ＰチャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯ
ＳトランジスタＴｒ２のスレッショルド電圧（以下、単
に「Ｖｔｈ」と言う。）分だけ最大振幅が小さくなる。
言い換えれば、電源電圧を低くすることが難しい。図２
０を参照しながら述べると、アイドリング時において端
子１１、端子１２間の電圧はＮチャネルＭＯＳトランジ
スタＴｒ２のＶｔｈと一致し、端子１１、端子１３間の
電圧はＰチャネルＭＯＳトランジスタＴｒ１のＶｔｈと
一致している。最大振幅、すなわち、出力電圧の範囲
は、図２０に示される電圧ＶＤＤから電圧１２を減じた
電圧値と、電圧１３から電圧ＶＳＳを減じた電圧値の和
となる。従って電源電圧が各トランジスタのＶｔｈの和
に近いときには出力電圧の範囲は狭くなり、電圧ＶＤＤ
と電圧１２との交わり、電圧１３と電圧ＶＳＳとの交わ
る電圧値Ｖ０より小さい値の電源電圧では増幅動作が不
可能になる。
ＰチャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯ
ＳトランジスタＴｒ２のスレッショルド電圧（以下、単
に「Ｖｔｈ」と言う。）分だけ最大振幅が小さくなる。
言い換えれば、電源電圧を低くすることが難しい。図２
０を参照しながら述べると、アイドリング時において端
子１１、端子１２間の電圧はＮチャネルＭＯＳトランジ
スタＴｒ２のＶｔｈと一致し、端子１１、端子１３間の
電圧はＰチャネルＭＯＳトランジスタＴｒ１のＶｔｈと
一致している。最大振幅、すなわち、出力電圧の範囲
は、図２０に示される電圧ＶＤＤから電圧１２を減じた
電圧値と、電圧１３から電圧ＶＳＳを減じた電圧値の和
となる。従って電源電圧が各トランジスタのＶｔｈの和
に近いときには出力電圧の範囲は狭くなり、電圧ＶＤＤ
と電圧１２との交わり、電圧１３と電圧ＶＳＳとの交わ
る電圧値Ｖ０より小さい値の電源電圧では増幅動作が不
可能になる。
【０００６】また、正電源端子ＶＤＤ側へのＮチャネル
ＭＯＳトランジスタＴｒ２の接続、負電源端子ＶＳＳ側
へのＰチャネルＭＯＳトランジスタＴｒ１の接続は、デ
ィスクリート素子では可能であるが、集積化においては
同一のサブストレート上に形成し難い。このため、ディ
スクリート素子では可能であった定電圧回路ＶＰ、ＶＮ
とＰチャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭ
ＯＳトランジスタＴｒ２との熱的結合による温度補償も
不十分となる。例えば、温度変動によりあるＰチャネル
ＭＯＳトランジスタＴｒ１、ＮチャネルＭＯＳＴｒ２が
同時にオフとなるタイミングが広がって出力電圧が歪む
等の問題が生じる。
ＭＯＳトランジスタＴｒ２の接続、負電源端子ＶＳＳ側
へのＰチャネルＭＯＳトランジスタＴｒ１の接続は、デ
ィスクリート素子では可能であるが、集積化においては
同一のサブストレート上に形成し難い。このため、ディ
スクリート素子では可能であった定電圧回路ＶＰ、ＶＮ
とＰチャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭ
ＯＳトランジスタＴｒ２との熱的結合による温度補償も
不十分となる。例えば、温度変動によりあるＰチャネル
ＭＯＳトランジスタＴｒ１、ＮチャネルＭＯＳＴｒ２が
同時にオフとなるタイミングが広がって出力電圧が歪む
等の問題が生じる。
【０００７】図１８の増幅器では、ＯＰアンプ１の出力
端子と正電源端子ＶＤＤとの間及び負電源端子ＶＳＳと
の間に抵抗が接続されているためＰチャネルＭＯＳトラ
ンジスタＴｒ１、ＮチャネルＭＯＳトランジスタＴｒ２
のドライバビリティが犠牲となっている。また、Ｐチャ
ネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯＳトラ
ンジスタＴｒ２のゲートの低インピーダンス駆動を行な
おうとすると、ＯＰアンプ１に負担がかかり、ＯＰアン
プ１の負担を軽減しようとすると、ゲート容量と抵抗と
によって形成されるＲＣ回路が低域濾波作用を起こし、
高周波特性が悪化する。さらに、図２３に示すようにド
レイン電流Ｉｄ１、Ｉｄ２によりそれぞれの所望のアイ
ドリング電流ＩＩ１、ＩＩ２を得るには、電源電圧も限
定される。さらに、ＰチャネルＭＯＳトランジスタＴｒ
１、ＮチャネルＭＯＳトランジスタＴｒ２の温度補償も
難しい。
端子と正電源端子ＶＤＤとの間及び負電源端子ＶＳＳと
の間に抵抗が接続されているためＰチャネルＭＯＳトラ
ンジスタＴｒ１、ＮチャネルＭＯＳトランジスタＴｒ２
のドライバビリティが犠牲となっている。また、Ｐチャ
ネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯＳトラ
ンジスタＴｒ２のゲートの低インピーダンス駆動を行な
おうとすると、ＯＰアンプ１に負担がかかり、ＯＰアン
プ１の負担を軽減しようとすると、ゲート容量と抵抗と
によって形成されるＲＣ回路が低域濾波作用を起こし、
高周波特性が悪化する。さらに、図２３に示すようにド
レイン電流Ｉｄ１、Ｉｄ２によりそれぞれの所望のアイ
ドリング電流ＩＩ１、ＩＩ２を得るには、電源電圧も限
定される。さらに、ＰチャネルＭＯＳトランジスタＴｒ
１、ＮチャネルＭＯＳトランジスタＴｒ２の温度補償も
難しい。
【０００８】図１９の増幅器も図１８のものと同様に電
源電圧が限定されるという問題点を有している。加えて
トランジスタ構成の定電圧回路を設けてあるため、Ｐチ
ャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯＳト
ランジスタＴｒ２の温度依存性に定電圧回路を構成する
トランジスタのそれが加わり、温度依存性はさらに依存
する方向に働く。
源電圧が限定されるという問題点を有している。加えて
トランジスタ構成の定電圧回路を設けてあるため、Ｐチ
ャネルＭＯＳトランジスタＴｒ１、ＮチャネルＭＯＳト
ランジスタＴｒ２の温度依存性に定電圧回路を構成する
トランジスタのそれが加わり、温度依存性はさらに依存
する方向に働く。
【０００９】そこで、本発明では、増幅器において電力
バッファを構成する各トランジスタのアイドリング電流
の電源電圧依存性を抑え、低電源電圧化を進めるととも
に、各トランジスタの温度依存性の改善、各トランジス
タの駆動用の信号の低インピーダンス化を進めて周波数
特性の改善を目指すことを目的とする。
バッファを構成する各トランジスタのアイドリング電流
の電源電圧依存性を抑え、低電源電圧化を進めるととも
に、各トランジスタの温度依存性の改善、各トランジス
タの駆動用の信号の低インピーダンス化を進めて周波数
特性の改善を目指すことを目的とする。
【００１０】
【課題を解決するための手段】本発明では、正電源側に
第１のＰチャネルＭＯＳトランジスタ、負電源側に第１
のＮチャネルＭＯＳトランジスタを配置し、これらのド
レインを互いに接続して電力バッファを構成し、電力バ
ッファの出力端子に入力信号を受ける第１の演算増幅器
の負相入力端子を接続し、第１の演算増幅器の出力信号
をその負相入力端子に受ける第２の演算増幅器により出
力信号を発生し、この出力信号を第１のＰチャネルＭＯ
Ｓトランジスタのゲートに印加し、第１の演算増幅器の
出力信号をその負相入力端子に受ける第３の演算増幅器
により出力信号を生し、この出力信号により第１のＮチ
ャネルＭＯＳトランジスタのゲートに印加する。第２、
第３の増幅器の正相入力端子に与える電圧値をそれぞれ
第１のＰチャネルＭＯＳトランジスタと同様の温度特性
の第２のＰチャネルＭＯＳトランジスタ、第１のＮチャ
ネルＭＯＳトランジスタと同様の温度特性の第２のＮチ
ャネルＭＯＳトランジスタのソースドレイン間電圧に応
じたものとし、第２、第３の増幅器からは第１のＰチャ
ネルＭＯＳトランジスタのソースの電位から前記第２の
ＰチャネルＭＯＳトランジスタのソースドレイン間電圧
相当分降下した電位を電位中心とする電圧波形の出力信
号、前記第１のＮチャネルＭＯＳトランジスタのソース
の電位から前記第２のＮチャネルＭＯＳトランジスタの
ソースドレイン間電圧相当分高い電位を電位中心とする
電圧波形の出力信号が発生し、これらによって電力バッ
ファを駆動するため、電源電圧に依存しないアイドリン
グ電流を得ることができる。ひいては、低電源電圧化が
可能となる。
第１のＰチャネルＭＯＳトランジスタ、負電源側に第１
のＮチャネルＭＯＳトランジスタを配置し、これらのド
レインを互いに接続して電力バッファを構成し、電力バ
ッファの出力端子に入力信号を受ける第１の演算増幅器
の負相入力端子を接続し、第１の演算増幅器の出力信号
をその負相入力端子に受ける第２の演算増幅器により出
力信号を発生し、この出力信号を第１のＰチャネルＭＯ
Ｓトランジスタのゲートに印加し、第１の演算増幅器の
出力信号をその負相入力端子に受ける第３の演算増幅器
により出力信号を生し、この出力信号により第１のＮチ
ャネルＭＯＳトランジスタのゲートに印加する。第２、
第３の増幅器の正相入力端子に与える電圧値をそれぞれ
第１のＰチャネルＭＯＳトランジスタと同様の温度特性
の第２のＰチャネルＭＯＳトランジスタ、第１のＮチャ
ネルＭＯＳトランジスタと同様の温度特性の第２のＮチ
ャネルＭＯＳトランジスタのソースドレイン間電圧に応
じたものとし、第２、第３の増幅器からは第１のＰチャ
ネルＭＯＳトランジスタのソースの電位から前記第２の
ＰチャネルＭＯＳトランジスタのソースドレイン間電圧
相当分降下した電位を電位中心とする電圧波形の出力信
号、前記第１のＮチャネルＭＯＳトランジスタのソース
の電位から前記第２のＮチャネルＭＯＳトランジスタの
ソースドレイン間電圧相当分高い電位を電位中心とする
電圧波形の出力信号が発生し、これらによって電力バッ
ファを駆動するため、電源電圧に依存しないアイドリン
グ電流を得ることができる。ひいては、低電源電圧化が
可能となる。
【００１１】また、第１のＰチャネルＭＯＳトランジス
タ、第２のＮチャネルＭＯＳトランジスタの温度変動を
相殺し、増幅器の温度依存性を改善する。
タ、第２のＮチャネルＭＯＳトランジスタの温度変動を
相殺し、増幅器の温度依存性を改善する。
【００１２】さらに、電力バッファを構成するトランジ
スタのゲートはソースからみて高いインピーダンスに保
持したまま等価的に低インピーダンスでの駆動を可能と
し、周波数特性を向上させる。
スタのゲートはソースからみて高いインピーダンスに保
持したまま等価的に低インピーダンスでの駆動を可能と
し、周波数特性を向上させる。
【００１３】
【発明の実施の形態】本発明の増幅器は、入力信号を受
ける第１の演算増幅器と、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとの互
いのドレインを接続して当該接続点に出力端子を設けた
電力バッファと、前記第１のＰチャネルＭＯＳトランジ
スタと同様の温度特性の第２のＰチャネルＭＯＳトラン
ジスタと、前記第１のＮチャネルＭＯＳトランジスタと
同様の温度特性の第２のＮチャネルＭＯＳトランジスタ
と、前記第２のＰチャネルＭＯＳトランジスタのソース
ドレイン間電圧に基づく電圧をその正相入力端子に受
け、負相入力に前記第１の演算増幅器の出力信号を受
け、前記第１のＰチャネルＭＯＳトランジスタのソース
の電位から前記第２のＰチャネルＭＯＳトランジスタの
ソースドレイン間電圧相当分降下した電位をその電圧波
形の電位中心とする出力信号を発生し、当該出力信号に
より前記第１のＰチャネルＭＯＳトランジスタを駆動す
る第２の演算増幅器と、前記第２のＮチャネルＭＯＳト
ランジスタのソースドレイン間電圧に基づく電圧をその
正相入力端子に受け、負相入力に前記第１の演算増幅器
の出力信号を受け、前記第１のＮチャネルＭＯＳトラン
ジスタのソースの電位から前記第２のＮチャネルＭＯＳ
トランジスタのソースドレイン間電圧相当分高い電位を
その電圧波形の電位中心とする出力信号を発生し、当該
出力信号により前記第１のＮチャネルＭＯＳトランジス
タを駆動する第３の演算増幅器とを備える。
ける第１の演算増幅器と、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとの互
いのドレインを接続して当該接続点に出力端子を設けた
電力バッファと、前記第１のＰチャネルＭＯＳトランジ
スタと同様の温度特性の第２のＰチャネルＭＯＳトラン
ジスタと、前記第１のＮチャネルＭＯＳトランジスタと
同様の温度特性の第２のＮチャネルＭＯＳトランジスタ
と、前記第２のＰチャネルＭＯＳトランジスタのソース
ドレイン間電圧に基づく電圧をその正相入力端子に受
け、負相入力に前記第１の演算増幅器の出力信号を受
け、前記第１のＰチャネルＭＯＳトランジスタのソース
の電位から前記第２のＰチャネルＭＯＳトランジスタの
ソースドレイン間電圧相当分降下した電位をその電圧波
形の電位中心とする出力信号を発生し、当該出力信号に
より前記第１のＰチャネルＭＯＳトランジスタを駆動す
る第２の演算増幅器と、前記第２のＮチャネルＭＯＳト
ランジスタのソースドレイン間電圧に基づく電圧をその
正相入力端子に受け、負相入力に前記第１の演算増幅器
の出力信号を受け、前記第１のＮチャネルＭＯＳトラン
ジスタのソースの電位から前記第２のＮチャネルＭＯＳ
トランジスタのソースドレイン間電圧相当分高い電位を
その電圧波形の電位中心とする出力信号を発生し、当該
出力信号により前記第１のＮチャネルＭＯＳトランジス
タを駆動する第３の演算増幅器とを備える。
【００１４】また、本発明の増幅器は、入力信号を受け
る第１の演算増幅器と、第１の電位の第１の電源端子に
第１のＰチャネルＭＯＳトランジスタのソースを接続
し、第１の電位より低い電位の第２の電源端子に第１の
ＮチャネルＭＯＳトランジスタのソースを接続し、前記
第１のＰチャネルＭＯＳトランジスタと前記第１のＮチ
ャネルＭＯＳトランジスタとの互いのドレインを接続し
て当該接続点に出力端子を設けた電力バッファと、前記
第１の電源端子にそのソースを接続し、そのドレインを
第１の抵抗を介して第２の電源端子に接続し、そのゲー
トとドレインとを接続した第２のＰチャネルＭＯＳトラ
ンジスタと、前記第２の電源端子にそのソースを接続
し、そのドレインを第２の抵抗を介して第１の電源端子
に接続し、そのゲートとドレインとを接続した第２のＮ
チャネルＭＯＳトランジスタと、前記第１の電位と前記
第２の電位との間の特定電位の端子と前記第２のＰチャ
ネルトランジスタのドレインとの間を抵抗分割して得ら
れた電圧をその正相入力端子に受け、前記第１の演算増
幅器の出力信号をその負相入力端子に受け、その出力信
号により上記第１のＰチャネルＭＯＳトランジスタを駆
動する第２の演算増幅器と、前記特定電位の端子と前記
第２のＮチャネルトランジスタのドレインとの間から抵
抗分割して得られた電圧をその正相入力端子に受け、前
記第１の演算増幅器の出力信号をその負相入力端子に受
け、その出力信号により前記第１のＮチャネルＭＯＳト
ランジスタを駆動する第２の演算増幅器とを備えること
も好ましい。
る第１の演算増幅器と、第１の電位の第１の電源端子に
第１のＰチャネルＭＯＳトランジスタのソースを接続
し、第１の電位より低い電位の第２の電源端子に第１の
ＮチャネルＭＯＳトランジスタのソースを接続し、前記
第１のＰチャネルＭＯＳトランジスタと前記第１のＮチ
ャネルＭＯＳトランジスタとの互いのドレインを接続し
て当該接続点に出力端子を設けた電力バッファと、前記
第１の電源端子にそのソースを接続し、そのドレインを
第１の抵抗を介して第２の電源端子に接続し、そのゲー
トとドレインとを接続した第２のＰチャネルＭＯＳトラ
ンジスタと、前記第２の電源端子にそのソースを接続
し、そのドレインを第２の抵抗を介して第１の電源端子
に接続し、そのゲートとドレインとを接続した第２のＮ
チャネルＭＯＳトランジスタと、前記第１の電位と前記
第２の電位との間の特定電位の端子と前記第２のＰチャ
ネルトランジスタのドレインとの間を抵抗分割して得ら
れた電圧をその正相入力端子に受け、前記第１の演算増
幅器の出力信号をその負相入力端子に受け、その出力信
号により上記第１のＰチャネルＭＯＳトランジスタを駆
動する第２の演算増幅器と、前記特定電位の端子と前記
第２のＮチャネルトランジスタのドレインとの間から抵
抗分割して得られた電圧をその正相入力端子に受け、前
記第１の演算増幅器の出力信号をその負相入力端子に受
け、その出力信号により前記第１のＮチャネルＭＯＳト
ランジスタを駆動する第２の演算増幅器とを備えること
も好ましい。
【００１５】前記第１の演算増幅器の負相入力端子と前
記電力バッフアの出力端子間との間に帰還抵抗を有する
ことも好ましい。
記電力バッフアの出力端子間との間に帰還抵抗を有する
ことも好ましい。
【００１６】前記第２の演算増幅回路及び前記第３の演
算増幅回路はユニティゲインであることも好ましい。
算増幅回路はユニティゲインであることも好ましい。
【００１７】前記特定電位は第１の電位と前記第２の電
位との間の中間電位であり、当該特定電位の端子と前記
第２のＰチャネルＭＯＳトランジスタのドレインとの間
に接続された一対の抵抗の互いの接続点に生じる電圧を
前記第２の増幅器の正相入力端子に与え、特定電位の端
子と前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンとの間に接続された一対の抵抗の互いの接続点に生じ
る電圧を前記第３の増幅器の正相入力端子に与えること
も好ましい。
位との間の中間電位であり、当該特定電位の端子と前記
第２のＰチャネルＭＯＳトランジスタのドレインとの間
に接続された一対の抵抗の互いの接続点に生じる電圧を
前記第２の増幅器の正相入力端子に与え、特定電位の端
子と前記第２のＮチャネルＭＯＳトランジスタのドレイ
ンとの間に接続された一対の抵抗の互いの接続点に生じ
る電圧を前記第３の増幅器の正相入力端子に与えること
も好ましい。
【００１８】前記第１のＰチャネルＭＯＳトランジス
タ、前記第２のＰチャネルＭＯＳトランジスタ、前記第
１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチ
ャネルＭＯＳトランジスタが同一基板上に形成されてい
ることも好ましい。
タ、前記第２のＰチャネルＭＯＳトランジスタ、前記第
１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチ
ャネルＭＯＳトランジスタが同一基板上に形成されてい
ることも好ましい。
【００１９】
【実施例】次に本発明の演算増幅器の詳細について図１
に示す第一実施例にそって説明する。まず、本例の構成
について説明する。同図において第１、第２、第３の演
算増幅器（以下、ＯＰアンプと言う。）１、２、３は公
知の演算増幅器であり、それぞれＰチャネルＭＯＳトラ
ンジスタｔｒ１〜ｔｒ６、ＮチャネルＭＯＳトランジス
タｔｒ7〜ｔｒ９より構成され、ＰチャンネルＭＯＳト
ランジスタｔｒ１を負相入力端子とし、ＰチャネルＭＯ
Ｓトランジスタｔｒ２を正相入力端子とし、Ｐチャネル
ＭＯＳトランジスタｔｒ６、ＮチャネルＭＯＳトランジ
スタｔｒ９との接続点を出力端子としている。ＯＰアン
プ１は、その正相入力端子ＶＩＮＰを正電源端子ＶＤ
Ｄ、負電源端子ＶＳＳ間の中間電位にバイアスされ、そ
の負相入力端子ＶＩＮＮに入力信号を受ける。ＯＰアン
プ２は、その負相入力端子にＯＰアンプ１の出力を受
け、正相入力端子に後述するブリッジ回路により生成さ
れるバイアス電圧を受ける。ＯＰアンプ３は、その負相
入力端子にＯＰアンプ１の出力を受け、正相入力端子に
後述するブリッジ回路により生成されるバイアス電圧を
受ける。これらＯＰアンプ２、３は抵抗Ｒ１、帰還抵抗
Ｒ２によりユニティゲインとなるように設定される。
に示す第一実施例にそって説明する。まず、本例の構成
について説明する。同図において第１、第２、第３の演
算増幅器（以下、ＯＰアンプと言う。）１、２、３は公
知の演算増幅器であり、それぞれＰチャネルＭＯＳトラ
ンジスタｔｒ１〜ｔｒ６、ＮチャネルＭＯＳトランジス
タｔｒ7〜ｔｒ９より構成され、ＰチャンネルＭＯＳト
ランジスタｔｒ１を負相入力端子とし、ＰチャネルＭＯ
Ｓトランジスタｔｒ２を正相入力端子とし、Ｐチャネル
ＭＯＳトランジスタｔｒ６、ＮチャネルＭＯＳトランジ
スタｔｒ９との接続点を出力端子としている。ＯＰアン
プ１は、その正相入力端子ＶＩＮＰを正電源端子ＶＤ
Ｄ、負電源端子ＶＳＳ間の中間電位にバイアスされ、そ
の負相入力端子ＶＩＮＮに入力信号を受ける。ＯＰアン
プ２は、その負相入力端子にＯＰアンプ１の出力を受
け、正相入力端子に後述するブリッジ回路により生成さ
れるバイアス電圧を受ける。ＯＰアンプ３は、その負相
入力端子にＯＰアンプ１の出力を受け、正相入力端子に
後述するブリッジ回路により生成されるバイアス電圧を
受ける。これらＯＰアンプ２、３は抵抗Ｒ１、帰還抵抗
Ｒ２によりユニティゲインとなるように設定される。
【００２０】第1のＰチャネルＭＯＳトランジスタＴｒ
１と第1のＮチャネルＭＯＳトランジスタＴｒ２とを正
電源端子ＶＤＤ、負電源端子ＶＳＳ間でこの順に直列に
接続し、互いのドレイン同士を接続してなる接続点に出
力端子ＯＵＴを設けて電力バッファ４を構成する。これ
ら、第１のＰチャネルＭＯＳトランジスタＴｒ１及び第
1のＮチャネルＭＯＳトランジスタＴｒ２はＯＰアンプ
１〜３を構成するＭＯＳトランジスタに比べてそのサイ
ズを大きくし、ヘッドフォンやスピーカーなどの数Ωか
ら数十Ωといった負荷を十全に駆動する大電力出力を可
能としてある。
１と第1のＮチャネルＭＯＳトランジスタＴｒ２とを正
電源端子ＶＤＤ、負電源端子ＶＳＳ間でこの順に直列に
接続し、互いのドレイン同士を接続してなる接続点に出
力端子ＯＵＴを設けて電力バッファ４を構成する。これ
ら、第１のＰチャネルＭＯＳトランジスタＴｒ１及び第
1のＮチャネルＭＯＳトランジスタＴｒ２はＯＰアンプ
１〜３を構成するＭＯＳトランジスタに比べてそのサイ
ズを大きくし、ヘッドフォンやスピーカーなどの数Ωか
ら数十Ωといった負荷を十全に駆動する大電力出力を可
能としてある。
【００２１】第1のＰチャネルＭＯＳトランジスタＴｒ
１のゲートはＯＰアンプ２の出力を受け、第1のＮチャ
ネルＭＯＳトランジスタＴｒ２のゲートはＯＰアンプ３
の出力を受ける。出力端子ＯＵＴはＯＰアンプ１の負相
入力端子に帰還抵抗を介して接続されている。
１のゲートはＯＰアンプ２の出力を受け、第1のＮチャ
ネルＭＯＳトランジスタＴｒ２のゲートはＯＰアンプ３
の出力を受ける。出力端子ＯＵＴはＯＰアンプ１の負相
入力端子に帰還抵抗を介して接続されている。
【００２２】ブリッジ回路５は、抵抗Ｒ１Ｂ〜Ｒ５Ｂ、
第２のＰチャネルＭＯＳトランジスタＴｒ３から構成さ
れる。正電源端子ＶＤＤ、負電源端子ＶＳＳとの間に抵
抗Ｒ２Ｂ、Ｒ３Ｂを直列に接続してこれら抵抗Ｒ２Ｂ、
Ｒ３Ｂの接続点の電位を正電源端子ＶＤＤ、負電源端子
ＶＳＳ間の中間電位としてある。正電源端子ＶＤＤ、負
電源端子ＶＳＳとの間にＰチャネルＭＯＳトランジスタ
Ｔｒ３と抵抗Ｒ１Ｂとをこの順に直列に接続してある。
ＰチャネルＭＯＳトランジスタＴｒ３と抵抗Ｒ１Ｂとの
接続点と、抵抗Ｒ２Ｂと抵抗Ｒ３Ｂとの接続点とを抵抗
Ｒ４Ｂ、Ｒ５Ｂを介して接続してなり、抵抗Ｒ４Ｂと抵
抗Ｒ５Ｂとの接続点をＯＰアンプ２の正相入力端子に接
続してあり、この接続点に生ずる電圧をバイアス電圧と
してＯＰアンプ２に与える。
第２のＰチャネルＭＯＳトランジスタＴｒ３から構成さ
れる。正電源端子ＶＤＤ、負電源端子ＶＳＳとの間に抵
抗Ｒ２Ｂ、Ｒ３Ｂを直列に接続してこれら抵抗Ｒ２Ｂ、
Ｒ３Ｂの接続点の電位を正電源端子ＶＤＤ、負電源端子
ＶＳＳ間の中間電位としてある。正電源端子ＶＤＤ、負
電源端子ＶＳＳとの間にＰチャネルＭＯＳトランジスタ
Ｔｒ３と抵抗Ｒ１Ｂとをこの順に直列に接続してある。
ＰチャネルＭＯＳトランジスタＴｒ３と抵抗Ｒ１Ｂとの
接続点と、抵抗Ｒ２Ｂと抵抗Ｒ３Ｂとの接続点とを抵抗
Ｒ４Ｂ、Ｒ５Ｂを介して接続してなり、抵抗Ｒ４Ｂと抵
抗Ｒ５Ｂとの接続点をＯＰアンプ２の正相入力端子に接
続してあり、この接続点に生ずる電圧をバイアス電圧と
してＯＰアンプ２に与える。
【００２３】ブリッジ回路６は、抵抗Ｒ１Ｃ〜Ｒ５Ｃ、
第２のＮチャネルＭＯＳトランジスタＴｒ３から構成さ
れる。正電源端子ＶＤＤ、負電源端子ＶＳＳとの間に抵
抗Ｒ２Ｃ、Ｒ３Ｃを直列に接続してある。正電源端子Ｖ
ＤＤ、負電源端子ＶＳＳとの間に抵抗Ｒ１ＣとＮチャネ
ルＭＯＳトランジスタＴｒ４とをこの順に直列に接続し
てある。ＮチャネルＭＯＳトランジスタＴｒ４と抵抗Ｒ
１Ｃとの接続点と、抵抗Ｒ２Ｃと抵抗Ｒ３Ｃとの接続点
とを抵抗Ｒ４Ｃ、Ｒ５Ｃを介して接続してなり、抵抗Ｒ
４Ｃと抵抗Ｒ５Ｃとの接続点をＯＰアンプ３の正相入力
端子に接続してあり、この接続点に生ずる電圧をバイア
ス電圧としてＯＰアンプ３に与える。
第２のＮチャネルＭＯＳトランジスタＴｒ３から構成さ
れる。正電源端子ＶＤＤ、負電源端子ＶＳＳとの間に抵
抗Ｒ２Ｃ、Ｒ３Ｃを直列に接続してある。正電源端子Ｖ
ＤＤ、負電源端子ＶＳＳとの間に抵抗Ｒ１ＣとＮチャネ
ルＭＯＳトランジスタＴｒ４とをこの順に直列に接続し
てある。ＮチャネルＭＯＳトランジスタＴｒ４と抵抗Ｒ
１Ｃとの接続点と、抵抗Ｒ２Ｃと抵抗Ｒ３Ｃとの接続点
とを抵抗Ｒ４Ｃ、Ｒ５Ｃを介して接続してなり、抵抗Ｒ
４Ｃと抵抗Ｒ５Ｃとの接続点をＯＰアンプ３の正相入力
端子に接続してあり、この接続点に生ずる電圧をバイア
ス電圧としてＯＰアンプ３に与える。
【００２４】なお、バイアス回路７はＰチャネルＭＯＳ
トランジスタｔｒ１０〜ｔｒ１２、ＮチャネルＭＯＳト
ランジスタｔｒ１３、ｔｒ１４から構成され、ＯＰアン
プ1〜３のＰチャネルＭＯＳトランジスタｔｒ３、ｔｒ
４のゲートにバイアス電圧を与えてこれらを動作状態と
する。
トランジスタｔｒ１０〜ｔｒ１２、ＮチャネルＭＯＳト
ランジスタｔｒ１３、ｔｒ１４から構成され、ＯＰアン
プ1〜３のＰチャネルＭＯＳトランジスタｔｒ３、ｔｒ
４のゲートにバイアス電圧を与えてこれらを動作状態と
する。
【００２５】次に本発明の動作について図１を参照する
とともに、同図の各端子における電圧、電流波形を図示
しながら説明する。まず、入力信号が無信号状態である
とし、各端子の電圧と電源電圧との関係を図２に示し、
同図を参照しながら述べる。同図において縦軸は各端子
の電圧、横軸は電源電圧である。ここでは負電源端子Ｖ
ＳＳを０Ｖとしてこれを基準として、正電源端子ＶDDの
電圧に対する各端子の電圧が示される。
とともに、同図の各端子における電圧、電流波形を図示
しながら説明する。まず、入力信号が無信号状態である
とし、各端子の電圧と電源電圧との関係を図２に示し、
同図を参照しながら述べる。同図において縦軸は各端子
の電圧、横軸は電源電圧である。ここでは負電源端子Ｖ
ＳＳを０Ｖとしてこれを基準として、正電源端子ＶDDの
電圧に対する各端子の電圧が示される。
【００２６】ブリッジ回路５では、第２のＰチャネルＭ
ＯＳトランジスタＴｒ３はゲート、ドレイン間を接続し
ており、そのドレインの電圧は同図のＴｒ３の特性を示
す。正電源端子ＶＤＤ、負電源端子ＶＳＳ間の電圧を抵
抗Ｒ２Ｂ、Ｒ３Ｂにより分圧し、抵抗Ｒ２Ｂ、Ｒ３Ｂの
接続点を正電源端子ＶＤＤ、負電源端子ＶＳＳ間の中間
電位としてある。中間電位は図２のＶＤＤ−（ＶＤＤ−
ＶＳＳ）／２の特性を示す。同図に示すように入力信号
の無信号状態では、ＯＰアンプ１の出力端子７１、負相
入力端子ＶＩＮＮ、正相入力端子ＶＩＮＰの電圧も正電
源端子ＶＤＤ、負電源端子ＶＳＳ間の中間電位となる。
さらに、第２のＰチャネルＭＯＳトランジスタＴｒ３と
抵抗Ｒ１Ｂとの接続点の電位と中間電位との間の電圧が
抵抗Ｒ４Ｂ、抵抗Ｒ５Ｂで分圧され、接続点７５に図２
の７５に示す特性の電圧が発生する。
ＯＳトランジスタＴｒ３はゲート、ドレイン間を接続し
ており、そのドレインの電圧は同図のＴｒ３の特性を示
す。正電源端子ＶＤＤ、負電源端子ＶＳＳ間の電圧を抵
抗Ｒ２Ｂ、Ｒ３Ｂにより分圧し、抵抗Ｒ２Ｂ、Ｒ３Ｂの
接続点を正電源端子ＶＤＤ、負電源端子ＶＳＳ間の中間
電位としてある。中間電位は図２のＶＤＤ−（ＶＤＤ−
ＶＳＳ）／２の特性を示す。同図に示すように入力信号
の無信号状態では、ＯＰアンプ１の出力端子７１、負相
入力端子ＶＩＮＮ、正相入力端子ＶＩＮＰの電圧も正電
源端子ＶＤＤ、負電源端子ＶＳＳ間の中間電位となる。
さらに、第２のＰチャネルＭＯＳトランジスタＴｒ３と
抵抗Ｒ１Ｂとの接続点の電位と中間電位との間の電圧が
抵抗Ｒ４Ｂ、抵抗Ｒ５Ｂで分圧され、接続点７５に図２
の７５に示す特性の電圧が発生する。
【００２７】同様にブリッジ回路６では、第２のＮチャ
ネルＭＯＳトランジスタＴｒ４はゲート、ドレイン間を
接続しており、そのドレインの電圧は図３のＴｒ４の特
性を示す。抵抗Ｒ２Ｃ、Ｒ３Ｃの接続点は電源端子ＶＤ
Ｄ、負電源端子ＶＳＳ間の中間電位としてある。第２の
ＮチャネルＭＯＳトランジスタＴｒ４と抵抗Ｒ１Ｃとの
接続点の電位と中間電位との間の電圧が抵抗Ｒ４Ｃ、抵
抗Ｒ５Ｃで分圧され、接続点７６に図３の７６に示す特
性の電圧が発生する。
ネルＭＯＳトランジスタＴｒ４はゲート、ドレイン間を
接続しており、そのドレインの電圧は図３のＴｒ４の特
性を示す。抵抗Ｒ２Ｃ、Ｒ３Ｃの接続点は電源端子ＶＤ
Ｄ、負電源端子ＶＳＳ間の中間電位としてある。第２の
ＮチャネルＭＯＳトランジスタＴｒ４と抵抗Ｒ１Ｃとの
接続点の電位と中間電位との間の電圧が抵抗Ｒ４Ｃ、抵
抗Ｒ５Ｃで分圧され、接続点７６に図３の７６に示す特
性の電圧が発生する。
【００２８】ＯＰアンプ２の正相入力端子に接続点７５
の電圧を与え、負相入力端子にＯＰアンプ１の出力端子
７１の電圧を与えることにより、ＯＰアンプ２の出力端
子７２には図２の７２に示すように第２のＰチャネルＭ
ＯＳトランジスタＴｒ３のドレインの電圧とほぼ同じ電
圧が発生する。これを第１のＰチャネルＭＯＳトランジ
スタＴｒ１のゲートに印加し、電源端子ＶＤＤを基準と
したバイアス電圧ＶＢ1とする。
の電圧を与え、負相入力端子にＯＰアンプ１の出力端子
７１の電圧を与えることにより、ＯＰアンプ２の出力端
子７２には図２の７２に示すように第２のＰチャネルＭ
ＯＳトランジスタＴｒ３のドレインの電圧とほぼ同じ電
圧が発生する。これを第１のＰチャネルＭＯＳトランジ
スタＴｒ１のゲートに印加し、電源端子ＶＤＤを基準と
したバイアス電圧ＶＢ1とする。
【００２９】同様にＯＰアンプ３の正相入力端子に接続
点７６の電圧を与え、負相入力端子にＯＰアンプ１の出
力端子７１の電圧を与えることにより、ＯＰアンプ３の
出力端子７３には図３の７３に示すように第２のＮチャ
ネルＭＯＳトランジスタＴｒ４のドレインの電圧とほぼ
同じ電圧が発生する。これを第１のＮチャネルＭＯＳト
ランジスタＴｒ２のゲートに印加し、電源端子ＶＳＳを
基準としたバイアス電圧ＶＢ２とする。
点７６の電圧を与え、負相入力端子にＯＰアンプ１の出
力端子７１の電圧を与えることにより、ＯＰアンプ３の
出力端子７３には図３の７３に示すように第２のＮチャ
ネルＭＯＳトランジスタＴｒ４のドレインの電圧とほぼ
同じ電圧が発生する。これを第１のＮチャネルＭＯＳト
ランジスタＴｒ２のゲートに印加し、電源端子ＶＳＳを
基準としたバイアス電圧ＶＢ２とする。
【００３０】図２の７２、図３の７３に示されるように
これらのバイアス電圧ＶＢ1、ＶＢ２は電源電圧によら
ず一定であり、さらに、第２のＰチャネルＭＯＳトラン
ジスタＴｒ３、第２のＮチャネルＭＯＳトランジスタＴ
ｒ４のＶｔｈ付近の低い電源電圧から発生できる。これ
により、図４に示すように低い電源電圧ＶＢ３（図２、
図３にも示す。）から電源電圧によらず一定のアイドリ
ング電流ＩＩ１、ＩＩ２をそれぞれ第１のＰチャネルＭ
ＯＳトランジスタＴｒ１、第１のＮチャネルＭＯＳトラ
ンジスタＴｒ２に流すことができる。アイドリング電流
ＩＩ１、ＩＩ２はそれぞれのＭＯＳトランジスタのソー
スからドレインへの向きを正としてある。
これらのバイアス電圧ＶＢ1、ＶＢ２は電源電圧によら
ず一定であり、さらに、第２のＰチャネルＭＯＳトラン
ジスタＴｒ３、第２のＮチャネルＭＯＳトランジスタＴ
ｒ４のＶｔｈ付近の低い電源電圧から発生できる。これ
により、図４に示すように低い電源電圧ＶＢ３（図２、
図３にも示す。）から電源電圧によらず一定のアイドリ
ング電流ＩＩ１、ＩＩ２をそれぞれ第１のＰチャネルＭ
ＯＳトランジスタＴｒ１、第１のＮチャネルＭＯＳトラ
ンジスタＴｒ２に流すことができる。アイドリング電流
ＩＩ１、ＩＩ２はそれぞれのＭＯＳトランジスタのソー
スからドレインへの向きを正としてある。
【００３１】特定の電源電圧における無信号状態の各端
子の電圧波形は図５に示すようになる。同図において、
７４は端子７４、すなわち、出力端子ＯＵＴの電圧を示
し、この電圧値も端子７１と等しい値となる。このと
き、各端子の電流波形は図６に示すようになる。端子７
４から、この端子に接続されたヘッドフォン等の負荷
（図示せず。）へ、負荷から中間電位へと流れる電流Ｉ
７４の値はアイドリング電流ＩＩ１とアイドリング電流
ＩＩ２の合成により０ｍＡとなっている。
子の電圧波形は図５に示すようになる。同図において、
７４は端子７４、すなわち、出力端子ＯＵＴの電圧を示
し、この電圧値も端子７１と等しい値となる。このと
き、各端子の電流波形は図６に示すようになる。端子７
４から、この端子に接続されたヘッドフォン等の負荷
（図示せず。）へ、負荷から中間電位へと流れる電流Ｉ
７４の値はアイドリング電流ＩＩ１とアイドリング電流
ＩＩ２の合成により０ｍＡとなっている。
【００３２】特定の電源電圧において、図７に示す電圧
波形の入力信号がＯＰアンプ１の負相入力端子ＶＩＮＮ
に与えられると、負荷が軽い場合には各端子の電圧波形
は図８に示すようになり、電流波形は図９に示すように
なる。図８において端子７２の電圧は図５に示す端子７
２の電位を中心にＯＰアンプ１の出力信号が反転して振
れ、同様に端子７３の電圧は図５に示す端子７３の電圧
を中心にＯＰアンプ１の出力信号が反転して振れる。こ
れにより、図９に示すようにドレイン電流ＩＤ１、ＩＤ
２、電流Ｉ７４が得られる。また、負荷が重い場合には
各端子の電圧波形は図１０に示すようになり、ドレイン
電流ＩＤ１、ＩＤ２はそれぞれ図１１、１２に示すよう
になり、出力電流Ｉ７４は図１３に示すようになる。ま
た、図１１〜１３のタイミングａ、ｂ及びｃでの拡大図
を図１４に示してある。同図からも分かるようにドレイ
ン電流ＩＤ１、ＩＤ２が同時に途絶えることがなく、ク
ロスオーバー歪の少ない電圧７４及び電流Ｉ７４の出力
信号が得られる。
波形の入力信号がＯＰアンプ１の負相入力端子ＶＩＮＮ
に与えられると、負荷が軽い場合には各端子の電圧波形
は図８に示すようになり、電流波形は図９に示すように
なる。図８において端子７２の電圧は図５に示す端子７
２の電位を中心にＯＰアンプ１の出力信号が反転して振
れ、同様に端子７３の電圧は図５に示す端子７３の電圧
を中心にＯＰアンプ１の出力信号が反転して振れる。こ
れにより、図９に示すようにドレイン電流ＩＤ１、ＩＤ
２、電流Ｉ７４が得られる。また、負荷が重い場合には
各端子の電圧波形は図１０に示すようになり、ドレイン
電流ＩＤ１、ＩＤ２はそれぞれ図１１、１２に示すよう
になり、出力電流Ｉ７４は図１３に示すようになる。ま
た、図１１〜１３のタイミングａ、ｂ及びｃでの拡大図
を図１４に示してある。同図からも分かるようにドレイ
ン電流ＩＤ１、ＩＤ２が同時に途絶えることがなく、ク
ロスオーバー歪の少ない電圧７４及び電流Ｉ７４の出力
信号が得られる。
【００３３】以上のように本例では、電力バッファを構
成する第１のＰチャネルＭＯＳトランジスタＴｒ１及び
第１のＮチャネルＭＯＳトランジスタＴｒ２に広い電源
電圧範囲で一定のアイドリング電流を流すことができ、
第１のＰチャネルＭＯＳトランジスタＴｒ１及び第１の
ＮチャネルＭＯＳトランジスタＴｒ２が同時にオフとな
ることがなくクロスオーバー歪の少ない出力信号が得ら
れる。
成する第１のＰチャネルＭＯＳトランジスタＴｒ１及び
第１のＮチャネルＭＯＳトランジスタＴｒ２に広い電源
電圧範囲で一定のアイドリング電流を流すことができ、
第１のＰチャネルＭＯＳトランジスタＴｒ１及び第１の
ＮチャネルＭＯＳトランジスタＴｒ２が同時にオフとな
ることがなくクロスオーバー歪の少ない出力信号が得ら
れる。
【００３４】本例は同一サブストレート上に各構成要素
を集積化することができ、第２のＰチャネルＭＯＳトラ
ンジスタＴｒ３の温度特性は第１のＰチャネルＭＯＳト
ランジスタＴｒ１のそれとほぼ一致し、端子７２の電圧
は第１のＰチャネルＭＯＳトランジスタＴｒ１のドレイ
ン電流の温度変動を相殺するように働き、第１のＰチャ
ネルＭＯＳトランジスタのドレイン電流の温度補償がな
される。第１のＮチャネルＭＯＳトランジスタＴｒ２に
ついても第２のＮチャネルＭＯＳトランジスタによって
同様の温度補償がなされる。したがって本例の増幅器は
温度変動によらず安定した動作が可能となる。
を集積化することができ、第２のＰチャネルＭＯＳトラ
ンジスタＴｒ３の温度特性は第１のＰチャネルＭＯＳト
ランジスタＴｒ１のそれとほぼ一致し、端子７２の電圧
は第１のＰチャネルＭＯＳトランジスタＴｒ１のドレイ
ン電流の温度変動を相殺するように働き、第１のＰチャ
ネルＭＯＳトランジスタのドレイン電流の温度補償がな
される。第１のＮチャネルＭＯＳトランジスタＴｒ２に
ついても第２のＮチャネルＭＯＳトランジスタによって
同様の温度補償がなされる。したがって本例の増幅器は
温度変動によらず安定した動作が可能となる。
【００３５】上述したようにそれぞれ第１のＰチャネル
ＭＯＳトランジスタＴｒ１、第１のＮチャネルＭＯＳト
ランジスタＴｒ２のゲートに与えられるＯＰアンプ２、
ＯＰアンプ３の出力は入力に迅速に追随し、第１のＰチ
ャネルＭＯＳトランジスタＴｒ１及び第１のＮチャネル
ＭＯＳトランジスタＴｒ２は等価的に低インピーダンス
で駆動することができ、増幅器の周数特性を向上させる
ことができる。しかも、第１のＰチャネルＭＯＳトラン
ジスタＴｒ１及び第１のＮチャネルＭＯＳトランジスタ
Ｔｒ２はそれらのゲートはソースからみて高いインピー
ダンスに保持されているため、図１８に示した従来のも
ののようにゲートバイアス設定のための抵抗による高イ
ンピーダンス化によってゲート容量、抵抗等により低域
濾波回路が形成され高周波の減衰が起こるということも
ない。
ＭＯＳトランジスタＴｒ１、第１のＮチャネルＭＯＳト
ランジスタＴｒ２のゲートに与えられるＯＰアンプ２、
ＯＰアンプ３の出力は入力に迅速に追随し、第１のＰチ
ャネルＭＯＳトランジスタＴｒ１及び第１のＮチャネル
ＭＯＳトランジスタＴｒ２は等価的に低インピーダンス
で駆動することができ、増幅器の周数特性を向上させる
ことができる。しかも、第１のＰチャネルＭＯＳトラン
ジスタＴｒ１及び第１のＮチャネルＭＯＳトランジスタ
Ｔｒ２はそれらのゲートはソースからみて高いインピー
ダンスに保持されているため、図１８に示した従来のも
ののようにゲートバイアス設定のための抵抗による高イ
ンピーダンス化によってゲート容量、抵抗等により低域
濾波回路が形成され高周波の減衰が起こるということも
ない。
【００３６】また、抵抗Ｒ１Ｂ、Ｒ１Ｃを互いに同一も
しくは近似の値に設定し、抵抗Ｒ２Ｂ、Ｒ３Ｂ、Ｒ２
Ｃ、Ｒ３Ｃを互いに同一もしくは近似の値に設定する。
これら６個の抵抗の値より十分大きな値であって互いに
同一もしくは近似の値に抵抗Ｒ４Ｂ、Ｒ４Ｃを設定し、
同じく、上記６個の抵抗の値より十分大きな値であって
互いに同一もしくは近似の値に抵抗Ｒ５Ｂ、Ｒ５Ｃを設
定する。第１のＰチャネルＭＯＳトランジスタＴｒ１、
第２のＰチャネルＭＯＳトランジスタＴｒ３を互いに同
一もしくは近似の特性に設定し、第１のＮチャネルＭＯ
ＳトランジスタＴｒ２、第２のＮチャネルＭＯＳトラン
ジスタＴｒ４を互いに同一もしくは近似の特性に設定す
る。これらにより、各素子のばらつきが絶対精度に依存
しにくく、相対精度として高くなりさえすれば、アイド
リング電流ＩＩ１、ＩＩ２の値を製造上のばらつきによ
らず、無調整にて所望の値に収束させることができる。
しくは近似の値に設定し、抵抗Ｒ２Ｂ、Ｒ３Ｂ、Ｒ２
Ｃ、Ｒ３Ｃを互いに同一もしくは近似の値に設定する。
これら６個の抵抗の値より十分大きな値であって互いに
同一もしくは近似の値に抵抗Ｒ４Ｂ、Ｒ４Ｃを設定し、
同じく、上記６個の抵抗の値より十分大きな値であって
互いに同一もしくは近似の値に抵抗Ｒ５Ｂ、Ｒ５Ｃを設
定する。第１のＰチャネルＭＯＳトランジスタＴｒ１、
第２のＰチャネルＭＯＳトランジスタＴｒ３を互いに同
一もしくは近似の特性に設定し、第１のＮチャネルＭＯ
ＳトランジスタＴｒ２、第２のＮチャネルＭＯＳトラン
ジスタＴｒ４を互いに同一もしくは近似の特性に設定す
る。これらにより、各素子のばらつきが絶対精度に依存
しにくく、相対精度として高くなりさえすれば、アイド
リング電流ＩＩ１、ＩＩ２の値を製造上のばらつきによ
らず、無調整にて所望の値に収束させることができる。
【００３７】また、図１２、１３に示されるように端子
７２、７３の電位が中間電位に対し高いか低いかに関わ
らず、第１のＰチャネルＭＯＳトランジスタＴｒ１、第
１のＮチャネルＭＯＳトランジスタＴｒ２を駆動するに
十分なバイアス電圧が発生するため、本発明では負荷の
交流駆動が可能である。
７２、７３の電位が中間電位に対し高いか低いかに関わ
らず、第１のＰチャネルＭＯＳトランジスタＴｒ１、第
１のＮチャネルＭＯＳトランジスタＴｒ２を駆動するに
十分なバイアス電圧が発生するため、本発明では負荷の
交流駆動が可能である。
【００３８】図１に示した上記第一実施例では中間電位
をブリッジ回路５、６の抵抗Ｒ２Ｂ、Ｒ３Ｂ、Ｒ２Ｃ、
Ｒ３Ｃを用いて別々に発生させたが、図１５に示すよう
に共通の中間電位としても良い。また、正電源端子ＶＤ
Ｄ、負電源端子ＶＳＳをその電位の絶対値が同一の正負
の電源電圧、例えば、正電源端子ＶＤＤを＋１．５Ｖ、
負電源端子ＶＳＳを−１．５Ｖとすれば、図１６に示す
ように共通の中間電位を接地電位ＧＮＤとしても良い。
をブリッジ回路５、６の抵抗Ｒ２Ｂ、Ｒ３Ｂ、Ｒ２Ｃ、
Ｒ３Ｃを用いて別々に発生させたが、図１５に示すよう
に共通の中間電位としても良い。また、正電源端子ＶＤ
Ｄ、負電源端子ＶＳＳをその電位の絶対値が同一の正負
の電源電圧、例えば、正電源端子ＶＤＤを＋１．５Ｖ、
負電源端子ＶＳＳを−１．５Ｖとすれば、図１６に示す
ように共通の中間電位を接地電位ＧＮＤとしても良い。
【００３９】
【発明の効果】本発明によれば、第２、第３の増幅器の
正相入力端子に与える電圧値をそれぞれ第２のＰチャネ
ルＭＯＳトランジスタ、第２のＮチャネルＭＯＳトラン
ジスタのソースドレイン間電圧に応じたものとし、第
２、第３の増幅器を介した第１の演算増幅器の出力信号
によって電力バッファを構成する第１のＰチャネルＭＯ
Ｓトランジスタ、第１のＮチャネルＭＯＳトランジスタ
を駆動するため、低い電源電圧から電源電圧に依存しな
いアイドリング電流を得ることができ、広い電源電圧範
囲でクロスオーバー歪みの少ない出力信号が得られる。
ひいては、増幅器の低電源電圧化が可能となる。
正相入力端子に与える電圧値をそれぞれ第２のＰチャネ
ルＭＯＳトランジスタ、第２のＮチャネルＭＯＳトラン
ジスタのソースドレイン間電圧に応じたものとし、第
２、第３の増幅器を介した第１の演算増幅器の出力信号
によって電力バッファを構成する第１のＰチャネルＭＯ
Ｓトランジスタ、第１のＮチャネルＭＯＳトランジスタ
を駆動するため、低い電源電圧から電源電圧に依存しな
いアイドリング電流を得ることができ、広い電源電圧範
囲でクロスオーバー歪みの少ない出力信号が得られる。
ひいては、増幅器の低電源電圧化が可能となる。
【００４０】また、第１のＰチャネルＭＯＳトランジス
タ、第２のＮチャネルＭＯＳトランジスタの温度による
特性変動を相殺し、増幅器の温度依存性を改善すること
が可能となる。
タ、第２のＮチャネルＭＯＳトランジスタの温度による
特性変動を相殺し、増幅器の温度依存性を改善すること
が可能となる。
【００４１】さらに、電力バッファを構成するトランジ
スタのゲートはソースからみて高いインピーダンスに保
持したまま等価的に低インピーダンスでの駆動を可能と
し、周波数特性を向上させることが可能となる。
スタのゲートはソースからみて高いインピーダンスに保
持したまま等価的に低インピーダンスでの駆動を可能と
し、周波数特性を向上させることが可能となる。
【図１】本発明の第一実施例の増幅器の構成を説明する
ための電気回路図。
ための電気回路図。
【図２】図１に示す増幅器の各端子の電圧と電源電圧と
の関係を示す特性図。
の関係を示す特性図。
【図３】図１に示す増幅器の各端子の電圧と電源電圧と
の関係を示す特性図。
の関係を示す特性図。
【図４】図１に示す増幅器の各端子の電流と電源電圧と
の関係を示す特性図。
の関係を示す特性図。
【図５】図１に示す増幅器の入力信号の無信号状態での
各端子の電圧を示す波形図。
各端子の電圧を示す波形図。
【図６】図１に示す増幅器の入力信号の無信号状態での
各端子の電流を示す波形図。
各端子の電流を示す波形図。
【図７】図１に示す増幅器の入力信号の一例の電圧波形
を示す波形図。
を示す波形図。
【図８】図７に示す入力信号を受け、軽負荷を駆動する
図１に示す増幅器の各端子の電圧を示す波形図。
図１に示す増幅器の各端子の電圧を示す波形図。
【図９】図７に示す入力信号を受け、軽負荷を駆動する
図１に示す増幅器の各端子の電流を示す波形図。
図１に示す増幅器の各端子の電流を示す波形図。
【図１０】図７に示す入力信号を受け、重負荷を駆動す
る図１に示す増幅器の各端子の電圧を示す波形図。
る図１に示す増幅器の各端子の電圧を示す波形図。
【図１１】図７に示す入力信号を受け、重負荷を駆動す
る図１に示す増幅器の第１のＰチャネルＭＯＳトランジ
スタのドレイン電流を示す波形図。
る図１に示す増幅器の第１のＰチャネルＭＯＳトランジ
スタのドレイン電流を示す波形図。
【図１２】図７に示す入力信号を受け、重負荷を駆動す
る図１に示す増幅器の第１のＮチャネルＭＯＳトランジ
スタのドレイン電流を示す波形図。
る図１に示す増幅器の第１のＮチャネルＭＯＳトランジ
スタのドレイン電流を示す波形図。
【図１３】図７に示す入力信号を受け、重負荷を駆動す
る図１に示す増幅器の出力電流を示す波形図。
る図１に示す増幅器の出力電流を示す波形図。
【図１４】図１１、１２及び１３に示す電流をそれぞれ
ａ点、ｂ点及びｃ点の近傍で拡大して示した波形図。
ａ点、ｂ点及びｃ点の近傍で拡大して示した波形図。
【図１５】本発明の第一実施例の増幅器の構成の一部を
変更した例を説明する電気回路図。
変更した例を説明する電気回路図。
【図１６】本発明の第三実施例の増幅器の構成の一部を
変更した例を説明する電気回路図。
変更した例を説明する電気回路図。
【図１７】従来の増幅器の構成を説明する電気回路図。
【図１８】従来の増幅器の構成を説明する電気回路図。
【図１９】従来の増幅器の構成を説明する電気回路図。
【図２０】図１7に示す増幅器の各端子の電圧と電源電
圧との関係を示す特性図。
圧との関係を示す特性図。
【図２１】図１７に示す増幅器の各端子の電流と電源電
圧との関係を示す特性図。
圧との関係を示す特性図。
【図２２】図１８に示す増幅器の各端子の電圧と電源電
圧との関係を示す特性図。
圧との関係を示す特性図。
【図２３】図１８に示す増幅器の各端子の電流と電源電
圧との関係を示す特性図。
圧との関係を示す特性図。
１ 第1の増幅器 ２ 第２の増幅器 ３ 第３の増幅器 ４ 電力バッファ Ｔｒ１ 第１のＰチャネルＭＯＳトランジスタ Ｔｒ２ 第１のＮチャネルＭＯＳトランジスタ Ｔｒ３ 第２のＰチャネルＭＯＳトランジスタ Ｔｒ４ 第２のＮチャネルＭＯＳトランジスタ Ｒ１Ｂ 第１の抵抗 Ｒ１Ｃ 第２の抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA02 AA18 AA41 CA02 CA24 CA37 CA81 FA10 FN06 FN10 GN01 HA10 HA17 HA25 HA29 HN17 KA01 KA03 KA42 KA62 KA63 MA09 MA11 MA23 TA02 TA06 5J092 AA02 AA18 AA41 CA02 CA24 CA37 CA81 FA10 HA10 HA17 HA25 HA29 KA01 KA03 KA42 KA62 KA63 MA11 MA23 TA02 TA06 VL08
Claims (6)
- 【請求項１】 入力信号を受ける第１の演算増幅器と、 第１のＰチャネルＭＯＳトランジスタと第１のＮチャネ
ルＭＯＳトランジスタとの互いのドレインを接続して当
該接続点に出力端子を設けた電力バッファと、 前記第１のＰチャネルＭＯＳトランジスタと同様の温度
特性の第２のＰチャネルＭＯＳトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタと同様の温度
特性の第２のＮチャネルＭＯＳトランジスタと、 前記第２のＰチャネルＭＯＳトランジスタのソースドレ
イン間電圧に基づく電圧をその正相入力端子に受け、負
相入力に前記第１の演算増幅器の出力信号を受け、前記
第１のＰチャネルＭＯＳトランジスタのソースの電位か
ら前記第２のＰチャネルＭＯＳトランジスタのソースド
レイン間電圧相当分降下した電位をその電圧波形の電位
中心とする出力信号を発生し、当該出力信号により前記
第１のＰチャネルＭＯＳトランジスタを駆動する第２の
演算増幅器と、 前記第２のＮチャネルＭＯＳトランジスタのソースドレ
イン間電圧に基づく電圧をその正相入力端子に受け、負
相入力に前記第１の演算増幅器の出力信号を受け、前記
第１のＮチャネルＭＯＳトランジスタのソースの電位か
ら前記第２のＮチャネルＭＯＳトランジスタのソースド
レイン間電圧相当分高い電位をその電圧波形の電位中心
とする出力信号を発生し、当該出力信号により前記第１
のＮチャネルＭＯＳトランジスタを駆動する第３の演算
増幅器とを備えることを特徴とする増幅器。 - 【請求項２】 入力信号を受ける第１の演算増幅器と、 第１の電位の第１の電源端子に第１のＰチャネルＭＯＳ
トランジスタのソースを接続し、第１の電位より低い電
位の第２の電源端子に第１のＮチャネルＭＯＳトランジ
スタのソースを接続し、前記第１のＰチャネルＭＯＳト
ランジスタと前記第１のＮチャネルＭＯＳトランジスタ
との互いのドレインを接続して当該接続点に出力端子を
設けた電力バッファと、 前記第１の電源端子にそのソースを接続し、そのドレイ
ンを第１の抵抗を介して第２の電源端子に接続し、その
ゲートとドレインとを接続した第２のＰチャネルＭＯＳ
トランジスタと、 前記第２の電源端子にそのソースを接続し、そのドレイ
ンを第２の抵抗を介して第１の電源端子に接続し、その
ゲートとドレインとを接続した第２のＮチャネルＭＯＳ
トランジスタと、 前記第１の電位と前記第２の電位との間の特定電位の端
子と前記第２のＰチャネルトランジスタのドレインとの
間を抵抗分割して得られた電圧をその正相入力端子に受
け、前記第１の演算増幅器の出力信号をその負相入力端
子に受け、その出力信号により上記第１のＰチャネルＭ
ＯＳトランジスタを駆動する第２の演算増幅器と、 前記特定電位の端子と前記第２のＮチャネルトランジス
タのドレインとの間から抵抗分割して得られた電圧をそ
の正相入力端子に受け、前記第１の演算増幅器の出力信
号をその負相入力端子に受け、その出力信号により前記
第１のＮチャネルＭＯＳトランジスタを駆動する第２の
演算増幅器と、 を備えることを特徴とする増幅器。 - 【請求項３】 前記第１の演算増幅器の負相入力端子と
前記電力バッフアの出力端子間との間に帰還抵抗を有す
ることを特徴とする請求項１及び２に記載の増幅器。 - 【請求項４】 前記第２の演算増幅回路及び前記第３の
演算増幅回路はユニティゲインであることを特徴とする
請求項１乃至３に記載の増幅器。 - 【請求項５】 前記特定電位は第１の電位と前記第２の
電位との間の中間電位であり、当該特定電位の端子と前
記第２のＰチャネルＭＯＳトランジスタのドレインとの
間に接続された一対の抵抗の互いの接続点に生じる電圧
を前記第２の増幅器の正相入力端子に与え、特定電位の
端子と前記第２のＮチャネルＭＯＳトランジスタのドレ
インとの間に接続された一対の抵抗の互いの接続点に生
じる電圧を前記第３の増幅器の正相入力端子に与えるこ
とを特徴とする請求項２乃至３に記載の増幅器。 - 【請求項６】 前記第１のＰチャネルＭＯＳトランジス
タ、前記第２のＰチャネルＭＯＳトランジスタ、前記第
１のＮチャネルＭＯＳトランジスタ及び前記第２のＮチ
ャネルＭＯＳトランジスタが同一基板上に形成されてい
ることを特徴とする請求項１乃至５に記載の増幅器。
Priority Applications (4)
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|---|---|---|---|
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|---|---|---|---|
| JP2000126196A JP2001308653A (ja) | 2000-04-26 | 2000-04-26 | 増幅器 |
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|---|---|---|---|
| JP2000126196A Pending JP2001308653A (ja) | 2000-04-26 | 2000-04-26 | 増幅器 |
Country Status (4)
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- 2001-04-18 US US09/837,067 patent/US6433635B2/en not_active Expired - Lifetime
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