JPH07105674B2 - 半導体差動増幅回路 - Google Patents
半導体差動増幅回路Info
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- JPH07105674B2 JPH07105674B2 JP1088932A JP8893289A JPH07105674B2 JP H07105674 B2 JPH07105674 B2 JP H07105674B2 JP 1088932 A JP1088932 A JP 1088932A JP 8893289 A JP8893289 A JP 8893289A JP H07105674 B2 JPH07105674 B2 JP H07105674B2
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- transistor
- gate
- amplifier circuit
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Dram (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明の２つの駆動端がそれぞれ異なる出力ラインに接
続される指導増幅器が複数個備えられた半導体差動増幅
回路に関する。
続される指導増幅器が複数個備えられた半導体差動増幅
回路に関する。
第３図はこの種の差動増幅回路の従来例を示す回路図で
ある。
ある。
出力ラインDA,DBに接続され、出力ラインDA,DBに電源を
供給しているＰ型MOSトランジスタQA,QB（以降、トラン
ジスタQA,QBと記す）と、それぞれ３個のＮ型MOSトラン
ジスタを含む複数の差動増幅回路CK1,CK2,〜,CKnとから
なっている。
供給しているＰ型MOSトランジスタQA,QB（以降、トラン
ジスタQA,QBと記す）と、それぞれ３個のＮ型MOSトラン
ジスタを含む複数の差動増幅回路CK1,CK2,〜,CKnとから
なっている。
差動増幅回路CK1,CK2,〜,CKnの各トランジスタTA1,TA2
〜,TAnのチャネルの一端は出力ラインDAに、各トランジ
スタTB1,TB2,〜,TBnのチャネルの一端は出力ラインDB
に、各トランジスタTC1,TC2,〜,TCnチャネルの一端はト
ランジスタTA1,TA2,〜,TAnおよびトランジスタTB1,TB2,
〜,TBnのチャネルの他端に、各トランジスタTC1,TC2,
〜,TCnのチャネルの他端はアースにそれぞれ接続されて
いる。また、差動増幅回路CK1,CK2,〜,CKnの各トランジ
スタTA1TA2,〜,TAnはそれぞれ入力信号INA1,INA2,〜,IN
Anをゲートに入力し、各トランジスタTB1,TB2,〜,TBnは
それぞれ入力信号INB1,INB2,〜,INBnをゲートに入力
し、各トランジスタTC1,TC2,〜,TCnはそれぞれ選択信号
Y1,Y2,〜,Ynをゲートに入力する。この場合、トランジ
スタTA1,TA2,〜,TAnおよびトランジスタTB1,TB2,〜,TBn
は駆動用トランジスタであり、トランジスタTC1,TC2,
〜,TCnは差動増幅器選択用トランジスタである。
〜,TAnのチャネルの一端は出力ラインDAに、各トランジ
スタTB1,TB2,〜,TBnのチャネルの一端は出力ラインDB
に、各トランジスタTC1,TC2,〜,TCnチャネルの一端はト
ランジスタTA1,TA2,〜,TAnおよびトランジスタTB1,TB2,
〜,TBnのチャネルの他端に、各トランジスタTC1,TC2,
〜,TCnのチャネルの他端はアースにそれぞれ接続されて
いる。また、差動増幅回路CK1,CK2,〜,CKnの各トランジ
スタTA1TA2,〜,TAnはそれぞれ入力信号INA1,INA2,〜,IN
Anをゲートに入力し、各トランジスタTB1,TB2,〜,TBnは
それぞれ入力信号INB1,INB2,〜,INBnをゲートに入力
し、各トランジスタTC1,TC2,〜,TCnはそれぞれ選択信号
Y1,Y2,〜,Ynをゲートに入力する。この場合、トランジ
スタTA1,TA2,〜,TAnおよびトランジスタTB1,TB2,〜,TBn
は駆動用トランジスタであり、トランジスタTC1,TC2,
〜,TCnは差動増幅器選択用トランジスタである。
次に第３図の従来例の動作について差動増幅回路CK1を
例として説明する。
例として説明する。
選択信号Y1がハイレベル（以降、“H"と記す）となり、
差動増幅回路CK1が選択され、微小電位差を有する相補
信号である入力信号INA1,INB1の電位VINA1,VINB1がV
INA1＞VINB1になったとする。また節点P1の電位をVP1,
トランジスタTA1,TB1のコンダクタンスをβA1,βB1とす
ると、トランジスタTA1のゲート電位VGA1はVGA1＝VGA1
−VP1となり、トランジスタTB1のゲート電位VGB1はVGB1
＝VINB1−VP1となる。この場合VINA1＞VINB1であるか
ら、VGA1＞VGB1、βA1＞βB1となるので、出力ラインD
A,DBの出力電位VDA,VDBはVDA＜VDBとなる。出力電位差
（VDB−VDA）と入力電位差（VINB1−VINA1）との比が差
動増幅回路CK1の増幅率であり、負荷回路の電流能力
と、トランジスタTA1,TB1,TC1の電流能力とにより決定
される。
差動増幅回路CK1が選択され、微小電位差を有する相補
信号である入力信号INA1,INB1の電位VINA1,VINB1がV
INA1＞VINB1になったとする。また節点P1の電位をVP1,
トランジスタTA1,TB1のコンダクタンスをβA1,βB1とす
ると、トランジスタTA1のゲート電位VGA1はVGA1＝VGA1
−VP1となり、トランジスタTB1のゲート電位VGB1はVGB1
＝VINB1−VP1となる。この場合VINA1＞VINB1であるか
ら、VGA1＞VGB1、βA1＞βB1となるので、出力ラインD
A,DBの出力電位VDA,VDBはVDA＜VDBとなる。出力電位差
（VDB−VDA）と入力電位差（VINB1−VINA1）との比が差
動増幅回路CK1の増幅率であり、負荷回路の電流能力
と、トランジスタTA1,TB1,TC1の電流能力とにより決定
される。
第４図は他の従来例を示す回路図である。第３図のもの
と比較すると、トランジスタTA1,TA2,〜,TAnと出力ライ
ンDAとの間にそれぞれＮ型MOSトランジスタTD1,TD2,〜,
TDn（以降、トランジスタTD1,TD2,〜,TDnと記す）が挿
入接続され、トランジスタTB1,TB2,〜,TBnと出力ライン
DBとの間にそれぞれＮ型MOSトランジスタTE1,TE2,〜,T
En（以降、トランジスタTE1,TE2,〜,TEnと記す）が挿入
接続されている点が異なる。トランジスタTD1,TD2,〜,T
DnおよびトランジスタTE1,TE2,〜,TEnはそれぞれゲート
に選択信号Y1,Y2,〜,Ynを入力する。この回路におい
て、トランジスタTA1,TA2,〜,TAn,TB1,TB2,〜,TBn,TC1,
TC2,〜,TCnは、選択信号Y1,Y2,〜,Ynが“H"の時は、第
３図のものもと同様に動作する。しかし、選択信号Y1,Y
2,〜,Ynが非選択でロウレベル（以降、“L"と記す）の
時は、トランジスタTA1,TA2,〜,TAn,TB1,TB2,〜,TBnは
出力ラインDA,DBから切り離される。
と比較すると、トランジスタTA1,TA2,〜,TAnと出力ライ
ンDAとの間にそれぞれＮ型MOSトランジスタTD1,TD2,〜,
TDn（以降、トランジスタTD1,TD2,〜,TDnと記す）が挿
入接続され、トランジスタTB1,TB2,〜,TBnと出力ライン
DBとの間にそれぞれＮ型MOSトランジスタTE1,TE2,〜,T
En（以降、トランジスタTE1,TE2,〜,TEnと記す）が挿入
接続されている点が異なる。トランジスタTD1,TD2,〜,T
DnおよびトランジスタTE1,TE2,〜,TEnはそれぞれゲート
に選択信号Y1,Y2,〜,Ynを入力する。この回路におい
て、トランジスタTA1,TA2,〜,TAn,TB1,TB2,〜,TBn,TC1,
TC2,〜,TCnは、選択信号Y1,Y2,〜,Ynが“H"の時は、第
３図のものもと同様に動作する。しかし、選択信号Y1,Y
2,〜,Ynが非選択でロウレベル（以降、“L"と記す）の
時は、トランジスタTA1,TA2,〜,TAn,TB1,TB2,〜,TBnは
出力ラインDA,DBから切り離される。
上述した第３図、第４図で示す従来例は以下に述べるよ
うに欠点がある。
うに欠点がある。
先ず、第３図のものは、出力ラインDA,DBに各差動増幅
器CK1,CK2,〜,CKnのトランジスタTA1,TA2,〜,TAn,TB1,T
B2,〜,TBnが直接接続されているので、例えば、差動増
幅器CK1が選択され、電位VDAが“L"電位VDBが“H"とな
り、非選択の差動増幅器CK2,CK3,〜,CKnの入力信号の電
位VINA1,VINA2,〜,VINAn,VINB1,VINB2,〜,VINBnが“H"
になると、電位VDBが下る。つまり、トランジスタTA1,T
A2,〜,TAnのゲート電位VGA1,VGA2,〜,VGAnと電位VDAと
電位差がしきい値電圧を超えると、トランジスタTA1,T
A2,〜,TAnはオン状態になり、節点P2,P2,〜,Pnの電位が
下降する。節点P2,P3,〜,Pnの電位が下降して、トラン
ジスタTB1,TB2,〜,TBnのゲート電位VGB1,VGB2,〜,VGBn
と節点P2,P3,〜,Pnとの電位差がしきい値電圧を超える
と、トランジスタTB2,TB3,〜,TBnはオン状態になり、電
位VDBが下る。つまり、出力電位差と入力電位差との比
である増幅率を大きくするようにトランジスタTA1,TA2,
〜,TAn,TB1,TB2,〜,TBnを設定すると、非選択の差動増
幅器の入力電位が“H"になった場合、“H"である出力ラ
イン側から“L"である出力ライン側に駆動用のトランジ
スタTA1,TA2,〜,TAn,TB1,TB2,〜,TBnを介して電荷がリ
ークしてしまうため増幅率を大きく設定できない。
器CK1,CK2,〜,CKnのトランジスタTA1,TA2,〜,TAn,TB1,T
B2,〜,TBnが直接接続されているので、例えば、差動増
幅器CK1が選択され、電位VDAが“L"電位VDBが“H"とな
り、非選択の差動増幅器CK2,CK3,〜,CKnの入力信号の電
位VINA1,VINA2,〜,VINAn,VINB1,VINB2,〜,VINBnが“H"
になると、電位VDBが下る。つまり、トランジスタTA1,T
A2,〜,TAnのゲート電位VGA1,VGA2,〜,VGAnと電位VDAと
電位差がしきい値電圧を超えると、トランジスタTA1,T
A2,〜,TAnはオン状態になり、節点P2,P2,〜,Pnの電位が
下降する。節点P2,P3,〜,Pnの電位が下降して、トラン
ジスタTB1,TB2,〜,TBnのゲート電位VGB1,VGB2,〜,VGBn
と節点P2,P3,〜,Pnとの電位差がしきい値電圧を超える
と、トランジスタTB2,TB3,〜,TBnはオン状態になり、電
位VDBが下る。つまり、出力電位差と入力電位差との比
である増幅率を大きくするようにトランジスタTA1,TA2,
〜,TAn,TB1,TB2,〜,TBnを設定すると、非選択の差動増
幅器の入力電位が“H"になった場合、“H"である出力ラ
イン側から“L"である出力ライン側に駆動用のトランジ
スタTA1,TA2,〜,TAn,TB1,TB2,〜,TBnを介して電荷がリ
ークしてしまうため増幅率を大きく設定できない。
次に第４図のものは、非選択の差動増幅器をトランジス
タTD1,TD2,〜,TDn,TE1,TE2,〜,TEnが出力ラインDA,DBか
ら切り離しているため、第３図のもののようなリークは
発生しない。しかし、トランジスタTA1,TA2,〜,TAn,
TB1,TB2,〜,TBnは、出力ラインDA,DBを駆動するのに、
トランジスタTD1,TD2,〜,TDn,TE1,TE2,〜,TEnを介して
行わなければならない。したがって、第３図のトランジ
スタTA1,TA2,〜,TAn,TB1,TB2,〜,TBnと等価な駆動能力
を得るためには、第４図のトランジスタTA1,TA2,〜,
TAn,TB1,TB2,〜,TBn,TD1,TD2,〜,TDn,TE1,TE2,〜,TEnの
寸法を大きくしなければならない。これらの寸法が大き
くなること、特にトランジスタTD1,TD2,〜,TDn,TE1,
TE2,〜,TEnが大きくなることは、出力ラインDA,DBが有
する容量（キャパシタンス）が大きくなることに通じ
る。なぜなら、出力ラインDA,DBの容量、つまり差動増
幅器の駆動負荷は、出力ラインDA,DBの布線容量と、ト
ランジスタTD1,TD2,〜,TDn,TE1,TE2,〜,TEnの拡散容量
との総和だからである。従って駆動能力が第３図のもの
と等価になったとしても駆動負荷容量の増大が差動増幅
器のデータ伝達時間の遅延をもたらし、速い動作をさせ
ることができない。
タTD1,TD2,〜,TDn,TE1,TE2,〜,TEnが出力ラインDA,DBか
ら切り離しているため、第３図のもののようなリークは
発生しない。しかし、トランジスタTA1,TA2,〜,TAn,
TB1,TB2,〜,TBnは、出力ラインDA,DBを駆動するのに、
トランジスタTD1,TD2,〜,TDn,TE1,TE2,〜,TEnを介して
行わなければならない。したがって、第３図のトランジ
スタTA1,TA2,〜,TAn,TB1,TB2,〜,TBnと等価な駆動能力
を得るためには、第４図のトランジスタTA1,TA2,〜,
TAn,TB1,TB2,〜,TBn,TD1,TD2,〜,TDn,TE1,TE2,〜,TEnの
寸法を大きくしなければならない。これらの寸法が大き
くなること、特にトランジスタTD1,TD2,〜,TDn,TE1,
TE2,〜,TEnが大きくなることは、出力ラインDA,DBが有
する容量（キャパシタンス）が大きくなることに通じ
る。なぜなら、出力ラインDA,DBの容量、つまり差動増
幅器の駆動負荷は、出力ラインDA,DBの布線容量と、ト
ランジスタTD1,TD2,〜,TDn,TE1,TE2,〜,TEnの拡散容量
との総和だからである。従って駆動能力が第３図のもの
と等価になったとしても駆動負荷容量の増大が差動増幅
器のデータ伝達時間の遅延をもたらし、速い動作をさせ
ることができない。
本発明の半導体差動増幅回路は、第1,第２の負荷を介し
て電源がそれぞれ供給されている第1,第２の出力ライン
と、それぞれ第1,第２の入力端、第1,第２の駆動端、選
択信号端を有し、第1,第２の駆動端はそれぞれ第1,第２
の出力ラインに接続された複数の差動増幅器とからなる
半導体差動増幅回路であって、 前記各差動増幅器は、 チャネルの一端が第１の駆動端に、ゲートが第１の入力
端にそれぞれ接続された第１のトランジスタと、 チャネルの一端が第２の駆動端に、ゲートが第２の入力
端にそれぞれ接続された第２のトランジスタと、 一端が第1,第２のトランジスタのチャネルの他端に、他
端がアースにそれぞれ接続され、選択信号端が選択され
た電位になると、第1,第２のトランジスタのチャネルの
他端をアースに接続するスイッチング回路と、 チャネルの一端がそれぞれ第1,第２のトランジスタのゲ
ートに接続され、各差動増幅器が選択されていないとき
は、第1,第２のトランジスタがインアクテイブになるよ
うに第1,第２のトランジスタのゲートにバイアスを与え
る第4,第５のトランジスタとを有する。
て電源がそれぞれ供給されている第1,第２の出力ライン
と、それぞれ第1,第２の入力端、第1,第２の駆動端、選
択信号端を有し、第1,第２の駆動端はそれぞれ第1,第２
の出力ラインに接続された複数の差動増幅器とからなる
半導体差動増幅回路であって、 前記各差動増幅器は、 チャネルの一端が第１の駆動端に、ゲートが第１の入力
端にそれぞれ接続された第１のトランジスタと、 チャネルの一端が第２の駆動端に、ゲートが第２の入力
端にそれぞれ接続された第２のトランジスタと、 一端が第1,第２のトランジスタのチャネルの他端に、他
端がアースにそれぞれ接続され、選択信号端が選択され
た電位になると、第1,第２のトランジスタのチャネルの
他端をアースに接続するスイッチング回路と、 チャネルの一端がそれぞれ第1,第２のトランジスタのゲ
ートに接続され、各差動増幅器が選択されていないとき
は、第1,第２のトランジスタがインアクテイブになるよ
うに第1,第２のトランジスタのゲートにバイアスを与え
る第4,第５のトランジスタとを有する。
非選択の差動増幅器においては、スイッチング回路が第
1,第２のトランジスタのチャネルの他端を電源の一端で
あるアースから切離し、かつ第4,第５のトランジスタが
第1,第２のトランジスタのゲートに第1,第２のトランジ
スタがインアクティーブになるバイアスを与えるので第
1,第２のトランジスタは接続されている第1,第２の出力
ラインに何ら動作を行わない。
1,第２のトランジスタのチャネルの他端を電源の一端で
あるアースから切離し、かつ第4,第５のトランジスタが
第1,第２のトランジスタのゲートに第1,第２のトランジ
スタがインアクティーブになるバイアスを与えるので第
1,第２のトランジスタは接続されている第1,第２の出力
ラインに何ら動作を行わない。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の差動増幅回路の第１の実施例を示す回
路図である。
路図である。
本実施例は第３図の従来例にトランジスタTF1,TF2,〜,T
Fn,TG1,TG2,〜,TGnおよびインバータN1,N2〜,Nnを付加
したものである。
Fn,TG1,TG2,〜,TGnおよびインバータN1,N2〜,Nnを付加
したものである。
トランジスタTF1,TF2,〜,TFnのチャネルの一端はそれぞ
れトランジスタTA1,TA2〜,TAnのゲートに、他端はアー
スに接続されている。トランジスタTG1,TD2,〜,TGnのチ
ャネルの一端はそれぞれトランジスタTB1,TB2,〜,TBnの
ゲートに、他端はアースに、ゲートはトランジスタTF1,
TF2,〜,TFnのゲートに接続されている。インバータN1,N
2〜,Nnは、入力端がそれぞれトランジスタTF1,TF2,〜,T
Fnのゲートに接続され、それぞれ選択信号Y1,Y2〜,Ynを
入力し、出力端がそれぞれトランジスタTC1,TC2,〜,TCn
のゲートに接続されている。本実施例の場合、選択信号
Y1,Y2〜,Ynが“L"のときそれぞれ差動増幅器AK1,AK2,
〜,AKnが選択される。
れトランジスタTA1,TA2〜,TAnのゲートに、他端はアー
スに接続されている。トランジスタTG1,TD2,〜,TGnのチ
ャネルの一端はそれぞれトランジスタTB1,TB2,〜,TBnの
ゲートに、他端はアースに、ゲートはトランジスタTF1,
TF2,〜,TFnのゲートに接続されている。インバータN1,N
2〜,Nnは、入力端がそれぞれトランジスタTF1,TF2,〜,T
Fnのゲートに接続され、それぞれ選択信号Y1,Y2〜,Ynを
入力し、出力端がそれぞれトランジスタTC1,TC2,〜,TCn
のゲートに接続されている。本実施例の場合、選択信号
Y1,Y2〜,Ynが“L"のときそれぞれ差動増幅器AK1,AK2,
〜,AKnが選択される。
次に第１図の実施例の動作について差動増幅器AK1が選
択された場合を例として説明する。本実施例の場合、選
択信号Y1が“L"の場合差動増幅器AK1が選択されるもの
とする。
択された場合を例として説明する。本実施例の場合、選
択信号Y1が“L"の場合差動増幅器AK1が選択されるもの
とする。
選択信号Y1が“L"の場合は、トランジスタTF1,TG1はオ
フ、インバータN1の出力は“H"であるからトランジスタ
TC1はオンとなり、差動増幅器AK1は第３図の差動増幅器
CK1と同様に動作する。
フ、インバータN1の出力は“H"であるからトランジスタ
TC1はオンとなり、差動増幅器AK1は第３図の差動増幅器
CK1と同様に動作する。
しかし、選択信号Y1が“H"の場合トランジスタTF1,TG1
はオン、トランジスタTC1はオフとなり、トランジスタT
A1,TB1は、入力信号INA1,INB1の電位とは無関係に、イ
ンアクティブになる。
はオン、トランジスタTC1はオフとなり、トランジスタT
A1,TB1は、入力信号INA1,INB1の電位とは無関係に、イ
ンアクティブになる。
第２図は本発明の第２の実施例を示す回路図である。
本実施例は第１図の実施例と比較し、トランジスタTF1,
TF2,〜,TFn,TG1,TG2,〜,TGnのゲートがそれぞれトラン
ジスタTC1,TC2,〜,TCnのチャネルの一端に接続され、Ｐ
型MOSトランジスタTH1,TH2,〜,THnがそれぞれトランジ
スタTC1,TC2,〜,TCnの一端と電源間に接続され、トラン
ジスタTC1,TC2,〜,TCn,TH1,TH2,〜,THnのゲートはそれ
ぞれ選択信号Y1,Y2〜,Ynを入力している。つまり、第１
図の実施例のインバータN1,N2,〜,Nnの代りにＰ型MOSト
ランジスタTH1,TH2,〜,THnが用いられており、回路が簡
単になっている。また、選択信号Y1,Y2,〜,Ynが“H"と
きそれぞれ差動増幅器BK1,BK2,〜,BKnが選択されるもの
とする。
TF2,〜,TFn,TG1,TG2,〜,TGnのゲートがそれぞれトラン
ジスタTC1,TC2,〜,TCnのチャネルの一端に接続され、Ｐ
型MOSトランジスタTH1,TH2,〜,THnがそれぞれトランジ
スタTC1,TC2,〜,TCnの一端と電源間に接続され、トラン
ジスタTC1,TC2,〜,TCn,TH1,TH2,〜,THnのゲートはそれ
ぞれ選択信号Y1,Y2〜,Ynを入力している。つまり、第１
図の実施例のインバータN1,N2,〜,Nnの代りにＰ型MOSト
ランジスタTH1,TH2,〜,THnが用いられており、回路が簡
単になっている。また、選択信号Y1,Y2,〜,Ynが“H"と
きそれぞれ差動増幅器BK1,BK2,〜,BKnが選択されるもの
とする。
従って、例えば選択信号Y1が“H"となり、差動増幅器BK
1が選択されたとすると、トランジスタTC1はオン、トラ
ンジスタTH1はオフとなり、節点P1は“L"となる。節点P
1が“L"となると、トランジスタTF1,TG1はオフとなり、
差動増幅器BK1は第３図の差動増幅器CK1と同様に動作す
る。
1が選択されたとすると、トランジスタTC1はオン、トラ
ンジスタTH1はオフとなり、節点P1は“L"となる。節点P
1が“L"となると、トランジスタTF1,TG1はオフとなり、
差動増幅器BK1は第３図の差動増幅器CK1と同様に動作す
る。
しかし、選択信号Y1が“L"の場合は、トランジスタTC1
はオフ、トランジスタTH1はオンとなり、節点P1は“H"
となる。したがってトランジスタTF1,TG1はオンとな
り、トランジスタTA1,TB1は完全にインアクティブとな
る。
はオフ、トランジスタTH1はオンとなり、節点P1は“H"
となる。したがってトランジスタTF1,TG1はオンとな
り、トランジスタTA1,TB1は完全にインアクティブとな
る。
以上説明したように本発明は、非選択の差動増幅器にお
いては、スイッチング回路と、第4,第５のトランジスタ
とが第1,第２のトランジスタを完全にインアクティブさ
せることにより、第1,第２の出力ライン間の電位差が第
1,第２のトランジスタを介して減少することを防ぐこと
ができ、結果的に伝達時間の遅延を生ずることなく、差
動増幅器の増幅率を上げることができる効果がある。
いては、スイッチング回路と、第4,第５のトランジスタ
とが第1,第２のトランジスタを完全にインアクティブさ
せることにより、第1,第２の出力ライン間の電位差が第
1,第２のトランジスタを介して減少することを防ぐこと
ができ、結果的に伝達時間の遅延を生ずることなく、差
動増幅器の増幅率を上げることができる効果がある。
第１図は本発明の半導体差動増幅回路の第１の実施例を
示す回路図、第２図は第２の実施例を示す回路図、第３
図、第４図は従来例を示す回路図である。 DA,DB……出力ライン、 QA,QB,TA1,TA2,〜,TAn,TB1,TB2,〜,TBn,TC1,TC2,〜,
TCn,TD1,TD2,〜,TDn,TE1,TE2,〜,TEn,TF1,TF2,〜,TFn,T
G1,TG2,〜,TGn,TH1,TH2,〜,THn……トランジスタ、 AK1,AK2,〜,AKn,BK1,BK2,〜,BKn,CK1,CK2,〜,CKn,DK1,D
K2,〜,DKn……差動増幅器。
示す回路図、第２図は第２の実施例を示す回路図、第３
図、第４図は従来例を示す回路図である。 DA,DB……出力ライン、 QA,QB,TA1,TA2,〜,TAn,TB1,TB2,〜,TBn,TC1,TC2,〜,
TCn,TD1,TD2,〜,TDn,TE1,TE2,〜,TEn,TF1,TF2,〜,TFn,T
G1,TG2,〜,TGn,TH1,TH2,〜,THn……トランジスタ、 AK1,AK2,〜,AKn,BK1,BK2,〜,BKn,CK1,CK2,〜,CKn,DK1,D
K2,〜,DKn……差動増幅器。
Claims (1)
- 【請求項１】第1,第２の負荷を介して電源がそれぞれ供
給されている第1,第２の出力ラインと、それぞれ第1,第
２の入力端、第1,第２の駆動端、選択信号端を有し、第
1,第２の駆動端はそれぞれ第1,第２の出力ラインに接続
された複数の差動増幅器とからなる半導体差動増幅回路
であって、 前記各差動増幅器は、 チャネルの一端が第１の駆動端に、ゲートが第１の入力
端にそれぞれ接続された第１のトランジスタと、 チャネルの一端が第２の駆動端に、ゲートが第２の入力
端にそれぞれ接続された第２のトランジスタと、 一端が第1,第２のトランジスタのチャネルの他端に、他
端がアースにそれぞれ接続され、選択信号端が選択され
た電位になると、第1,第２のトランジスタのチャネルの
他端をアースに接続するスイッチング回路と、 チャネルの一端がそれぞれ第1,第２のトランジスタのゲ
ートに接続され、各差動増幅器が選択されていないとき
は、第1,第２のトランジスタがインアクテイブになるよ
うに第1,第２のトランジスタのゲートにバイアスを与え
る第4,第５のトランジスタとを有する半導体差動増幅回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088932A JPH07105674B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体差動増幅回路 |
| DE69014975T DE69014975T2 (de) | 1989-04-06 | 1990-04-05 | Anordnung von hochverstärkenden Leseverstärkern zur schnellen Lese-Operation. |
| EP90303670A EP0396261B1 (en) | 1989-04-06 | 1990-04-05 | High-Gain sense amplifiers array for high-speed read operation |
| US07/505,390 US5065367A (en) | 1989-04-06 | 1990-04-06 | High-gain sense amplifiers array for high-speed read operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1088932A JPH07105674B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02266606A JPH02266606A (ja) | 1990-10-31 |
| JPH07105674B2 true JPH07105674B2 (ja) | 1995-11-13 |
Family
ID=13956671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1088932A Expired - Lifetime JPH07105674B2 (ja) | 1989-04-06 | 1989-04-06 | 半導体差動増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5065367A (ja) |
| EP (1) | EP0396261B1 (ja) |
| JP (1) | JPH07105674B2 (ja) |
| DE (1) | DE69014975T2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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Family Cites Families (4)
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-
1989
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-
1990
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- 1990-04-05 EP EP90303670A patent/EP0396261B1/en not_active Expired - Lifetime
- 1990-04-06 US US07/505,390 patent/US5065367A/en not_active Expired - Lifetime
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| EP0396261B1 (en) | 1994-12-14 |
| DE69014975T2 (de) | 1995-05-04 |
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| EP0396261A2 (en) | 1990-11-07 |
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