JPS60109322A - クロツクジエネレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、信号形成技術さらにはクロックパルスの形
成に適用して特に有効な技術に関するもので、例えばス
イッチド・キャパシタ・フィルタ用のクロックパルスの
形成に利用して有効な技術に関する。

［背景技術］ 近年、ＲＣアクティブフィルタにおける抵抗素子をアナ
ログスイッチとキャパシタとで置き換えることにより、
ＭＯ３集積回路化できるようにされたスイッチド・キャ
パシタ・フィルタが使用されるようになって来ている。

このようなスイッチド・キャパシタ・フィルタにおいて
は、アナログスイッチとしてＭＯＳＦＥＴ（絶縁ゲート
型電界効果トランジスタ）が使用される。しかして、ア
ナログスイッチとして、Ｐチャンネル形またはＮチャン
ネル形のＭ　ＯＳ　Ｆ　Ｅ　Ｔの一方のみを用いると、
電源電圧と信号のレベルとの関係や基板効果との関係で
、スイッチが充分にオンされず、信号が伝達されなくな
るおそれがある。また、ＭＯＳＦＥＴは変化速度の速い
信号がグー１〜端子に供給されると、そのゲートとソー
スまたはドレイン間に存在する容量を介して信号線にゲ
ート入力信号の変化が伝わってノイズがのってしまうと
いういわゆるフィードスルー現象を生ずることが知られ
ている。

そのため、一般には、スイッチド・キャパシタ・フィル
タのアナログスイッチとして、信号線上に並列に配設さ
れた一対のＰチャンネル形ＭＯ３ＦＥＴとＮチャンネル
型のＭＯＳＦＥＴとからなるＣＭＯ５Ｃ相補型Ｍ　’Ｏ
Ｓ　）アナログスイッチが使用されている。そして、こ
のＣＭＯＳアナログスイッチヲ構成するＰ−ＭＯＳＦＥ
ＴとＮ−ＭＯ８Ｆ　Ｅ　Ｔの各ゲートに、互いに逆相関
係のクロック信号φ、φを供給して同時にオン、オフ動
作させる。これによって、信号の伝達が確実にされる。

また、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳ　Ｆ−ＥＴのゲー
トに印加されるクロック信号φとφが完全に逆相関係に
あればフィードスルーにより発生されるノイズは、それ
ぞれ正と負であるため、互いに打ち消し合う。その結果
、フィードスルーの影響が相殺されるようになる。

ところで、一般に逆相関係のクロック信号を必要とする
場合には、インバータを２段接続してそれぞれの出力端
子がらクローク信号φと７を取り出すようにして作るの
が最も簡単である。しかるに、従来の一般的なインバー
タを用いたクロックジェネレータではインバータにおけ
る遅延によってタロツク信号φと７の立上がりと立下が
りが一致しなくなる。

そのため、クロック信号φ、７が供給されるＣＭＯＳア
ナログスイッチを構成するＰ−ＭＯＳＦＥＴとＮ−ＭＯ
ＳＦＥＴがオフされてがらも一方のＭＯＳＦＥＴ側のク
ロック信号変化が続くため。

フィードスルーによるノイズを完全に打ち消すことがで
きない。

その結果、これらのクロック信号によって動作されるス
イッチド・キャパシタ・フィルタにおけるＳＮ比等の特
性が劣下してしまうとともに、スイッチド・キャパシタ
を使った直流増幅器ではオフセット電圧が発生するとい
う問題点がある。

そこで本出願人は、先に、信号の立上がり立下がり速度
が等しく、かつ遅延がほとんどゼロに近い互いに逆相関
係のタロツク信号を発生できるようにした第１図に示す
ようなりロックジェネレータを開発し提案した。

すなわち、このクロックジェネレータは、ＮＡＮＤ回路
２，７及びインバータ１，３〜６，８〜１１とから構成
される。そして、各クロック信号φ１．φ１及びφ２．
φ２を形成する終段のインバータ４，５および８，１１
は、第２図に示すような回路で構成される。すなわち、
相補的にオンまたはオフされる一対のＭＯＳＦＥＴＳ１
．Ｓ２と、このＭＯＳＦＥＴＳ１　、Ｓ２のドレインと
電源端子Ｖ　Ｄｎ　＋　Ｖ　ｓｓとの間に設けられた定
電流源■１、Ｉ２とから構成され、入力信号が入力端子
■ｉｎから入力されることによりその反転信号を出力端
子Ｖ　ｏ　ｕ　ｔから出力させるものである。

これにより信号の変化の速度が定電流源によって一定に
されるという作用により、信号の立上がり時間Ｔｒと立
下がり時間Ｔｆが等しく、互いにオーバーラツプしない
第３図に示すような２組のクロック信号φｉ、乙、およ
びφ２．「２を形成できるようにしようというものであ
る。

ところが、上記のようなりロックジェネレータにあって
は、クロック信号を形成する終段の電流駆動型インバー
タ５と８には次段に遅延用のインバータ６と９が接続さ
れるのに対し、インバータ４と１１には遅延用インバー
タが接続されない。

そのため、インバータ５と８には配線容量の他にインバ
ータ６と９のゲート容量が余分に付くことになり、イン
バータ５，８と４，１１とでは負荷容量の大きさが異な
ってしまう。その結果、若干ではあるがクロック信号φ
１、ｉ、およびφ２とφ２の立上がり時間Ｔｒと立下が
り時間Ｔｆが異なって、フィードスルーを完全に相殺さ
せることはできなくなるおそれがあることが分った。

［発明の目的］ この発明は、例えばスイッチド・キャパシタ・フィルタ
駆動用クロック信号を発生するクロックジェネレータに
適用した場合に、アナログスイッチにおけるフィードス
ルーを完全に相殺させ、これによってフィルタのＳＮ比
を向上させて、オフセット電圧を低減できるようにする
ことにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわちこの発明は、例えばスイッチド・キャパシタ・
フィルタ用のクロックジェネレータに適用した場合に、
遅延用のインバータが接続されない側の最終インバータ
の出力端子にダミーのインバータを接続させ、各クロッ
ク信号を形成する終段のインバータの負荷容量を等しく
させることによって、逆相関係のクロック信号の立上が
り時間と立下がり時間を等しくさせてフィードスルーを
相殺させるという上記目的を達成するものである。

［実施例］ 以下図面を用いてこの発明を具体的に説明する。

第４図は、本発明をスイッチド・キャパシタ・フィルタ
用のクロックジェネレータに適用した場合の一実施例を
示すものである。

図において、１は適当な周期のクロック信号ＣＬＫを反
転するインバータ、２は、クロック信号ＣＬＫを一方の
入力信号とするＮＡＮＤ回路である。このＮＡＮＤｕ路
２の出力がインバータ３によって反転され、さらにイン
バータ４によって反転されるこれによって、クロック信
号石が形成される。また、この実施例では上記ＮＡＮｐ
回路２の出力がインバータ５により反転されることによ
って、クロック信号φ１が形成されれるようにされてい
る。

７はインバータ１によって反転されたクロック信号ＣＬ
Ｋと、上記インバータ５の出力信号φ１を反転する遅延
用インバータ６の出力を入力信号とするＮＡＮＤ回路で
、クロック信号φ１がインバータ６で一定の遅延をかけ
られてＮＡＮＤｕ路７の他方の入力端子に供給されてい
る。このＮＡＮＤ回路７の出力がインバータ１０によっ
て反転され、さらにインバータ１１により反転される。

これによって、クロック信号φ２が形成される。

また、上記ＮＡＮＤ回路７の出力がインバータ８により
反転されることによって、クロック信号φ２が形成され
るようにされている。

上記インバータ８の出力信号φ２は遅延用インバータ９
によって反転されて上記ＮＡＮＤ回路２の他方の入力端
子に供給されている。これによって、互いにハイレベル
の期間がオーバーラツプしないようにされたクロック信
号φ１とφ２およびそれらと逆相のクロック信号φ１と
φ２が形成されるようにされている。

特に制限されないが、上記クロック信号φ１、［１、φ
２、Ｔ２を形成する各ゲート回路列の最終段のインバー
タ４，５，８．１１は、第５図に示すような電流駆動型
のインバータによって構成されている。これにより、信
号の変化の速度が定電流源によって一定にされ、その結
果、各クロック信号の立上がり時間Ｔｒと立下がり時間
Ｔｆが略等しくされるようになっている。

しかして、この実施例では、上記インバータ４゜５．８
．１１に接続される負荷容量の大きさが異なると、各ク
ロック信号の立上がり時間Ｔｒと立下がり時間Ｔｆが一
致しなくなる。ここで、」二記インバータ４，５，８．
１１の負荷容量とは、発生されるクロックによってオン
、オフさ１しるアナログスイッチＡＳのグーｌ−容量と
、配線容量および遅延用インバータ６．９が接続されて
いる側ではこれに遅延用インバータのグー１〜容量を加
えたものである。

従って、接続されるアナログスイッチの数が少なく配線
長も短かい場合には、相対的に遅延用インバータのゲー
ト容量が大きくなって、このゲート容量の影響で発生さ
れるクロック信号φ１とφ１およびφ２とφ２の立上が
り時間Ｔｒと立下がり時間Ｔｆが異なってしまう。

そこで、この実施例では、遅延用インバータ６゜９が接
続されていない側のインバータ４と１１に、第４図のご
とくダミーのインバータ１２と１３を接続させである。

ダミーのインバータ１２と１３は遅延用インバータ６．
９と同一サイズの素子からなる。これによって、インバ
ータ４と１１にはダミーのインバータ１２と１３のゲー
ト容量が負荷容量として接続されるようになり、配線容
量とアナログスイッチのゲート容量が同じであれば、イ
ンバータ４と５およびインバータ８と１１の負荷容量は
等しくなる。その結果、負荷容量の違いによるクロック
信号の立上がり時間Ｔｒと立下がり時間Ｔｆが等しくな
って、アナログスイッチにおけるフィードスルーがＰチ
ャンネル側とＮチャンネル側とで相殺されるようになる
。

第６図に、上記実施例のごとくインバータ４と１１にダ
ミーのインバータ１２と１３を接続した場合としない場
合におけるシミュレーション結果を示す。ただし同図は
、最終段のインバータに接続される配線の容量ＣＯを０
．２８ｐＦとし、Ｗ／Ｌ比が１０／６のアナログスイッ
チが１２個接続されるとしてシミュレーションを行なっ
たものである。

同図から分かるように、ダミーのインバータ１２を付け
ない場合、タロツク信号φ１の立下がり時間Ｔｒとクロ
ック信号層の立上がり時間Ｔｆがそれぞれ５６０ｎｓと
４９４ｎｓであったものが、ダミーのインバータ１２を
付けたことにより、それぞれ５６０ｎｓと５５０ｎｓと
なり、６０ｎｓ以上の差が１０ｎｓに縮まっている。ク
ロック信号φ１の立上がり時間Ｔｒとタロツク信号乙の
立下がり時間Ｔｆの差もインバータ１２を付けることに
よって、６２ｎｓから７ｎｓに縮まっている。同様にし
てクロック信号φ２と「２についても、ダミーのインバ
ータ１３を付けた場合には付けない場合に比べて立上が
り時間Ｔｒと立下がり時間Ｔｆの差が縮まるのは明らか
である。

このようにして、クロック信号の立上がり時間と立下が
り時間の差が小さくなることにより、アナログスイッチ
ＡＳにおけるフィードスルーが減少される。このことは
、シミュレーション結果を示す下記の表１において表わ
されているアナログスイッチＡＳの信号伝達側のａ点電
位が、ダミーのインバータ１２を付ける前に３．３６ｍ
Ｖあったものが、１．０３ｍＶに下がっていることから
も明らかである。すなわち、フィードスルーが大きいほ
ど基板内から基板表面にわき上がって来る電荷が多くな
ってａ点がチャージアップされて電位が高くなるが、基
板かられき上がる電荷が少なければａ点の電位が低くな
り、それだけフィードスルーも小さいことを意味する。

次に、第５図に示した電流駆動型のインバータの回路構
成について簡単に説明する。図において、電源電圧ｖＤ
Ｄ−ｖｓｓ間に直列接続された４個のＭＯＳ　Ｆ　Ｅ　
Ｔ　Ｑ　１〜Ｑ４のうちＱｌ、Ｑ４が、それぞれ第２図
に示したスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｓ　１　。

Ｓ２に相当し、Ｑ２とＱ３が定流源１１＋Ｉ２に相当す
る定電流ＭＯ５Ｆ、ＥＴである。また、Ｑ５はそのゲー
トに２．５■のようなバイアス電圧を受けることによっ
て、そのドレイン側に接続されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　ｅに所定の電流を流してやるバイアス用ＭＯ３Ｆ
ＥＴである。上記ＭＯ３ＦＥＴＱ６とＱ２さらにＱｌは
、そのゲートがＭＯ３ＦＥ　Ｔ　Ｑ　Ｆ、のドレイン端
子に接続されることにより、カレントミラー回路を構成
している。これによってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２
には、Ｑ６に流される電流と同じ電流が流されるように
なって定電流源として作用する。

また、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７と電源電圧Ｖ
ｓｓとの間には、ゲートとドレインが短絡されたＭＯ３
ＦＥＴ’Ｑｓが接続され、このＭ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑ　ａとＱ３がカレントミラー回路を構成するようにさ
れている。これによって、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
ａにはＭＯ３ＦＥＴＱ７に流される電流と同じ電流が、
そしてＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３には、Ｍ　ＯＳ　
ＦＥ　Ｔ　Ｑ　ａに流される電流と同じ電流が流される
ようになってＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３が定電流源
として作用するようになる。

第５図の回路では、スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　１とＱ４（７）間に定電流ＭＯ３ＦＥＴＱ２　、Ｑ３
が配設されているが、第２図に示すものと同じように。

定電流Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２とＱ３の間にスイ
ッチＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｔとＱ４を直列接続させ
るようにしてもよい。ただし、第５図のような構成の電
流駆動型インバータの方が、第２図のものに比べて信号
の立上がりおよび立下がりの傾きが直線性を示すので、
フィードスルーを減少させる点ですぐれている。

なお、上記実施例では、遅延用インバータ６゜９の伺か
ないインバータ４と１１にダミーのインバータ１２と１
３を付けて、負荷容量が等しくなるようにしているが、
ダミーインバータを伺けずにインバータ４と５　（ある
いは８と１１）とで配線容量の大きさを異ならしめて負
荷容量を等しくさせるようにしてもよい。

すなわちクロック信号φ１と「１　（φ２とｉ）はそれ
ぞれ同一位置のアナログスイッチＡＳに供給されるので
、通常インバータ４と５（８と１１）からアナログスイ
ッチＡＳまでの配線は略対称的に形成される。そのため
、配線長および配線容量が等しくなるように設計される
。しかして、それでは遅延用インバータの付く方の最終
インバータの負荷容量の方が、付かないものよりもゲー
ト容量分だけ大きくなってしまう。そこで遅延用インバ
ータの付かない最終インバータの配線長を長くして配線
容量を大きくし、配線容量の差が遅延用インバータのグ
ー１〜容量と同じ大きさになるように設計してやる。そ
の結果、ダミーインバータを付けずに、インバータ４と
５（８と１１）の負荷容量を等しくさせてフィードスル
ーを完全に相殺させることができる。

上記の場合、配線長でなく配線幅あるいは配線材料を異
ならしめることで配線容量に差を設けるようにしてもよ
い。

［効果］ スイッチド・キャパシタ・フィルタ用のクロックジェネ
レータにおいて、遅延用インバータが接続されない側の
最終インバータの出方端子に、ダミーのインバータを接
続させる等の方法により、各クロック信号を形成する終
段のインバータの負荷容量を等しくさせるようにしたの
で、逆相関係のクロック信号の立上がり時間と立下がり
時間とが等しくされるという作用によって、このクロッ
ク信号によって動作されるアナログスイッチおけるフィ
ードスルーが相殺されるようになり、その結果、スイッ
チド・キャパシタ・フィルタのＳＮ比が向上されるとと
もに、オフセット電圧が減少され特性のバラツキが小さ
くなるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば上記実施例では、クロック信号を形成する最終の
インバータが電流駆動型に構成されているが、これに限
定されるものでなく、通常のＣＭＯＳインバータ等であ
ってもよい。また、各ゲート回路はインバータやＮＡＮ
Ｄ回路に限定されるものでなく、ＮＯＲ回路等であって
もよい。

［利用分野］ 以上の説明では、主として本発明者によってなされた発
明をその背景となったスイッチド・キャパシタ・フィル
タ用のクロックジェネレータに適用した場合について説
明したが、この発明は、互いに逆相関係の少なくとも一
組のタロツク信号を必要とするＭＯＳアナログ回路一般
に適用できるものである。

【図面の簡単な説明】

第１図は、クロックジェネレータの一構成例を示す回路
図、 第２図は、これに使用される電流駆動型のインバータの
構成例を示す回路図、 第３図は、このクロックジェネレータによって発生され
るクロック信号のタイミングを示すタイミングチャート
、 第４図は、本発明に係るクロックジェネレータの一実施
例を回路記号を使って表わした回路構成図。 第５図は、電流駆動型インバータの一実施例を示す回路
図である。 ４．５，８．１１・・・・最終インバータ（電流駆動型
インバータ）、６．９・・・・遅延用ゲート回路（遅延
用インバータ）、１２．１３・・・・ダミーゲート回路
（ダミーインバータ）、Ｓ１＋５２ｔＱｌ−Ｑ４・・・
・スイッチＭＯ３ＦＥＴ、　Ｉｚ。 ■２ｔ　Ｑ２　ｔ　Ｑｓ・・・・定電流源（定電流ＭＯ
３ＦＥＴ）。 第　１　図 第　２　図 第　３　図 第　４　図 第　５　図

Claims (1)

1. 【特許請求の範囲】 １、ゲート回路もしくはインバータを含み同一の基準ク
   ロック信号に基づいて互いに逆相関係の少なくとも一組
   のクロック信号を形成するようにされたクロックジェネ
   レータにおいて第１のクロック信号を形成するゲート回
   路列の最終段のゲート回路の負荷容量と、第２のクロッ
   ク信号を形成するグー１−回路列の最終段のゲート回路
   の負荷容量とが等しくされてなることを特徴とするクロ
   ックジェネレータ。 ２、第１のクロック信号を形成するためのゲート回路列
   の信号を遅延させて、他方の第２のクロック信号を形成
   するゲート回路列に供給するための遅延用グー１−回路
   を有するようにされたものにおいて、上記第１のゲート
   回路列の最終段のゲート回路には、上記遅延用ゲート回
   路と同じ構成のダミーのゲート回路が接続されてなるこ
   とを特徴とする特許請求の範囲第１項記載のタロツクジ
   ェネレータ。